JPH1064276A - アドレスデコード回路 - Google Patents

Abstract

(57)【要約】 【課題】 誤動作することなく高速動作を可能とする。 【解決手段】 アドレスドライブ回路２はプリチャージ
信号ＮＰＲが“１”の期間、“１”となり、ＮＰＲが
“０”の期間、アドレス信号Ａｎの正相および逆相とな
るドライブ信号ｄｎおよびｒｄｎを各信号線に出力す
る。検出回路３はドライブ信号対ｄ０、ｒｄ０の信号線
にアドレスドライブ回路２と反対側の端部で接続する。
デコード回路ｉｍは同一の回路構成であり、７つの入力
端子はそれぞれｄｎまたはｒｄｎの信号線に接続し、ド
ライブ信号線に沿って一様に配置される。検出回路３に
よりｄ０、ｒｄ０のいずれかの信号線の“０”への変化
を監視して、デコード回路ｉｍにおける入力ドライブ信
号ｄｎおよびｒｄｎの確定を検出すると、検出信号ＢＳ
を出力し、これを受けて、制御回路１によりイネーブル
信号ＥＮを“０”に変化させてデコードイネーブルとす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型高速ＳＲＡ
Ｍモジュール等の同期型メモリモジュールにおけるアド
レスデコード回路に関するものである。

【０００２】

【従来の技術】同期型メモリモジュール（以下、モジュ
ールと称する）においては、外部から入力される複数の
アドレス信号からなるアドレスデータで決まるモジュー
ル内部の特定の番地に対応するメモリセルを選択する動
作と、選択されたメモリセルに記憶されたデータを読み
出してモジュール外部に出力する読み出し動作と、同様
に指定された番地のメモリセルに、モジール外部から入
力されたデータを書き込む書き込み動作がある。

【０００３】同期型高速ＳＲＡＭモジュールにおいて
は、メモリセルの選択とそのメモリセルからのデータ読
み出しの連続動作、およびメモリセルの選択とそのメモ
リセルへのデータ書き込みの連続動作をシステムクロッ
ク（以下、クロックと称する）の１サイクル以内に高速
に実行し完結しなければならない。

【０００４】モジュール内部において、メモリセルは縦
方向および横方向に一様かつ密に配列されたメモリアレ
イとして構成されている。このメモリアレイの特定番地
のメモリセルの選択動作として、モジュール外部から入
力された複数のアドレス信号からアレイの横方向を選択
する行（ワード）選択動作と、縦方向を選択する列（カ
ラム）選択動作がある。上記のアドレスデコード回路
は、複数のアドレス信号からなるアドレスデータをデコ
ードすることによりメモリアレイ内のただ１つのワード
を選択するものである。

【０００５】図２０は従来のアドレスデコード回路の一
例を示す回路図である。このアドレスデコード回路は、
制御回路１００１と、アドレスドライブ回路１００２
と、２５６個のデコード回路ｉ０〜ｉ２５５からなるデ
コード回路列ｉとを有する。

【０００６】アドレスドライブ回路１００２は、入力さ
れたアドレス信号Ａｎ（ｎ＝０、１…７）の正相および
逆相信号であるドライブ信号ｄｎおよびｒｄｎを生成す
る。

【０００７】図２１はアドレスドライブ回路１００２の
一構成例を示す回路図であり、アドレス信号Ａ０〜Ａ７
にそれぞれ対応するドライブ回路Ｄ０〜Ｄ７は全て同じ
回路構成である。アドレス信号Ａｎに対応するドライブ
回路Ｄｎにおいて、Ｄ型フリップフロップ回路（Ｆ／Ｆ
回路）２００は、アドレス信号Ａｎをクロック信号ＣＫ
の立ち上がりエッジでラッチする。Ｆ／Ｆ回路２００出
力は、ＮＯＴ回路２０１および２０２を介してドライブ
信号ｄｎとして出力され、またＮＯＴ回路２０３を介し
てドライブ信号ｒｄｎとして出力される。すなわち、ド
ライブ信号ｄ０はアドレス信号Ａｎの論理レベルと同相
の論理レベルを出力し、ドライブ信号ｒｄ０はアドレス
信号Ａｎの論理レベルと逆相の論理レベルを出力する。

【０００８】制御回路１００１は、外部から供給される
クロック信号ＣＫ、モジュールの動作を指定する機能選
択信号ＳＥＬ、メモリモジュールからの読み出し動作信
号ＳＡＤが入力され、これらの入力信号からデコード回
路列ｉの動作を許可または禁止するイネーブル信号ＥＮ
と、メモリモジュールの読み出しまたは書き込み動作を
制御するプリチャージ信号ＮＰＲを生成する回路であ
る。

【０００９】図２２は制御回路１００１の一構成例を示
す回路図である。図２２において、Ｆ／Ｆ回路１００
は、機能選択信号ＳＥＬをクロック信号ＣＫの立ち上が
りエッジでラッチしてプリチャージ信号ＮＰＲを生成す
る。またプリチャージ信号ＮＰＲの反転信号が入力され
るＮＡＮＤ回路１０２と、読み出し動作信号ＳＡＤの反
転信号が入力されるＮＡＮＤ回路１０３はＳＲラッチ回
路を構成しており、ＮＡＮＤ回路１０３の出力をイネー
ブル信号ＥＮの出力端子とする。

【００１０】デコード回路列ｉは、アドレスドライブ回
路１００２から入力される１６本のドライブ信号ｄ０〜
ｄ７、ｒｄ０〜ｒｄ７により指定される、２５６本のワ
ード線Ｗ０〜Ｗ２５５の中の一本のワード線を、デコー
ド回路ｉ０〜ｉ２５５によって選択する。デコード回路
ｉ０〜ｉ２５５は全て同じ回路構成であり、それぞれ８
個の入力端子Ｉ０〜Ｉ７を有する。デコード回路ｉｍ
（ｍ＝０、１…２５５）は、イネーブル信号ＥＮの論理
レベルが“０”のとき、８本の入力信号の論理積をワー
ド線Ｗｍに出力し、イネーブルＥＮが論理レベル“１”
のとき、入力信号の論理レベルの如何に関わらずワード
線Ｗｍに論理レベル“０”を出力する。

【００１１】図２０において、２５６本のワード線Ｗ０
〜Ｗ２５５は、メモリセルがアレイ状に配置されたメモ
リアレイ（図示せず）の行（ワードと称し、ここではメ
モリアレイは２５６ワードからなる）を選択するもので
あり、ワード線Ｗｍは、対応するワードのメモリセルの
選択ゲート（図示せず）に接続されている。デコード回
路ｉｍは、アドレス信号Ａ０〜Ａ７からなるデータが、
メモリアレイ内のｍ番地（ここではモジュールの書き込
み／読み出しの１ビットデータに対して深さ方向を２５
６としている。つまりカラム数を１としている）のアド
レス空間（すわわちｍ番地のワード）を示すデータであ
るときに、このワードに対応するワード線Ｗｍに論理レ
ベル“１”を出力してこれを選択するデコーダである。
従って、アドレス信号Ａ０〜Ａ７からなるデータがｍ番
地を示すときに、“１”となるアドレス信号Ａｎに対し
て、デコード回路ｉｍの対応する入力端子Ｉｎはドライ
ブ信号ｄｎに接続されており、また“０”となるアドレ
ス信号Ａｎに対して、デコード回路ｉｍの対応する入力
端子Ｉｎはドライブ信号ｒｄｎに接続されている。

【００１２】次に図２０のアドレスデコーダ回路のデコ
ード動作について説明する。図２３は図２０のアドレス
デコーダ回路の動作タイミングチャートである。尚、こ
こではデータ読み出しサイクルのデコード動作を説明す
るが、書き込みサイクルのデコード動作も同様である。

【００１３】機能選択信号ＳＥＬが“０”である待機状
態においては、プリチャージ信号ＮＰＲは論理レベル
“０”（以下、単に“０”と表記する）、読み出し動作
信号ＳＡＤは“０”、イネーブル信号ＥＮは論理レベル
“１”（以下、単に“１”と表記する）である。

【００１４】機能選択信号ＳＥＬが“１”になると、図
２２おいて、クロック信号ＣＫの立ち上がりエッジでＦ
／Ｆ回路１００により機能選択信号ＳＥＬが“１”がラ
ッチされ、プリチャージ信号ＮＰＲが“１”となり、デ
ィスチャージ状態になる。このプリチャージ信号ＮＰＲ
の変化により、ＮＯＴ回路１０１出力は“０”となり、
ＮＡＮＤ回路１０２の出力は“１”に変化し、ＮＡＮＤ
回路１０３の３入力は全て“１”になり、イネーブル信
号ＥＮは“０”に変化する。

【００１５】アドレスドライブ回路１００２からのドラ
イブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７の論理レベルに応
じて、ただ１つのデコード回路ｉｍがワード線Ｗｍに
“１”を出力し、ワード線Ｗｍに接続するメモリセルが
選択される。このメモリセルからのデータ読み出しを完
了すると、モジュールは読み出し動作信号ＳＡＤを
“１”にする。

【００１６】これにより、図２２において、ＮＯＴ回路
１０４の出力が“０”になるので、ＮＡＮＤ回路１０３
の出力は“１”に変化し、イネーブル信号ＥＮは“１”
に復帰する。またＡＮＤ回路１０５の３入力が“１”と
なるので、ＡＮＤ回路１０５の出力は“１”となり、Ｆ
／Ｆ回路１００はリセットされ、プリチャージ信号ＮＰ
Ｒは“０”に復帰し、プリチャージ状態となる。以上で
１サイクルのデコード動作を完了する。

【００１７】

【発明が解決しようとする課題】同期型高速ＳＲＡＭで
は、１クロックサイクル中にメモリセルへのデータ書き
込み、およびメモリセルからのデータ読み出しを実行
し、いずれの場合も、アドレス信号Ａｎが入力されてか
ら１クロックサイクルのあいだに処理を完結し、次の１
クロックサイクルへの待機状態に戻らなければならな
い。このとき、アクセスのサイクルの起動条件はモジュ
ール外部から与えられるが、メモリモジュール内部を制
御するタイミング要素はモジュール外部から与えられな
いので、必要であればモジュール内部で生成するしかな
く、従ってモジュール内部での動作は非同期論理で構成
しなければならない。

【００１８】このような同期型メモリモジュールのアド
レスデコード回路において、ドライブ信号を多数の一様
に配列されたデコード回路へ供給することは、多数の負
荷に接続された長い配線を駆動すること、すなわち大き
な負荷容量を駆動することとなる。このとき、アドレス
ドライブ回路からのドライブ信号線の先端部に位置する
デコード回路に到達する信号の波形は、アドレスドライ
ブ回路のすぐ近くに位置するデコード回路のそれに比べ
て大きく遅延する。

【００１９】従って、イネーブル信号ＥＮとドライブ信
号ｄｎおよびｒｄｎとの位相関係は、アドレスドライブ
回路の近くのデコード回路とドライブ信号線の先端部の
デコード回路では大きくずれている可能性があり、アド
レス信号Ａｎのイネーブル信号ＥＮに対するセットアッ
プ時間およびホールド時間が確保されるかどうかは保証
できない。つまり、イネーブル信号ＥＮが“０”の期間
にドライブ信号ｄｎおよびｒｄｎの変化が生じる可能性
がある。そのため、一時的に複数のワード線が選択され
る可能性があり、従って誤ったワード（メモリセル）が
選択される危険性がある。これを図２３において説明す
れば、ドライブ信号線の先端部のデコード回路において
は、ドライブ信号ｄｎおよびｒｄｎが変化する以前にイ
ネーブル信号ＥＮが“０”になってしまう可能性があ
る。

【００２０】アドレスデコード回路においては、アドレ
ス信号がイネーブル信号ＥＮの立ち下がりに対しどれく
らい以前に確定しているかを示すセットアップ時間、お
よびアドレス信号の論理レベルがイネーブル信号の立ち
上がりに対しどれくらいの時間を経過してから変化する
かを示すホールド時間の２つを保証する必要がある。

【００２１】このように従来のアドレスデコード回路で
は、セットアップ時間を十分に確保できず、読み出した
データが異常論理レベルとなる誤動作を生じるという問
題点があった。

【００２２】本発明はこのような従来の問題を解決する
ものであり、誤動作することなく高速動作が可能なアド
レスデコード回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載のアドレスデコード回路は、
複数のアドレス信号が入力され、前記アドレス信号の各
々に対して、プリチャージ期間にともに第１の論理レベ
ルとなり、ディスチャージ期間に、対応するアドレス信
号の論理レべルの正相および逆相を出力して相異なる第
１の論理レベルと第２の論理レベルとなる１対のドライ
ブ信号をそれぞれ生成し、これらのドライブ信号を別々
に設けられたドライブ信号線にそれぞれ出力するアドレ
スドライブ回路と、イネーブル信号線に接続するイネー
ブル端子と、それぞれ対応する前記ドライブ信号対のい
ずれか所定の信号線に接続された複数の入力端子とを有
するデコード回路を前記メモリモジュールのワード線と
同じ個数備え、イネーブル信号が入力されている期間に
前記ドライブ信号をデコードするデコード回路列と、少
なくとも１つの前記ドライブ信号対の信号線に前記アド
レスドライブ回路と反対側の端部で接続し、この信号線
対のいずれかの信号線が第２の論理レベルに変化したこ
とを検出すると検出信号を出力する検出回路と、前記検
出信号が入力されると、前記イネーブル信号を出力する
制御回路とから構成されることを特徴とするものであ
る。

【００２４】また請求項２に記載のアドレスデコード回
路は、複数のアドレス信号が入力され、少なくとも１本
のアドレス信号に対しては、プリチャージ期間にともに
第１の論理レベルとなり、ディスチャージ期間に、対応
するアドレス信号の論理レべルの正相および逆相を出力
して相異なる第１の論理レベルと第２の論理レベルとな
る１対のドライブ信号を生成し、またこれ以外のアドレ
ス信号の各々に対しては、対応するアドレス信号の正相
または逆相を出力する単一のドライブ信号をそれぞれ生
成し、これらのドライブ信号を別々に設けられたドライ
ブ信号線にそれぞれ出力するアドレスドライブ回路と、
前記単一のドライブ信号が入力され、入力されたの単一
ドライブ信号のうちの所定の信号の論理レベルを反転さ
せて個別ドライブ信号を生成する第１のデコード回路
を、前記メモリモジュールのワード線と同じ個数備えた
第１のデコード回路列と、前記第１のデコード回路の各
々に対してそれぞれ設けられ、イネーブル信号線に接続
するイネーブル端子と、前記ドライブ信号対のいずれか
所定の信号線または前記対応する第１のデコード回路か
らの前記個別ドライブ信号にそれぞれ接続する複数の入
力端子とを有する第２のデコード回路を複数備え、イネ
ーブル信号が入力されている期間に前記ドライブ信号を
デコードする第２のデコード回路列と、前記ドライブ信
号対の信号線に前記アドレスドライブ回路と反対側の端
部で接続し、この信号線対のいずれかの信号線が第２の
論理レベルに変化したことを検出すると検出信号を出力
する検出回路と、前記検出信号が入力されると、前記イ
ネーブル信号を出力する制御回路とから構成されること
を特徴とするものである。

【００２５】請求項３に記載のアドレスデコード回路
は、請求項１または２において、前記アドレスドライブ
回路は、プリチャージ信号の入力端子を備え、プリチャ
ージ信号が入力されている期間をプリチャージ期間、入
力されていない期間をディスチャージ期間として動作す
るものであり、前記制御回路は、外部入力クロックのエ
ッジに同期してプリチャージ信号の出力を停止し、第１
の検出信号が入力されると前記イネーブル信号を生成し
て前記イネーブル信号線に出力し、前記メモリモジュー
ルにてデータ読み出しまたは書き込み動作が完了すると
前記イネーブル信号の出力を停止し、第２の検出信号が
入力されると前記プリチャージ信号の出力を再開し、前
記検出回路は、少なくとも１つの前記ドライブ信号対の
信号線に前記アドレスドライブ回路と反対側の端部で接
続し、また前記イネーブル信号線に前記制御回路と反対
側の端部で接続し、前記ドライブ信号線対のいずれかの
信号線が第２の論理レベルに変化したことを検出すると
第１の検出信号を出力し、また前記イネーブル信号線か
らのイネーブル信号の入力が停止したことを検出すると
第２の検出信号を出力することを特徴とするものであ
る。

【００２６】請求項４に記載のアドレスデコード回路
は、請求項１または２において、前記アドレスドライブ
回路は、プリチャージ信号の入力端子を備え、プリチャ
ージ信号が入力されている期間をプリチャージ期間、入
力されていない期間をディスチャージ期間として動作す
るものであり、前記制御回路は、前記イネーブル信号線
の端部に接続し、外部入力クロックのエッジに同期して
プリチャージ信号の出力を停止し、前記メモリモジュー
ルにてデータ読み出しまたは書き込み動作が完了すると
検出禁止信号を出力し、前記イネーブル信号線からのイ
ネーブル信号の入力が停止したことを検出すると前記プ
リチャージ信号の出力を再開し、前記検出回路は、少な
くとも１つの前記ドライブ信号対の信号線に前記アドレ
スドライブ回路と反対側の端部で接続し、また前記イネ
ーブル信号線の前記制御回路と反対側の端部でこの信号
線と接続し、前記ドライブ信号線対のいずれかの信号線
が第２の論理レベルに変化したことを検出すると前記イ
ネーブル信号を生成して前記イネーブル信号線に出力
し、前記検出禁止信号が入力されると前記イネーブル信
号の出力を停止することを特徴とするものである。

【００２７】

【発明の実施の形態】

第１の実施形態 図１は本発明の第１の実施形態のアドレスデコード回路
を示す回路図であり、同期型高速ＳＲＡＭモジュールに
設けられている。このアドレスデコード回路は、制御回
路１と、アドレスドライブ回路２と、２５６個のデコー
ド回路ｉ０〜ｉ２５５からなるデコード回路列ｉと、検
出回路３とを有する。また上記ＳＲＡＭモジュールは、
２５６ワードからなるメモリセルアレイを有する。

【００２８】アドレスドライブ回路２は、入力された８
本のアドレス信号Ａ０〜Ａ７から、デコード回路列ｉへ
の入力信号となる１６本のドライブ信号ｄ０〜ｄ７およ
びｒｄ０〜ｒｄ７を生成し、これらのドライブ信号を別
々のドライブ信号線に出力する。メモリプリチャージ時
（以下、単にプリチャージ時と称する）には、ドライブ
信号ｄｎおよびｒｄｎ（ｎ＝０、１…７）は、ともに論
理レベル“１”（以下、単に“１”と表記する）を出力
する。またメモリディスチャージ時（以下、単にディス
チャージ時と称する）には、ドライブ信号ｄｎはアドレ
ス信号Ａｎの正相論理レベルをラッチ出力し、ドライブ
信号ｒｄｎはアドレス信号Ａｎの逆相論理レベルをそれ
ぞれラッチ出力して、一方のドライブ信号は“１”を出
力し、他方のドライブ信号は論理レベル“０”（以下、
単に“０”と表記する）。尚、ここでは“１”は第１の
論理レベルに対応し、“０”は第２の論理レベルに対応
する。

【００２９】図２はアドレスドライブ回路２の一構成例
を示す回路図であり、８本のアドレス信号Ａ０〜Ａ７に
それぞれ対応して設けられたドライブ回路Ｄ０〜Ｄ７は
いずれも同じ回路構成である。アドレス信号Ａｎに対応
するドライブ回路Ｄｎにおいて、フリップフロップ回路
（以下、Ｆ／Ｆ回路と表記する）２００は、そのＤ入力
端子にアドレス信号Ａｎが接続され、クロック入力端子
にクロック信号ＣＫが接続されていて、クロック信号Ｃ
Ｋの立ち上がりにより、アドレス信号Ａｎの論理レベル
をラッチする。Ｆ／Ｆ回路２００の出力は、ＮＯＴ回路
２０７の入力端子に接続されるとともに、ＯＲ回路２０
５の第１の入力端子に接続され、ＮＯＴ回路２０７の出
力はＯＲ回路２０６の第１の入力端子に接続されてい
る。プリチャージ信号ＮＰＲはＮＯＴ回路２０８の入力
端子に接続され、ＮＯＴ回路２０８の出力はＯＲ回路２
０５および２０６の第２の入力端子にそれぞれ接続され
ている。これらＯＲ回路２０５および２０６の出力はア
ドレスドライブ回路２の出力端子を構成しており、ＯＲ
回路２０５の出力は正相ドライブ信号ｄｎの出力端子に
なっており、ＯＲ回路２０６の出力は逆相ドライブ信号
ｒｄｎの出力端子になっている。

【００３０】従って、プリチャージ信号ＮＰＲが“０”
であるプリチャージ時、ＮＯＴ回路２０８の出力は
“１”になり、ＯＲ回路２０５および２０６の出力は、
Ｆ／Ｆ回路２００の出力の論理レベルの如何に関わら
ず、“１”に保持され、ドライブ信号ｄ０およびｒｄ０
にはともに“１”が強制的に出力される。次にプリチャ
ージ信号ＮＰＲが“１”であるディスチャージ時、ＮＯ
Ｔ回路２０８の出力は“０”になり、Ｆ／Ｆ回路２００
の出力の正相がＯＲ回路２０５から出力され、Ｆ／Ｆ回
路２００の出力の逆相がＯＲ回路２０６から出力され
る。

【００３１】次に検出回路３は、アドレスドライブ回路
２からの１対のドライブ信号ｄ０およびｒｄ０を入力と
し、このドライブ信号ｄ０およびｒｄ０の論理レベルを
監視しており、いずれか一方のドライブ信号の論理レベ
ルが“０”であることを検出すると、検出信号ＢＳを出
力する。この検出回路３は、半導体集積回路のレイアウ
トにおいて、アドレスドライブ回路２からのドライブ信
号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７の配線がデコード回路ｉ
０〜ｉ２５５の配列に沿って、平行に配置された先端、
すなわちドライブ信号線のアドレスドライブ回路２と反
対側の端部でこれに接続するものとする。尚、上記１対
のドライブ信号はｄ０およびｒｄ０に限定されず、例え
ばｄ１およびｒｄ１を用いても良く、また複数のドライ
ブ信号対を監視するようにしても良い。

【００３２】図３は検出回路３の一例を示す回路図であ
る。図３において、ドライブ信号ｄ０およびｒｄ０は、
ＮＯＴ回路３０および３１の入力端子に接続され、ＮＯ
Ｔ回路３０および３１の各出力は、ともにＮＯＲ回路３
２の２つの入力端子に接続され、ＮＯＲ回路３２の出力
が検出信号ＢＳとなる。

【００３３】ドライブ信号ｄ０およびｒｄ０のどちらか
一方が“０”になると、ＮＯＲ回路３２の２つの入力端
子のうち、どちらか一方の入力が“１”となり、検出信
号ＢＳは“０”となる。すなわち、ＮＯＴ回路３０また
は３１の入力が“０”であることを検出すると、検出信
号ＢＳは“０”となる。

【００３４】次に制御回路１は、外部から供給されるク
ロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールから
の読み出し動作信号ＳＡＤ、検出回路３からの検出信号
ＢＳが入力され、これら入力信号からデコード回路列ｉ
の動作を許可あるいは禁止するイネーブル信号ＥＮと、
モジュールの読み出し動作を制御するプリチャージ信号
ＮＰＲとを生成する回路である。

【００３５】図４は制御回路１の一構成例を示す回路図
である。図４において、Ｆ／Ｆ回路１００は、そのＤ入
力端子が機能選択信号ＳＥＬに接続され、クロック入力
端子がクロック信号ＣＫに接続されていて、機能選択信
号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを生成す
る。このプリチャージ信号ＮＰＲは、ＮＡＮＤ回路１０
６の第１の入力端子およびＡＮＤ回路１０５の第１の入
力端子に接続されるとともに、ＯＲ回路１０９の第１の
入力端子に接続されている。検出信号ＢＳは、ＮＯＴ回
路１０８の入力端子に接続されるとともに、ＯＲ回路１
０７の第１の入力端子に接続されている。ＮＯＴ回路１
０８の出力はＮＡＮＤ回路１０６の第２の入力端子に接
続されている。ＮＡＮＤ回路１０６の出力はＮＡＮＤ回
路１０２の第１の入力端子に接続されている。読み出し
動作信号ＳＡＤは、ＡＮＤ回路１０５の第２の入力端子
に接続されるとともに、ＮＯＴ回路１０４の入力端子に
接続され、ＮＯＴ回路１０４の出力はＯＲ回路１０７の
第２の入力端子に接続されている。ＯＲ回路１０７の出
力、ＯＲ回路１０９の出力、およびＮＡＮＤ回路１０２
の出力は、ＮＡＮＤ回路１０３の第１〜第３の入力端子
にそれぞれ接続されている。ＮＡＮＤ回路１０３の出力
端子は、イネーブル信号ＥＮを生成するとともに、ＮＡ
ＮＤ回路１０２の第２の入力端子に接続されていて、さ
らにＡＮＤ回路１０５の第３の入力端子およびＯＲ回路
１０９の第２の入力端子にも接続されている。ＡＮＤ回
路１０５の出力はＦ／Ｆ回路１００のリセット入力端子
Ｒに接続されている。尚、ＯＲ回路１０９は、待機状態
においてイネーブル信号ＥＮが“０”を維持するのを避
けるための回路であり、プリチャージ信号ＮＰＲが
“０”でかつイネーブル信号ＥＮが論理レベル“０”の
とき、その出力を“０”にして、ＮＡＮＤ回路１０３の
出力が“１”になるように帰還をかけ、本来の待機状態
に戻す。

【００３６】次にデコード回路列ｉは、アドレスドライ
ブ回路２から入力される１６本のドライブ信号ｄ０〜ｄ
７、ｒｄ０〜ｒｄ７により指定される、２５６本のワー
ド線Ｗ０〜Ｗ２５５の中の一本のワード線を、デコード
回路ｉ０〜ｉ２５５によって選択する。デコード回路ｉ
０〜ｉ２５５は、全て同一の回路構成であり、デコード
動作の許可信号として制御回路からのイネーブル信号Ｅ
Ｎが共通に入力され、集積回路レイアウトにおいて、デ
コード回路ｉ０がアドレスドライブ回路２に対する最近
端、デコード回路ｉ２５５が最遠端になるように、一様
に配列されている。またデコード回路ｉｍ（ｍ＝０、１
…２５５）の出力は、ワード線Ｗｍにそれぞれ接続され
る。ここで、デコード回路列ｉの各デコード回路を同一
構成にできるということは、メモリアレイのワード数が
増える等の回路変更に対して容易に対応できることを意
味する。

【００３７】図５はデコード回路ｉｍの一構成例を示す
回路図である。図５において、入力端子Ｉｎはアドレス
ドライブ回路２の出力であるドライブ信号ｄｎまたはｒ
ｄｎのいずれかに接続されている。入力端子Ｉ０とＩ１
はＡＮＤゲート回路５００の第１および第２の入力端子
に接続されていて、ＮＯＴ回路５０８の出力がＡＮＤ回
路５００の第３の入力端子に接続されている。またＮＯ
Ｔ回路５０８の入力端子にはイネーブル信号ＥＮが接続
されている。ＡＮＤ回路５００は、ＮＯＴ回路５０８の
出力が“１”のとき（イネーブル信号が“０”のとき）
にのみ、信号入力端子Ｉ０とΙ１の論理積を出力する。
以下同様に、入力端子Ｉ２とＩ３はＡＮＤ回路５０１の
入力端子に、入力Ｉ４とＩ５はＡＮＤ回路５０２の入力
端子に、入力端子Ｉ６とＩ７はＡＮＤ回路５０３の入力
端子にそれぞれ接続されている。ＡＮＤ回路５００〜５
０３の各出力端子は４入力の論理積を出力するＡＮＤ回
路５１０の第１〜第４の入力端子にそれぞれ接続されて
いる。また、ＡＮＤ回路５１０の出力は駆動能力の高い
ドライバ回路５１２の入力端子に接続され、ドライバ回
路５１２はＡＮＤ回路５１０の出力と同相の信号をワー
ド線Ｗｍに出力する。

【００３８】従って、イネーブル信号ＥＮが“０”のと
きは、入力端子Ｉ０〜Ｉ７の論理レベルの論理積がワー
ド線Ｗｍに出力され、イネーブルＥＮが“１”のとき
は、入力端子Ｉ０〜Ｉ７の論理レベルの如何に関わらず
ワード線Ｗｍに“０”が出力される。

【００３９】次に２５６本のワード線Ｗ０〜Ｗ２５５
は、それぞれメモリセルアレイ内の対応するワード（厳
密には、対応するワードを構成するメモリセルの選択ゲ
ート）に接続されている。

【００４０】アドレスドライブ回路２およびデコード回
路列ｉは、アドレス信号Ａ０〜Ａ７により択一的に指定
されるワード（アドレス空間）を、そのワードに対応す
るワード線の論理レベルを“１”にすることにより選択
する。

【００４１】デコード回路ｉ０の入力端子Ｉｎは、アド
レスドライブ回路２からのドライブ信号ｒｄｎに接続さ
れ、アドレス信号Ａ０を最下位ビットとするアドレス信
号Ａ０〜Ａ７からなるデータがメモリセルアレイの０番
地（のワード）を示す“００００００００”であるとき
に（このときｒｄ０〜ｒｄ７の全てが“１”となる）、
ワード線Ｗ０を“１”にして０番地のワードを選択す
る。また、デコード回路ｉ１の入力端子Ｉ０はドライブ
信号ｄ０に接続され、また入力端子Ｉ１〜Ｉ７はそれぞ
れｒｄ１〜ｒｄ７に接続され、アドレス信号Ａ０〜Ａ７
からなるデータが“０００００００１”であるときに
（このときｄ０、ｒｄ１〜ｒｄ７は全て“１”とな
る）、ワード線Ｗ１を“１”にして１番地のワードを選
択する。

【００４２】このようにデコード回路ｉｍは、アドレス
信号Ａ０〜Ａ７により指定されるアドレス空間がｍ番地
であるときに、このｍ番地に対応するワード線Ｗｍを選
択するデコーダであり、アドレス信号Ａ０〜Ａ７データ
がｍ番地を示すときに、“１”となるアドレス信号Ａｎ
に対して、デコード回路ｉｍの対応する入力端子Ｉｎは
ドライブ信号ｄｎに接続されており、また“０”となる
アドレス信号Ａｎに対して、デコード回路ｉｍの対応す
る入力端子Ｉｎはドライブ信号ｒｄｎに接続されてい
る。すなわち集積回路レイアウトにおいて、アドレス信
号Ａ０〜Ａ７からなるアドレスデータがｍ番地を示すと
きに、デコード回路ｉｍが“１”を出力するように、デ
コード回路ｉｍの入力端子Ｉｎをドライブ信号ｄｎまた
はｒｄｎの信号線とを接続するコンタクトを配置するこ
とにより構成される。

【００４３】またデコード回路ｉｍは、集積回路レイア
ウトにおいて、添字ｍの数値が大きくなるに従ってアド
レスドライブ回路２から遠くなるように配置される。す
なわちデコード回路ｉ０がアドレスドライブ回路２の近
傍に配置され、デコード回路ｉ２５５がアドレスドライ
ブ回路２の最遠端に配置されている。ドライブ信号ｄｎ
およびｒｄｎの信号線は、デコード回路ｉ０〜ｉ２５５
の配置と同じ方向に平行配置され、しかも各ドライブ信
号線は互いに平行となって配置されている。また、これ
らの配線は同じ材質、同じ配線幅である。さらに、各ド
ライブ信号とデコード回路列ｉとの接続本数はいずれも
同じ本数である。このことは、各ドライブ信号線に寄生
する配線容量および配線抵抗、さらに負荷容量が同一で
あること、すなわち電気信号伝達の遅延要素が各ドライ
ブ信号線間で揃っていることを意味する。またアドレス
ドライブ回路２の出力端子からある１つのデコード回路
ｉｍの入力端子Ｉ０〜Ｉ７への接続点までの各ドライブ
信号線の配線距離は互いにほぼ同じであり、１つのデコ
ード回路ｉｍに入力されるドライブ信号間の位相差は無
視できる。

【００４４】ここで、本ＳＲＡＭモジュールのメモリア
レイ部および出力回路の構成および動作について説明し
ておく。図６は本ＳＲＡＭモジュールにおける１ビット
分のデータ読み出しに関するメモリアレイ部および出力
回路の回路図である。図６において、２５６個のワード
方向に配列されたメモリセルＭ０〜Ｍ２５５の正相デー
タ入出力端子および逆相データ入出力端子はそれぞれ共
通に接続され、ビット線ｂｄおよびｎｂｄを構成し、ま
た一端が図１のデコード回路列ｉに接続されているワー
ド線Ｗｍは、メモリセルＭｍの選択ゲート（図示せず）
にそれぞれ接続されている。ＰＭＯＳトランジスタ（以
下、ＰＭＯＳと略す）８０および８１のドレイン端子は
ビット線ｂｄおよびｎｂｄにそれぞれ接続され、ソース
端子は電源端子ＶＤＤに接続され、ゲート端子は図１の
制御回路１からのプリチャージ信号ＮＰＲに接続されて
いる。またＰＭＯＳ８２のソースおよびドレイン端子は
ビット線ｂｄおよびｎｂｄにそれぞれ接続され、ゲート
端子はプリチャージ信号ＮＰＲに接続されている。

【００４５】プリチャージ信号ＮＰＲが“０”のとき
（プリチャージ時）、ビット線ｂｄおよびｎｂｄは電源
電位であるＶＤＤレベルにプリチャージされ、プリチャ
ージ信号ＮＰＲが“１”のとき（ディスチャージ時）、
開放状態になる。ΡＭＯＳ８２はプリチャージのとき、
ビット線ｂｄおよびｎｂｄを短絡し、ビット線ｂｄおよ
びｎｂｄが同電位を維持するように働く。

【００４６】上記のビット線ｂｄおよびｎｂｄは、セン
スアンプ６の差動入力端子に接続されていて、ビット線
ｂｄとビット線ｎｂｄの電位レベル差がセンスアンプ６
により増幅されて、出力端子ｓおよびｎｓに反転出力さ
れる。センスアンプ６の内部は、ＮＭＯＳトランジスタ
（以下、ＮＭＯＳと略す）６２を電流ソースとし、ＮＭ
ＯＳ６５および６６を差動入カトランジスタとし、ＰＭ
ＯＳ６３および６４からなる定電流負荷回路をもつ差動
型増幅回路を形成し、さらにゲート端子がプリチャージ
信号ＮＰＲにより制御され、ソース端が電源端子ＶＤＤ
に接続され、ドレイン端子が出力端子ｓおよびｎｓにそ
れぞれ接続されているＰＭＯＳ６０および６１を備えて
いる。センスアンプ６はディスチャージのとき動作状態
となり、プリチャージのとき非動作状態となって出力端
子ｓおよびｎｓは電源電位ＶＤＤにプルアップされる。

【００４７】センスアンプ６の出力端子ｓおよびｎｓは
電源電位ＶＤＤの１／２より低いしきい値をもったＮＯ
Ｔ回路８３およびＮＯＴ回路８４の入力端子に接続され
ており、出力端子ｓおよびｎｓの信号レベルから、ＮＯ
Ｔ回路８３および８４により論理レベル“０”または
“１”が検出される。ＮＯＴ回路８３の出力はＮＯＴ回
路８５により整形され、ＮＡＮＤ回路９０の第１の入力
端子に接続され、またＮＯＴ回路８４の出力はＮＯＴ回
路８６により整形され、ＮＡＮＤ回路９１の第１の入力
端子に接続されている。またＮＡＮＤ回路９０の出力は
ＮＡＮＤ回路９１の第２の入力端子に接続され、ＮＡＮ
Ｄ回路９１の出力はＮＡＮＤ回路９０の第２の入力端子
に接続され、ＮＡＮＤ回路９０および９１はＮＯＴ回路
８５および８６の出力をセットおよびリセット入力とす
るＳＲラッチ回路である出力ラッチ回路９を形成し、Ｎ
ＡＮＤ回路９０の出力がメモリセルＭｍ（ｍ＝０、１…
２５５）からの読み出しデータとして出力端子ＯＵＴに
出力される。

【００４８】尚、実際のＳＲＡＭモジュールにおいて
は、複数のビット幅のデータを記憶しており、図６に示
す回路がカラム方向にビット幅の個数分だけ配置されて
いる。またこれらカラム方向に複数配置されたビツ卜単
位の回路の先端には、図６に示すように、ＮＯＴ回路８
５および８６の出力が２つの入力端子に接続され、読み
出し動作信号ＳＡＤを生成するＮＡＮＤ回路７０が設け
られている。

【００４９】図６におけるデータ読み出し動作について
以下に説明する。図７は図６における動作タイミングチ
ャートである。プリチャージ信号ＮＰＲが“０”のプリ
チャージ時、ワード線Ｗｍは全て論理レベルが“０”の
状態であり、ビット線ｂｄおよびｎｂｄの電位はＰＭＯ
Ｓ８０〜８２により電源電位ＶＤＤにプリチャージさ
れ、センスアンプ６は非動作状態で、その出力端子ｓお
よびｎｓは電源電位ＶＤＤにプルアップされている。こ
のとき、ＮＯＴ回路８３および８４の入力は電源電位Ｖ
ＤＤに保持されているので、ＮＯＴ回路８５および８６
の出力は“１”に保持され、読み出し動作信号ＳＡＤは
“０”を保持している。また出力ラッチ回路９は以前の
論理レベルを保持したままである。これが、プリチャー
ジ時の動作であり、メモリ読み出しにおける待機状態で
ある。次にプリチャージ信号ＮＰＲの諭理レベルが
“１”に変化すると、すなわちメモリディスチャージ動
作となると、センスアンプ６においてＮＭＯＳ６２は導
通し、ＰＭＯＳ６３および６４、ＮＭＯＳ６５および６
６、ＮＭＯＳ６２の間に電流の通路ができ、センスアン
プ６の増幅動作が開始され、出力端子ｓおよびｎｓは、
図７に示すように電源電位ＶＤＤの１／２近辺へ下降す
る。このとき、ワード線Ｗ０〜Ｗ２５５のうちの１本、
例えばワード線Ｗ０が“１”になると、メモリセルＭ０
が選択され、メモリセルＭ０の記憶内容の論理レベルが
ビット線ｂｄおよびｎｂに出力される。

【００５０】例えば、この選択されたメモリセルＭ０の
記憶データが“１”の場合を考える。ワード線Ｗ０が
“１”になり、メモリセルＭ０の保持データにより、ビ
ット線ｎｂｄはＬｏｗレベルに次第に遷移していき、ビ
ット線ｂｄは電源電位ＶＤＤのレベルをそのまま保持す
る。このときＰＭＯＳ８０〜８２は非導通状態にあるの
で、センスアンプ６の入力端子ｎｂｄのみがＬｏｗレベ
ルに下降していき、センスアンプ６の増幅出力は端子ｓ
がＶＤＤの１／２レベルからさらに下がり、端子ｎｓは
ＶＤＤの１／２レベルから逆に上昇しようとする。ＮＯ
Ｔ回路８３および８４のしきい値はＶＤＤの１／２レベ
ルより低めに設定されているので、ＮＯＴ回路８３の出
力がＨｉｇｈレベルに上昇する。ＮＯＴ回路８４の出力
は依然としてＬｏｗレベルである。このときＮＯＴ回路
８５は“０”を出力し、ＮＯＴ回路８６は“１”を出力
する。これによりＮＡＮＤ回路９０の出力は“１”とな
り、出力端子ＯＵＴからは“１”が出力される。またこ
のとき、ＮＡＮＤ回路７０の出力は“１”に変化する。

【００５１】次にワード線Ｗ０が“０”になり、メモリ
セルＭ０が閉じ、プリチャージ信号ＮＰＲが“０”にな
ると、ビット線ｂｄおよびｎｂｄは電源電位ＶＤＤにプ
リチャージされるとともに、センスアンプ６の出力端子
ｓおよびｎｓは電源電位ＶＤＤに上昇し、ＮＯＴ回路８
５および８６の出力はともに“１”になる。また読み出
し動作信号ＳＡＤは“０”に復帰する。このとき、ビッ
ト出力端子ＯＵＴは“１”を出力したままである。

【００５２】メモリセルＭ０の記憶内容が“０”の場
合、プリチャージ信号ＮＰＲの論理レベルが“０”であ
る待機状態から、“１”のディスチャージ状態になった
とき、以前とは逆に、ビット線ｂｄがＬｏｗレベルに引
き込まれようとし、ビット線ｎｂｄは電源電位ＶＤＤを
そのまま保持しようとする。このときＰＭＯＳ８０〜８
２は非導通状態にあるので、センスアンプ６の入力端子
ｂｄのみがＬｏｗレベルに下降していき、センスアン６
の出力端子ｎｓはＶＤＤの１／２レベルからさらに下が
り、出力端子ｓはＶＤＤの１／２レベルから逆に上昇し
ようとする。これによりＮＯＴ回路８５は“１”を、ま
たＮＯＴ回路８６は“０”をそれぞれ出力し、ＮＡＮＤ
回路９１の出力は“１”となり、ビット出力端子ＯＵＴ
は“０”を出力する。またこのとき、ＮＡＮＤ回路７０
の出力は“１”に変化する。

【００５３】つまり、ディスチャージのとき、メモリセ
ルＭ０の記憶内容の読み出しが行われ、センスアンプ６
により増幅され、ＮＯＴ回路８３〜８６により検出さ
れ、出力ラッチ回路９によりシングル出力に変換され、
ビット出力端子ＯＵＴから読み出しデータが出力され
る。またＮＡＮＤ回路７０はセンスアンプ６が整形動作
する期間中に“１”となる読み出し動作信号ＳＡＤを出
力する。

【００５４】次に、図１のアドレスデコード回路の動作
について説明する。図８は図１のアドレスデコード回路
の動作タイミングチャートである。本メモリモジュール
ではクロック信号ＣＫの１周期内でデータの読み出しあ
るいは書き込みが実行され、完結される。尚、ここでは
データ読み出し動作についてのみ説明し、データ書き込
み動作については述べない（図１および図６においても
書き込み動作に関する回路は図示していない）。データ
書き込み動作においては、読み出し動作における読み出
し動作信号ＳＡＤに相当する信号の発生手段の違いだけ
で、そのほかの動作はすべて同じである。

【００５５】待機状態（プリチャージ状態）において
は、制御回路１で生成されるプリチャージ信号ＮＰＲは
“０”、イネーブル信号ＥＮは“１”、また図６に示す
ＮＡＮＤ回路７０で生成される読み出し動作信号ＳＡＤ
は“０”、検出回路３で生成される検出信号ＢＳは
“１”である。またこのとき、アドレスドライブ回路２
の出力であるドライブ信号ｄ０〜ｄ７およびｒｄ０〜ｒ
ｄ７はアドレス信号Ａ０〜Ａ７の如何に関わらず“１”
である。

【００５６】外部入力される機能選択信号ＳＥＬが
“１”になり、モジュールの動作が必要になると、制御
回路１はこの機能選択信号ＳＥＬをクロック信号ＣＫの
立ち上がりエッジでラッチしてプリチャージ信号ＮＰＲ
を“１”に変化させ、これによりディスチャージ状態と
なる。またアドレスドライブ回路２はクロック信号ＣＫ
の立ち上がりエッジでアドレス信号Ａ０〜Ａ７をラッチ
し、上記プリチャージ信号ＮＰＲの“１”への変化によ
り、アドレス信号Ａｎに対応するドライブ信号ｄｎおよ
びｒｄｎがイネーブルになると、アドレス信号Ａｎのラ
ッチ出力の正相をドライブ信号ｄｎとして出力し、アド
レス信号Ａｎのラッチ出力の逆相をドライブ信号ｒｄｎ
として出力する。

【００５７】図４において、読み出し動作信号ＳＡＤが
“０”、ＯＲ回路１０９の出力が“１”、ＯＲ回路１０
７の出力が“１”である状態で、プリチャージ信号ＮＰ
Ｒが“１”へ移行しても、検出信号ＢＳが“１”、ＮＯ
Ｔ回路１０８の出力が“０”なので、ＮＡＮＤ回路１０
２および１０３からなるＳＲラッチ回路の状態は変化せ
ず、イネーブル信号ＥＮは“１”を保持する。

【００５８】アドレスドライブ回路２からのドライブ信
号ｄ０またはｒｄ０のいずれかが“０”となり、このド
ライブ信号の到達をアドレスドライブ回路２に対して最
遠端部に位置する検出回路３が検出して検出信号ＢＳを
“０”に変化させ、この“０”の検出信号ＢＳが制御回
路１に入力されると、図４において、ＮＯＴ回路１０８
の出力は“１”に変化し、ＮＡＮＤ回路１０６の２つの
入力が“１”になるので、ΝＡＮＤ回路１０６の出力は
“０”、ＮＡＮＤ回路１０２の出力は“１”に変化し、
ＮＡＮＤ回路１０３の３つの入力が全て“１”になり、
ＮＡＮＤ回路１０３の出力であるイネーブル信号ＥＮは
“０”に変化する。

【００５９】イネーブル信号ＥＮの“０”への変化によ
り、デコード回路列ｉのデコード動作が許可され、デコ
ード回路ｉ０〜ｉ２５５の内のただ１つのデコード回路
ｉｍが対応するワード線Ｗｍに“１”を出力し、これに
よりアドレス信号Ａ０〜Ａ７からなるアドレスデータに
示されたメモリセルＭｍが選択される。

【００６０】次に図６に示すＮＡＮＤ回路７０により読
み出し動作信号ＳＡＤが“１”に変化し、この“１”の
読み出し動作信号ＳＡＤが制御回路１に入力されると、
図４において、ＮＯＴ回路１０４の出力は“１”から
“０”となり、ＯＲ回路１０７の出力は“０”になるの
で、イネーブル信号ＥＮは“１”に復帰する。

【００６１】上記イネーブル信号ＥＮの“１”への復帰
により、デコード回路列ｉのイネーブルが解除となり、
選択されたワード線Ｗｍは“０”に復帰する。さらにイ
ネーブル信号ＥＮ、読み出し動作信号ＳＡＤ、そしてプ
リチャージ信号ＮＰＲが全て“１”となるので、図４の
ＡＮＤ回路１０５の出力が“１”になり、Ｆ／Ｆ回路１
００の出力は強制的に“０”に復帰させられ、プリチャ
ージ信号ＮＰＲは“０”に復帰し、これによりプリチャ
ージ状態に戻る。尚、プリチャージ信号ＮＰＲの“０”
への復帰に伴い、ＡＮＤ回路１０５の出力も“０”に戻
る。

【００６２】上記プリチャージ信号ＮＰＲの“０”への
復帰により、ドライブ信号ｄｎおよびｒｄｎは、アドレ
スドライブ回路２によって強制的に“１”となり、これ
により検出回路３の検出信号ＢＳも“１”に復帰する。
また読み出し動作信号ＳＡＤも“０”に復帰する。以上
によりデータ読み出し時の一連のデコード動作が完了す
る。

【００６３】このように上記第１の実施形態によれば、
ディスチャージ時において各ドライブ信号対のいずれか
の信号線は必ず“０”に変化し、また各ドライブ信号線
の配線長に対する信号遅延は等しく、アドレスドライブ
回路２と反対側の端部でのドライブ信号の変化は、デコ
ード回路ｉ０〜ｉ２５５における信号変化より遅いと考
えられるので、検出回路３によりドライブ信号対のうち
の１つであるｄ０およびｒｄ０の信号線にアドレスドラ
イブ回路２と反対側の端部で接続し、この信号線対のい
ずれかの信号線の論理レベルの変化を監視することによ
り、デコード回路ｉ０〜ｉ２５５におけるドライブ信号
ｄ０〜ｄ７およびｒｄ０〜ｒｄ７の確定を検出できるこ
ととなる。従って、上記ドライブ信号線の“０”への変
化を検出して検出回路３から出力される検出信号ＢＳを
受けて、制御回路１によりイネーブル信号ＥＮを“０”
に変化させることにより、２５６個のデコード回路の入
力ドライブ信号の論理レベルが確定してからデコードが
実施されることとなり、セットアップ時間を確保するこ
とができるので、モジュールの誤動作を防止することが
できる。

【００６４】また上記第１の実施形態における一連の動
作は、クロック信号ＣＫの立ち上がりエッジにより起動
され、サイクルの完結まで非同期で実行され、各デコー
ド回路における入力ドライブ信号の遅延ばらつきに影響
されず、入力ドライブ信号が確定するとすぐにデコード
を開始するので、高速動作が可能である。

【００６５】また検出回路３は図３に示すように簡単な
回路で良いので、これを設けたことによるレイアウト面
積の増大はほとんどなく、ほぼ従来と同じレイアウト面
積で良い。

【００６６】尚、上記第１の実施形態においては、各ド
ライブ信号線の方向および配線長が揃っており、配線容
量、配線抵抗が同じであるものとしたが、これらの条件
は必須ではなく、例えば信号遅延が最も大きいと考えら
れるドライブ信号線対を検出回路３で監視するようにし
ても良い。また上記第１の実施形態においては、ドライ
ブ信号のプリチャージ中の論理レベルを“１”とした
が、プリチャージ中のドライブ信号の論理レベルを
“０”とし、検出回路３での検出の論理レベルを“１”
としても良い。

【００６７】第２の実施形態 図９は本発明の第２の実施形態のアドレスデコード回路
を示す回路図であり、同期型高速ＳＲＡＭモジュールに
設けられている。このアドレスデコード回路は、制御回
路１と、アドレスドライブ回路１１と、２５６個の第１
のデコード回路ｊ０〜ｊ２５５からなる第１のデコード
回路列ｊと、２５６個の第２のデコード回路ｉ０〜ｉ２
５５からなるデコード回路列ｉと、検出回路３とを有す
る。また上記ＳＲＡＭモジュールは、２５６ワードから
なるメモリセルアレイを有する。

【００６８】尚、上記の検出回路３の構成および機能
は、第１の実施形態の検出回路３（その一構成例を図３
に示す）と同一であり、アドレスドライブ回路１１から
の１対のドライブ信号ｄ０およびｒｄ０を入力とし、集
積回路レイアウトにおいて、第１の実施形態と同様に、
ドライブ信号ｄ０およびｒｄ０の信号線にアドレスドラ
イブ回路１１と反対側の端部で接続するものとする。ま
た、第２のデコード回路ｉｍ（ｍ＝０、１…２５５）の
構成および機能は、第１の実施形態のデコード回路ｉｍ
（その一構成例を図５に示す）と同一であり、第２のデ
コード回路ｉｍの出力は、ワード線Ｗｍにそれぞれ接続
され、第２のデコード回路ｉ０〜ｉ２５５は、集積回路
レイアウトにおいて、第１の実施形態と同様に、デコー
ド回路ｉ０がアドレスドライブ回路１１に対する最近
端、デコード回路ｉ２５５が最遠端になるように、一様
に配列されている。また、制御回路１の構成および機能
は、第１の実施形態の制御回路１（その一構成例を図４
に示す）と同一である。尚、第１の実施形態と同様に、
検出回路３が監視するドライブ信号線は、ドライブ信号
ｄ０およびｒｄ０の信号線に限定されず、例えばｄ１お
よびｒｄ１を用いても良く、また複数のドライブ信号対
を監視するようにしても良い。

【００６９】アドレスドライブ回路１１は、入力された
８本の各アドレス信号Ａ０〜Ａ７から、第１のデコード
回路列ｊおよび第２のデコード回路列ｉへの入力信号と
なる９本のドライブ信号ｄ０〜ｄ７、ｒｄ０を生成し、
これらのドライブ信号を別々のドライブ信号線に出力す
る。正相ドライブ信号ｄ０および逆相ドライブ信号ｒｄ
０は、プリチャージ時に“１”を出力し、ディスチャー
ジ時にアドレス信号Ａ０の正相および逆相の論理レベル
をラッチ出力する。また正相ドライブ信号ｄ１〜ｄ７
は、プリチャージおよびディスチャージに関わらず、ア
ドレス信号Ａ１〜Ａ７の正相の論理レベルをラッチ出力
する。

【００７０】図１０はアドレスドライブ回路１１の一構
成例を示す回路図である。図１０において、８本のアド
レス信号Ａ０〜Ａ７にそれぞれ対応して設けられたドラ
イブ回路Ｄ０〜Ｄ７のうち、ドライブ回路Ｄ０の回路構
成のみが他のドライブ回路と異なり、ドライブ回路Ｄ１
〜Ｄ７は同じ回路構成である。尚、ドライブ回路Ｄ０の
回路構成および機能は、図２に示す第１の実施形態のア
ドレスドライブ回路２のドライブ回路Ｄｎ（ｎ＝０、１
…７）と同一である。

【００７１】アドレス信号Ａ１〜Ａ７に対応するドライ
ブ回路Ｄ１〜Ｄ７において、Ｆ／Ｆ回路２１０は、その
Ｄ入力端子にアドレス信号Ａｎが接続され、クロック入
力端子にクロック信号ＣＫが接続されていて、クロック
信号ＣＫの立ち上がりによりアドレス信号Ａｎの論理レ
ベルをラッチする。Ｆ／Ｆ回路２１０の出力はＮＯＴ回
路２１１の入力端子に接続され、ＮＯＴ回路２１１の出
力は駆動能力の充分にあるＮＯＴ回路２１２の入力端子
に接続されていて、ＮＯＴ回路２１２の出力がアドレス
信号Ａｎに対するドライブ信号ｄｎの出力端子になって
いる。

【００７２】次に第１のデコード回路列ｊは、第２のデ
コード回路ｉｍに対応して設けられた第１のデコード回
路ｊｍにより、アドレスドライブ回路１１から入力され
るドライブ信号ｄ１〜ｄ７から第２のデコード回路ｉｍ
に供給する個別ドライブ信号ｄｍ１〜ｄｍ７を生成する
回路である。第１のデコード回路ｊ０〜ｊ２５５は、同
種の回路構成であり、集積回路レイアウトにおいて、第
１のデコード回路ｊｍは第２のデコード回路ｉｍにそれ
ぞれ近接して配置される。また第１のデコード回路ｊｍ
の入力端子Ｊ１〜Ｊ７はドライブ信号ｄ１〜ｄ７に接続
され、入力されたドライブ信号ｄｎから生成した個別ド
ライブ信号ｄｍ１〜ｄｍ７が第２のデコード回路ｉｍの
入力端子Ｉ１〜Ｉ７に出力される。

【００７３】また第２のデコード回路ｉｍの入力端子Ｉ
０は、ドライブ信号ｄ０またはｒｄ０のいずれかに接続
されている。デコード回路ｉ０の入力端子Ｉ０にはドラ
イブ信号ｒｄ０が接続されており、デコード回路ｉ１の
入力端子Ｉ０にはドライブ信号ｄ０が接続されている。
すなわち、添字ｍが偶数の第１のデコード回路ｉｍの入
力端子Ｉ０にはドライブ信号ｒｄ０が接続され、添字ｍ
が奇数の第１のデコード回路ｉｍの入力端子Ｉ０にはド
ライブ信号ｄ０が接続されている。

【００７４】図１１は第１のデコード回路ｊｍの一構成
例を示す回路図であり、（ａ）は第１のデコード回路ｊ
０およびｊ１の回路図、（ｂ）は第１のデコード回路ｊ
２およびｊ３の回路図を示す。第１のデコード回路ｊｍ
は、ｍの数値に応じて、ドライブ信号ｄ１〜ｄ７の論理
レベルの同相もしくは逆相を個別ドライブ信号ｄｍ１〜
ｄｍ７として出力する構成になっている。図１１（ａ）
に示すように、デコード回路ｊ０およびｊ１では、ドラ
イブ信号ｄ１〜ｄ７に対して、それぞれＮＯＴ回路８０
１〜８０７が設けられており、個別ドライブ信号ｄ０１
〜ｄ０７、ｄ１１〜ｄ１７はドライブ信号ｄ１〜ｄ７の
逆相となる。また、図１１（ｂ）に示すように、デコー
ド回路ｊ２およびｊ３では、ドライブ信号ｄ２〜ｄ７に
対してＮＯＴ回路８２２〜８２７が設けられており、個
別ドライブ信号ｄ２１、ｄ３１はドライブ信号ｄ１の正
相となり、個別ドライブ信号ｄ２２〜ｄ２７、ｄ３２〜
ｄ３７はドライブ信号ｄ２〜ｄ７の逆相となる。

【００７５】第１のデコード回路ｊ０および第２のデコ
ード回路ｉ０は、アドレス信号Ａ７〜Ａ０からなるデー
タが“００００００００”のときに、０番地のワード線
Ｗ０に“１”を出力してこれを選択する。また第１のデ
コード回路ｊ１および第２のデコード回路ｉ１は、アド
レス信号Ａ７〜Ａ０からなるデータが“０００００００
１”のときに、１番地のワード線Ｗ１に“１”を出力し
てこれを選択する。すなわち、第２のデコード回路ｉｍ
の入力端子Ｉ０〜Ｉ７と、第１の実施形態のデコード回
路ｉｍの入力端子Ｉ０〜Ｉ７には、同一のアドレス信号
Ａ７〜Ａ０からなるデータに対して、同一のデータが入
力される。すなわち、第１のデコード回路列ｊと第２の
デコード回路列ｉは、ｍ番地を示すアドレス信号Ａ７〜
Ａ０からなるデータに対して、ｍ番地のワード線Ｗｍを
選択する。従って、第１のデコード回路ｊｍにおいて
は、同一のアドレス信号Ａ７〜Ａ０からなるデータに対
して、個別ドライブ信号ｄｍ１〜ｄｍ７が、第１の実施
形態のデコード回路ｉｍの入力端子Ｉ１〜Ｉ７と同じに
なるように、ＮＯＴ回路が設けられる。

【００７６】次に２５６本のワード線Ｗ０〜Ｗ２５５
は、それぞれメモリセルアレイ内の対応するワードに接
続されている。アドレスドライブ回路１１、第１のデコ
ード回路列ｊ、および第２のデコード回路列ｉは、アド
レス信号Ａ０〜Ａ７により択一的に指定されるワード
（アドレス空間）を、そのワードに対応するワード線の
論理レベルを“１”にすることにより選択する。

【００７７】図９において、第１のデコード回路ｊｍは
添字ｍの数値により若干異なるが、おおむね同様の回路
構成になっており、また第２のデコード回路ｉｍも同一
の回路構成になっていて、第１のデコード回路ｊｍおよ
び第２のデコード回路ｉｍは、レイアウトにおいて添字
ｍの数値が大きくなるに従ってアドレスドイブ回路１１
から遠くなるように配置される。すなわちデコード回路
ｊ０およびｉ０がアドレスドライブ回路１１の近傍に配
置され、デコード回路ｊ２５５およびｉ２５５がアドレ
スドライブ回路１１の最遠端に配置される。

【００７８】アドレスドライブ回路１１の出力であるド
ライブ信号ｄ０およびｒｄ０とｄ１〜ｄ７の信号線は、
これらのデコード回路ｊｍおよびｉｍの配置と同じ方向
に平行配置され、しかも各ドライブ信号線は互いに平行
となって配置されている。また、これらの配線は同じ材
質、同じ配線幅である。このことは、各ドライブ信号線
に寄性する配線容量および配線抵抗がほぼ同一であるな
ること、すなわち電気信号伝達の遅延要素が各ドライブ
信号線間で揃っていることを意味する。またアドレスド
ライブ回路１１の出力端子からデコード回路ｊｍの入力
端子ｊ１〜ｊ７およびｉｍの入力端子Ｉ０への接続点ま
での各ドライブ信号線の配線距離は互いにほぼ同じであ
り、デコード回路ｊｍおよびｉｍに入力されるドライブ
信号間の位相差は無視できる。

【００７９】次に、図９のアドレスデコード回路のデコ
ード動作について説明する。本ＳＲＡＭモジュールにお
いては、クロック信号ＣＫの１周期内でデータの読み出
しまたは書き込みが実行され、完結される。尚、図９の
アドレスデコード回路の動作タイミングチャートは、図
８に示す第１の実施形態の動作タイミングチャートと同
じである。また、ここではデータ読み出し時のデコード
動作についてのみ説明するが、データ書き込み時のデコ
ード動作は、読み出し動作信号ＳＡＤに替えてこれに相
当する別の信号が入力される以外は、読み出し時と同じ
である。

【００８０】機能選択信号ＳＥＬが“０”である待機状
態において、プリチャージ信号ＮＰＲは“０”、イネー
ブル信号ＥＮは“１”、読み出し動作信号ＳＡＤは
“０”、検出信号ＢＳは“１”である。またドライブ信
号ｄ０およびｒｄ０はアドレス信号Ａ０の如何に関わら
ず“１”を出力しており、ドライブ信号ｄ１〜ｄ７はア
ドレス信号Ａ１〜Ａ７の以前のラッチデータの論理レベ
ルを出力している。

【００８１】機能選択信号ＳＥＬが“１”になると、ク
ロック信号ＣＫの立ち上がりエッジでプリチャージ信号
ＮＰＲは“１”に変化し、ディスチャージ状態になる。
またアドレスドライブ回路１１はクロック信号ＣＫの立
ち上がりエッジでアドレス信号Ａ０〜Ａ７をラッチし、
直ちにアドレス信号Ａ１〜Ａ７のラッチ出力の正相をド
ライブ信号ｄ１〜ｄ７として出力する。また上記プリチ
ャージ信号ＮＰＲの変化によりアドレス信号Ａ０に対応
するドライブ信号ｄ０およびｒｄ０がイネーブルになる
と、アドレス信号Ａ０のラッチ出力の正相および逆相を
ドライブ信号ｄ０およびｒｄ０としてそれぞれ出力す
る。上記のドライブ信号ｄ１〜ｄ７は第１のデコード回
路ｊ０〜ｊ２５５にそれぞれ入力され、第１のデコード
回路ｊｍは個別ドライブ信号ｄｍ１〜ｄｍ７を生成して
第２のデコード回路ｉｍへ出力する。このときイネーブ
ル信号ＥＮは“１”を保持したままである。

【００８２】次にドライブ信号ｄ０またはｒｄ０のいず
れかが“０”に変化し、このドライブ信号の到達をアド
レスドライブ回路１１に対して最遠端部に位置する検出
回路３が検出して検出信号ＢＳを“０”に駆動し、この
検出信号ＢＳが制御回路１に入力されると、制御回路１
はイネーブル信号ＥＮを“０”に変化させる。このイネ
ーブル信号ＥＮの“０”への変化により、第２のデコー
ド回路列ｉがイネーブルされ、ただ１つの第２のデコー
ド回路ｉｍがワード線Ｗｍに“１”を出力し、入力され
たアドレスデータに示されたメモリセルＭｍが選択され
る。

【００８３】次に上記メモリセルＭｍの選択に応じてモ
ジュール内でデータ読み出し動作が実行され、読み出し
動作信号ＳＡＤが“１”に変化すると、制御回路１はイ
ネーブル信号ＥＮを“１”に復帰させ、これにより第２
のデコード回路列ｉのイネーブルが解除となり、選択さ
れたワード線Ｗｍは“０”に復帰する。さらにイネーブ
ル信号ＥＮが“１”に復帰すると、制御回路１はプリチ
ャージ信号ＮＰＲを“０”に復帰させ、プリチャージ状
態に戻る。

【００８４】上記プリチャージ信号ＮＰＲの“０”への
復帰により、アドレスドライブ回路１１の出力も、ドラ
イブ信号ｄ０およびｒｄ０は“１”に復帰し、検出信号
ＢＳも“１”に復帰し、また読み出し動作信号ＳＡＤも
“０”に復帰する。以上によりデータ読み出し時の一連
のデコード動作が完了する。

【００８５】このように上記第２の実施形態によれば、
ディスチャージ時においてドライブ信号ｄ０とｒｄ０の
いずれかは必ず“０”に変化し、また各ドライブ信号線
の配線長に対する信号遅延は等しく、アドレスドライブ
回路１１と反対側の端部でのドライブ信号ｄ０またはｒ
ｄ０の変化は、第２のデコード回路ｉｍにおけるドライ
ブ信号ｄ０またはｒｄ０と個別ドライブ信号ｄｍ１〜ｄ
ｍ７の信号変化より遅いと考えられるので、検出回路３
によりドライブ信号ｄ０およびｒｄ０の信号線にアドレ
スドライブ回路１１と反対側の端部で接続し、この信号
線対のいずれかの信号線の論理レベルの変化を監視する
ことにより、第２のデコード回路ｉ０〜ｉ２５５におけ
るドライブ信号ｄ０またはｒｄ０と個別ドライブ信号の
確定を検出できることとなる。従って、上記ドライブ信
号ｄ０とｒｄ０の信号線の“０”への変化を検出して検
出回路３から出力される検出信号ＢＳを受けて、制御回
路１によりイネーブル信号ＥＮを“０”に変化させるこ
とにより、第２のデコード回路ｉ０〜ｉ２５５の入力ド
ライブ信号の論理レベルが確定してからデコードが実施
されることとなり、セットアップ時間を確保することが
できるので、モジュールの誤動作を防止することができ
る。

【００８６】また上記第２の実施形態における一連の動
作は、クロック信号ＣＫの立ち上がりエッジにより起動
され、サイクルの完結まで非同期で実行され、各デコー
ド回路における入力ドライブ信号の遅延ばらつきに影響
されず、入力ドライブ信号が確定するとすぐにデコード
を開始するので、高速動作が可能である。

【００８７】また検出回路３は図３に示すように簡単な
回路で良いので、これを設けたことによるレイアウト面
積の増大はほとんどなく、ほぼ従来と同じレイアウト面
積で良い。

【００８８】さらに第１の実施形態に比べてドライブ信
号線の数が少なくて済むので、これらの信号線の配置に
伴うレイアウト面積を小さくできる。

【００８９】尚、上記第２の実施形態においては、各ド
ライブ信号線の方向および配線長が揃っており、配線容
量、配線抵抗が同じであるものとしたが、これらの条件
は必須ではなく、例えば信号遅延が他のものより大きく
なるドライブ信号線対があれば、その信号線対を検出回
路３で監視すれば良い。また上記第２の実施形態におい
ては、ドライブ信号のプリチャージ中の論理レベルを
“１”としたが、プリチャージ中のドライブ信号の論理
レベルを“０”とし、検出回路３での検出の論理レベル
を“１”としても良い。

【００９０】第３の実施形態 図１２は本発明の第３の実施形態のアドレスデコード回
路を示す回路図であり、同期型高速ＳＲＡＭモジュール
に設けられている。このアドレスデコード回路は、制御
回路１２と、アドレスドライブ回路２と、２５６個のデ
コード回路ｉ０〜ｉ２５５からなるデコード回路列ｉ
と、検出回路１３とを有する。また上記ＳＲＡＭモジュ
ールは、２５６ワードからなるメモリセルアレイを有す
る。

【００９１】尚、上記のアドレスドライブ回路２の構成
および機能は、第１の実施形態のアドレスドライブ回路
２（その一構成例を図２に示す）と同一であり、入力さ
れた８本のアドレス信号Ａ０〜Ａ７から、プリチャージ
時に“１”をとり、ディスチャージ時にアドレス信号Ａ
ｎ（ｎ＝０、１…７）の正相、および逆相の論理レベル
をラッチ出力する１６本のドライブ信号ｄｎおよびｒｄ
ｎを生成する。また、デコード回路ｉｍ（ｍ＝０、１…
２５５）の構成および機能は、第１の実施形態のデコー
ド回路ｉｍ（その一構成例を図５に示す）と同一であ
り、その入力端子Ｉｎとドライブ信号ｄｎまたはｒｄｎ
との接続も図１に示す第１の実施形態と同じである。ま
たデコード回路ｉ０〜ｉ２５５は、集積回路レイアウト
において、第１の実施形態と同様に、デコード回路ｉ０
がアドレスドライブ回路２に対する最近端、デコード回
路ｉ２５５が最遠端になるように、一様に配列されてい
る。

【００９２】検出回路１３は、アドレスドライブ回路２
からの正相と逆相の１対のドライブ信号ｄ０、ｒｄ０、
および制御回路１２からのイネーブル信号ΕＮを入力と
し、ドライブ信号ｄ０、ｒｄ０、およびイネーブル信号
ΕＮの論理レベルを監視しており、イネーブル信号ΕＮ
の論理レベルが“１”のときに、いずれか一方のドライ
ブ信号の論理レベルが“０”であることを検出すると、
“０”の検出信号ＢＳを出力し（第１の検出信号に相当
する）、イネーブル信号ΕＮが“０”に変化したことを
検出すると検出信号ＢＳを“１”に戻し、イネーブル信
号ΕＮが“１”に戻ったことを検出すると検出信号ＢＳ
を再び“０”にする（第２の検出信号に相当する）。こ
の検出回路１３は、集積回路レイアウトにおいて、アド
レスドライブ回路２からのドライブ信号ｄ０〜ｄ７、ｒ
ｄ０〜ｒｄ７の配線がデコード回路ｉ０〜ｉ２５５の配
列に沿って、平行に配置された先端、すなわちドライブ
信号線のアドレスドライブ回路２と反対側の端部でこれ
に接続する。またイネーブル信号ＥＮが出力されるイネ
ーブル信号線に制御回路１２と反対側の端部で接続す
る。尚、上記１対のドライブ信号はｄ０およびｒｄ０に
限定されず、例えばｄ１およびｒｄ１を用いても良く、
また複数のドライブ信号対を監視するようにしても良
い。

【００９３】図１３は検出回路１３の一構成例を示す回
路図である。図１３において、ドライブ信号ｄ０および
ｒｄ０は、ＮＯＴ回路３０および３１の入力端子にそれ
ぞれ接続され、ＮＯＴ回路３０および３１の出力はとも
にＯＲ回路３３の２つの入力端子に接続され、ＯＲ回路
３３の出力はＮＡＮＤ回路３４の第１の入力端子に接続
されている。また、ＮＡＮＤ回路３４の第２の入力端子
にはイネーブル信号ＥＮが接続され、ＮＡＮＤ回路３４
の出力が検出信号ＢＳの出力端子となる。

【００９４】従って、ドライブ信号ｄ０およびｒｄ０の
どちらか一方が“０”のとき、ＯＲ回路３３の２つの入
力端子のうち、どちらか一方の入力が“１”となり、イ
ネーブル信号ＥＮが“１”であれば、検出信号ＢＳは
“０”を出力する。またこのとき、イネーブル信号ＥＮ
が論理レベル“０”であれば、ドライブ信号ｄ０および
ｒｄ０の論理レベルの如何に関わらず、検出信号ＢＳは
“１”を出力する。

【００９５】次に制御回路１２は、外部から供給される
クロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールか
らの読み出し動作信号ＳＡＤ、検出回路１３からの検出
信号ＢＳが入力され、これら入力信号からデコード回路
列ｉの動作を許可あるいは禁止するイネーブル信号ＥＮ
と、モジュールの読み出し動作を制御するプリチャージ
信号ＮＰＲを生成する回路である。

【００９６】図１４は制御回路１２の一構成例を示す回
路図である。図１４において、Ｆ／Ｆ回路１００は、そ
のＤ入力端子に機能選択信号ＳＥＬが接続され、クロッ
ク入力端子にクロック信号ＣＫが接続されていて、機能
選択信号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを
生成する。このプリチヤージ信号ＮＰＲは、ＮＡＮＤ回
路１０６の第１の入力端子およびＡＮＤ回路１０５の第
１の入力端子に接続されるとともに、ＯＲ回路１０９の
第１の入力端子に接続されている。検出信号ＢＳは、Ｎ
ＯＴ回路１０８の入力端子に接続され、ＮＯＴ回路１０
８の出力はΝＡＮＤ回路１０６の第２の入力端子および
ＡＮＤ回路１０５の第２の入力端子に接続されている。
読み出し動作信号ＳＡＤは、ＡＮＤ回路１０５の第３の
入力端子に接続されるとともに、ＮＯＴ回路１０４の入
力端子に接続され、ＮＯＴ回路１０４の出力はＮＡＮＤ
回路１０６の第３の入力端子およびＮＡＮＤ回路１０３
の第１の入力端子に接続されている。ＮＡＮＤ回路１０
６の出力はＮＡＮＤ回路１０２の第１の入力端子に接続
され、ＮＡＮＤ回路１０２の出力はＮＡＮＤ回路１０３
の第２の入力端子に接続され、ＯＲ回路１０９の出力は
ＮＡＮＤ回路１０３の第３の入力端子に接続されてい
る。ＮＡＮＤ回路１０３の出力端子は、イネーブル信号
ＥＮを生成するとともに、ＮＡＮＤ回路１０２の第２の
入力端子およびＯＲ回路１０９の第２の入力端子にも接
続されている。ＡＮＤ回路１０５の出力はＦ／Ｆ回路１
００のリセット入力端子Ｒに接続されている。

【００９７】次に、図１２のアドレスデコード回路のデ
コード動作について説明する。本ＳＲＡＭモジュールに
おいては、クロック信号ＣＫの１周期内でデータの読み
出しまたは書き込みが実行され、完結される。図１５は
図１２のアドレスデコード回路の動作タイミングチャー
トである。尚、ここではデータ読み出し時のデコード動
作についてのみ説明するが、データ書き込み時のデコー
ド動作は、読み出し動作信号ＳＡＤに替えてこれに相当
する別の信号が入力される以外は、読み出し時と同じで
ある。

【００９８】機能選択信号ＳＥＬが論理レベル“０”で
ある待機状態において、プリチャージ信号ＮＰＲは
“０”、イネーブル信号ＥＮは“１”、読み出し動作信
号ＳＡＤは“０”、検出信号ＢＳは“１”である。また
ドライブ信号ｄｎおよびｒｄｎはアドレス信号Ａｎの如
何に関わらず“１”を出力している。

【００９９】機能選択信号ＳＥＬが“１”になると、ク
ロック信号ＣＫの立ち上がりエッジでプリチャージ信号
ＮＰＲは“１”に変化し、デイスチャージ状態になる。
またアドレス信号Ａｎはクロック信号ＣＫの立ち上がり
エッジでラッチされ、プリチャージ信号ＮＰＲの“１”
への変化によりドライブ信号ｄｎおよびｒｄｎがイネー
ブルになると、アドレス信号Ａｎのラッチ出力の正相が
ドライブ信号ｄｎとして出力され、アドレス信号Ａｎの
ラッチ出力の逆相がドライブ信号ｒｄｎとして出力され
る。このとき、図１４において、読み出し動作信号ＳＡ
Ｄ信号が“０”、ＯＲ回路１０９の出力が“１”である
状態で、プリチャージ信号ＮＰＲが“１”に変化して
も、検出信号ＢＳが“１”であり、ＮＯＴ回路１０８の
出力が“０”であるため、ＮＡＮＤ回路１０２および１
０３からなるＳＲラッチ回路の状態は変化せず、イネー
ブル信号ＥＮは“１”のまま保持される。

【０１００】次にドライブ信号ｄ０またはｒｄ０のいず
れかが“０”に変化し、このドライブ信号の到達をアド
レスドライブ回路２に対して最遠端部に位置する検出回
路１３が検出して検出信号ＢＳを“０”に駆動し、この
検出信号ＢＳが制御回路１３に入力されると、図１４に
おいて、ＮＯＴ回路１０８の出力は“１”に変化し、Ｎ
ＡＮＤ回路１０６の３つの入力が“１”になり、ＮＡＮ
Ｄ回路１０６の出力は“０”になるので、ＮＡＮＤ回路
１０２の出力は“１”となり、ＮＡＮＤ回路１０３の３
つの入力が全て“１”になり、イネーブル信号ＥＮは
“０”に変化する。

【０１０１】上記イネーブル信号ＥＮの論理レベル
“０”への変化により、デコード回路列ｉがイネーブル
され、ただ１つのデコード回路ｉｍがワード線Ｗｍに
“１”を出力し、入力されたアドレスデータに示された
メモリセルＭｍが選択される。また検出回路１３は上記
“０”に変化したイネーブル信号ＥＮの到達を検出する
と、検出信号ＢＳを“１”に戻す。この“１”の検出信
号ＢＳが制御回路１３に入力されると、図１４におい
て、ＮＯＴ回路１０８の出力が“０”に変化するが、読
み出し動作信号ＳＡＤが“０”なので、ＡＮＤ回路１０
５の出力は“０”のまま保持される。またＮＡＮＤ回路
１０６の第２の入力端子は“０”となり、ＮＡＮＤ回路
１０６の出力は“１”になるが、イネーブル信号ＥＮが
“０”なので、ＮＡＮＤ回路１０２の出力は“１”のま
ま保持される。

【０１０２】次に上記メモリセルＭｍの選択に応じてモ
ジュール内でデータ読み出し動作が実行され、読み出し
動作信号ＳＡＤが“１”に変化し、この読み出し動作信
号ＳＡＤが制御回路１２に入力されると、図１４におい
て、ＮＯＴ回路１０４の出力が“０”となるので、ＮＡ
ＮＤ回路１０３の出力であるイネーブル信号ＥＮは
“１”に復帰する。このイネーブル信号ＥＮの“１”へ
の復帰により、デコード回路列ｉのイネーブルが解除と
なり、選択されたワード線Ｗｍは“０”に復帰する。ま
た制御回路１２に対して最遠端部に位置する検出回路１
３は上記“１”に復帰したイネーブル信号ＥＮの到達を
検出すると、検出信号ＢＳを再び“０”に駆動する。こ
の“０”の検出信号ＢＳが制御回路１３に入力される
と、図１４において、ＮＯＴ回路１０８の出力が“１”
に変化し、このとき読み出し動作信号ＳＡＤが“１”、
プリチャージ信号ＮＰＲが“１”なので、ＡＮＤ回路１
０５の出力は“１”になり、Ｆ／Ｆ回路１００の出力で
あるプリチャージ信号ＮＰＲは強制的に“０”に復帰さ
せられ、これによりプリチャージ状態に戻る。このプリ
チャージ信号ＮＰＲの“０”への復帰により、図１４の
ＡＮＤ回路１０５の出力も“０”に復帰する。

【０１０３】上記プリチャージ信号ＮＰＲの“０”への
復帰により、ドライブ信号ｄｎおよびｒｄｎは“１”に
復帰し、これにより検出信号ＢＳも“１”に復帰する。
また読み出し動作信号ＳＡＤも“０”に復帰する。以上
によりデータ読み出しの一連連のデコード動作が完了す
る。

【０１０４】このように上記第３の実施形態によれば、
検出回路１３によりドライブ信号ｄ０およびｒｄ０の信
号線にアドレスドライブ回路２と反対側の端部で接続
し、この信号線対のいずれかの信号線の論理レベルの変
化を監視することにより、デコード回路ｉ０〜ｉ２５５
における入力ドライブ信号の確定を検出でき、従って、
上記ドライブ信号線の“０”への変化を検出して検出回
路３から出力される検出信号ＢＳを受けて、制御回路１
２によりイネーブル信号ＥＮを“０”に変化させること
により、２５６個のデコード回路の入力ドライブ信号の
論理レベルが確定してからデコードが実施されることと
なり、セットアップ時間を確保することができるので、
モジュールの誤動作を防止することができる。

【０１０５】また検出回路１３は図１３に示すように簡
単な回路で良いので、これを設けたことによるレイアウ
ト面積の増大はほとんどなく、ほぼ従来と同じレイアウ
ト面積で良い。

【０１０６】また検出回路１３によりイネーブル信号線
に制御回路１２と反対側の端部で接続し、イネーブル信
号ＥＮの変化を監視することにより、デコード回路ｉ０
〜ｉ２５５におけるデコードイネーブル期間の終了を検
出できることとなり、従って、イネーブル信号ＥＮが
“０”から“１”に戻ったことを検出して検出回路１３
から出力される検出信号ＢＳを受けて、制御回路１２に
よりプリチャージ信号を“１”から“０”に戻すことに
より、必ず２５６個のデコード回路がデコードディスエ
ーブル状態になってからプリチャージ状態に復帰するこ
ととなり、ドライブ信号のイネーブル信号に対するホー
ルド時間を確保することができる。

【０１０７】また上記第３の実施形態における一連の動
作は、クロック信号ＣＫの立ち上がりエッジにより起動
され、１サイクルの完結まで非同期で実行され、各デコ
ード回路における入力ドライブ信号の遅延ばらつきに影
響されず、入力ドライブ信号が確定するとすぐにデコー
ドを開始し、モジュールの読み出しまたは書き込み動作
が完了するとホールド時間を確保しながらすぐにプリチ
ャージ状態へ移行するので、誤動作のない高速動作が可
能である。

【０１０８】尚、上記第３の実施形態においては、各ド
ライブ信号線の方向および配線長が揃っており、配線容
量、配線抵抗が同じであるものとしたが、これらの条件
は必須ではなく、例えば信号遅延が最も大きいと考えら
れるドライブ信号線対を検出回路１３で監視するように
しても良い。また上記第３の実施形態においては、ドラ
イブ信号のプリチャージ中の論理レベルを“１”とした
が、プリチャージ中のドライブ信号の論理レベルを
“０”とし、検出回路１３での検出の論理レベルを
“１”としても良い。

【０１０９】また第２の実施形態のように、アドレスド
ライブ回路がドライブ信号ｄ０、ｒｄ０、ｄ１〜ｄ７を
出力し、デコード回路列として、第１のデコード回路ｊ
および第２のデコード回路ｉを設けた構成としても良
い。

【０１１０】第４の実施形態 図１６は本発明の第４の実施形態のアドレスデコード回
路を示す回路図であり、同期型高速ＳＲＡＭモジュール
に設けられている。このアドレスデコード回路は、制御
回路１４と、アドレスドライブ回路２と、２５６個のデ
コード回路ｉ０〜ｉ２５５からなるデコード回路列ｉ
と、検出回路１５とを有する。また上記ＳＲＡＭモジュ
ールは、２５６ワードからなるメモリセルアレイを有す
る。

【０１１１】尚、上記のアドレスドライブ回路２の構成
および機能は、第１の実施形態のアドレスドライブ回路
２（その一構成例を図２に示す）と同一であり、入力さ
れた８本のアドレス信号Ａ０〜Ａ７から、プリチャージ
時に“１”をとり、ディスチャージ時にアドレス信号Ａ
ｎ（ｎ＝０、１…７）の正相、および逆相の論理レベル
をラッチ出力する１６本のドライブ信号ｄｎおよびｒｄ
ｎを生成する。また、デコード回路ｉｍ（ｍ＝０、１…
２５５）の構成および機能は、第１の実施形態のデコー
ド回路ｉｍ（その一構成例を図５に示す）と同一であ
り、その入力端子Ｉｎとドライブ信号ｄｎまたはｒｄｎ
との接続も図１に示す第１の実施形態と同じである。ま
たデコード回路ｉ０〜ｉ２５５は、集積回路レイアウト
において、第１の実施形態と同様に、デコード回路ｉ０
がアドレスドライブ回路２に対する最近端、デコード回
路ｉ２５５が最遠端になるように、一様に配列されてい
る。

【０１１２】検出回路１５は、アドレスドライブ回路２
からの正相と逆相の１対のドライブ信号、例えばｄ０お
よびｒｄ０と、制御回路１４からの検出禁止信号ＤΕＮ
を入力とし、ドライブ信号ｄ０、ｒｄ０、および検出禁
止信号ＤＥＮの論理レベルを、アドレスドライブ回路２
に対するデコード回路ｉ０〜ｉ２５５のレイアウトの最
遠端部で監視しており、いずれか一方のドライブ信号の
論理レベルが“０”であることを検出すると、ただちに
デコード回路列ｉの動作を許可または禁止するイネーブ
ル信号ＥＮの出力を開始し、このイネーブル信号ＥＮの
出力開始に応じて制御回路１４が検出禁止信号ＤΕＮの
出力を開始すると、イネーブル信号ＥＮの出力を停止す
る。

【０１１３】図１７は検出回路１５の一例を示す回路図
である。図１７において、ドライブ信号ｄ０およびｒｄ
０はＡＮＤ回路４０の第１の入力端子および第２の入力
端子に接続され、ＡＮＤ回路４０の出力はＮＡＮＤ回路
４２の第１の入力端子に接続されるとともに、ＮＯＴ回
路４１の入力端子に接続されている。ＮＯＴ回路４１の
出力はＯＲ回路４４の第１の入力端子に接続されてい
る。ＯＲ回路４４の出力および検出禁止信号ＤＥＮは、
ＮＡＮＤ回路４３の第１および第２の入力端子に接続さ
れている。ＮＡＮＤ回路４２の出力はＮＡＮＤ回路４３
の第３の入力端子に接続され、ＮＡＮＤ回路４３の出力
はＮＡＮＤ回路４２の第２の入力端子に接続され、ＮＡ
ＮＤ回路４２およびＮＡＮＤ回路４３はＳＲラッチ回路
を構成している。ＮＡＮＤ回路４３の出力端子は、イネ
ーブル信号ＥＮを生成するとともに、ＯＲ回路４４の第
２の入力端子に接続されている。

【０１１４】次に制御回路１４は、外部から供給される
クロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールか
らの読み出し動作信号ＳＡＤ、検出回路１５からのイネ
ーブル信号ＥＮが入力され、これら入力信号から検出回
路１５の検出動作を禁止する（停止させる）検出禁止信
号ＤＥＮと、デコード回路列ｉの動作を許可あるいは禁
止するイネーブル信号ＥＮと、モジュールの読み出し動
作を制御するプリチャージ信号ＮＰＲを生成する回路で
ある。この制御回路１４は、集積回路レイアウトにおい
て、検出回路１５からのイネーブル信号ＥＮの配線がデ
コード回路ｉ０〜ｉ２５５の配列に沿って、平行に配置
された先端、すなわちイネーブル信号線の検出回路１５
と反対側の端部で接続する。

【０１１５】図１８は制御回路１４の一構成例を示す回
路図である。図１８において、Ｆ／Ｆ回路１００は、そ
のＤ入力端子に機能選択信号ＳＥＬが接続され、クロッ
ク入力端子にクロック信号ＣＫが接続されていて、機能
選択信号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを
生成する。プリチャージ信号ＮＰＲは、ＮＡＮＤ回路１
１０の第１の入力端子およびＡＮＤ回路１０５の第１の
入力端子に接続されている。読み出し動作信号ＳＡＤ
は、ＡＮＤ回路１０５の第２の入力端子およびＮＡＮＤ
回路１１０の第２の入力端子に接続されていて、ＮＡＮ
Ｄ回路１１０の出力端子は、検出禁止信号ＤＥＮを生成
する。イネーブル信号ＥＮは、ＡＮＤ回路１０５の第３
の入力端子に接続され、ＡＮＤ回路１０５の出力はＦ／
Ｆ回路１００のリセット入力端子Ｒに接続されている。

【０１１６】次に図１６のアドレスデコード回路のデコ
ード動作について説明する。本ＳＲＡＭモジュールにお
いては、クロック信号ＣＫの１周期内でデータの読み出
しまたは書き込みが実行され、完結される。図１９は図
１６のアドレスデコード回路の動作タイミングチャート
である。尚、ここではデータ読み出し時のデコード動作
についてのみ説明するが、データ書き込み時のデコード
動作は、読み出し動作信号ＳＡＤに替えてこれに相当す
る別の信号が入力される以外は、読み出し時と同じであ
る。

【０１１７】機能選択信号ＳＥＬが“０”である待機状
態において、プリチャージ信号ＮＰＲは“０”、メモリ
読み出し動作信号ＳＡＤは“０”、検出禁止信号ＤＥＮ
は“１”である。またドライブ信号ｄｎおよびｒｄｎは
アドレス信号Ａｎの如何に関わらず“１”を出力してい
る。また図１７に示す検出回路１５においては、ドライ
ブ信号ｄ０およびｒｄ０がともに“１”であるので、Ａ
ＮＤ回路４０の出力は“１”、ＮＯＴ回路４１の出力は
“０”である。またＮＡＮＤ回路４３の出力がＯＲ回路
４４の入力となっているので、ＯＲ回路４４の出力が
“１”でなければ回路が安定せず、従ってイネーブル信
号ＥＮは“１”に保持されている。またＮＡＮＤ回路４
２の出力は“０”に保持されている。

【０１１８】次に機能選択信号ＳＥＬが“１”になる
と、クロック信号ＣＫの立ち上がりエッジでプリチャー
ジ信号ＮＰＲは“１”に変化し、デイスチャージ状態に
なる。またアドレス信号Ａｎはクロック信号ＣＫの立ち
上がりエッジでラッチされ、プリチャージ信号ＮＰＲの
“１”への変化によりドライブ信号ｄｎおよびｒｄｎが
イネーブルになると、アドレス信号Ａｎのラッチ出力の
正相がドライブ信号ｄｎとして出力され、アドレス信号
Ａｎのラッチ出力の逆相がドライブ信号ｒｄｎとして出
力される。このとき、図１８に示す制御回路１４におい
て、読み出し動作信号ＳＡＤ信号が“０”であり、ＮＡ
ＮＤ回路１１０の出力は“１”のままであり、従って検
出禁止信号ＤＥＮは“１”のまま保持される。

【０１１９】次にドライブ信号ｄ０またはｒｄ０のいず
れかが“０”に変化し、このドライブ信号がアドレスド
ライブ回路２に対して最遠端部に位置する検出回路１５
に到達すると、図１７において、ＡＮＤ回路４０の出力
が“０”になり、ＮＡＮＤ回路４２の出力は“１”に反
転し、これによりＮＡＮＤ回路４３の出力であるイネー
ブル信号ＥＮは“０”に変化する。

【０１２０】上記イネーブル信号ＥＮの“０”への変化
により、デコード回路列ｉがイネーブルされ、ただ１つ
のデコード回路ｉｍがワード線Ｗｍに“１”を出力し、
入力されたアドレスデータに示されたメモリセルＭｍが
選択される。また上記“０”のイネーブル信号ＥＮは制
御回路１４にも入力されるが、図１８において、読み出
し動作信号ＳＡＤが“０”なので、ＡＮＤ回路１０５の
出力は“０”のままである。

【０１２１】次に上記メモリセルＭｍの選択に応じてモ
ジュール内でデータ読み出し動作が実行され、読み出し
動作信号ＳＡＤが“１”に変化し、この読み出し動作信
号ＳＡＤが制御回路１４に入力されると、図１８におい
て、ＮＡＮＤ回路１１０の出力である検出禁止信号ＤＥ
Ｎは“１”から“０”に変化する。この検出禁止信号Ｄ
ＥＮの“０”への変化が検出回路１５に到達すると、図
１７において、ＮＡＮＤ回路４３の出力であるイネーブ
ル信号ＥＮが“１”へ復帰する。このイネーブル信号Ｅ
Ｎの“１”への復帰により、デコード回路列ｉのイネー
ブルが解除となり、選択されたワード線Ｗｍは“０”に
復帰する。またこの“１”に復帰したイネーブル信号Ｅ
Ｎが制御回路１４に入力されると、図１８において、読
み出し動作信号ＳＡＤが“１”、プリチャージ信号ＮＰ
Ｒが“１”なので、ＡＮＤ回路１０５の出力が“１”と
なり、Ｆ／Ｆ回路１００の出力であるプリチャージ信号
ＮＰＲが強制的に“０”に復帰させられ、これによりプ
リチャージ状態に戻る。このプリチャージ状態への復帰
により、ＡＮＤ回路１０５の出力も“０”に戻る。

【０１２２】上記プリチャージ信号ＮＰＲの“０”への
復帰により、ドライブ信号ｄｎおよびｒｄｎは“１”に
復帰し、これにより検出禁止信号ＤＥＮも“１”に復帰
する。また読み出し動作信号ＳＡＤも“０”に復帰す
る。以上によりデータ読み出し時の一連のデコード動作
が完了する。

【０１２３】このように上記第４の実施形態によれば、
検出回路１５によりドライブ信号ｄ０およびｒｄ０の信
号線にアドレスドライブ回路２と反対側の端部で接続
し、この信号線対のいずれかの信号線の論理レベルの変
化を監視することにより、デコード回路ｉ０〜ｉ２５５
における入力ドライブ信号の確定を検出でき、さらに、
上記ドライブ信号線の“０”への変化を検出して検出回
路１５からイネーブル信号ＥＮを“０”に変化させるこ
とにより、２５６個のデコード回路の入力ドライブ信号
の論理レベルが確定してからデコードが実施されること
となり、セットアップ時間を確保することができるの
で、モジュールの誤動作を防止することができる。

【０１２４】また検出回路１５は図１７に示すように簡
単な回路で良いので、これを設けたことによるレイアウ
ト面積の増大はほとんどなく、ほぼ従来と同じレイアウ
ト面積で良い。

【０１２５】また制御回路１４によりイネーブル信号線
に検出回路１５と反対側の端部で接続し、イネーブル信
号ＥＮの変化を監視することにより、デコード回路ｉ０
〜ｉ２５５におけるデコードイネーブル期間の終了を検
出できることとなり、従って、モジュールの読み出しま
たは書き込み動作が完了すると制御回路１４から出力さ
れる検出禁止信号ＤＥＮを受けて、検出回路１５により
イネーブル信号ＥＮを“１”に戻し、制御回路１４によ
りこのイネーブル信号ＥＮの“１”への復帰を検出する
とプリチャージ信号ＮＰＲを“１”から“０”に戻すこ
とにより、必ず２５６個のデコード回路がデコードディ
スエーブル状態になってからプリチャージ状態に復帰す
ることとなり、ドライブ信号のイネーブル信号に対する
ホールド時間を確保することができる。

【０１２６】また上記第４の実施形態における一連の動
作は、クロック信号ＣＫの立ち上がりエッジにより起動
され、１サイクルの完結まで非同期で実行され、各デコ
ード回路における入力ドライブ信号の遅延ばらつきに影
響されず、入力ドライブ信号が確定するとすぐにデコー
ドを開始し、モジュールの読み出しまたは書き込み動作
が完了するとホールド時間を確保しながらすぐにプリチ
ャージ状態へ移行するので、誤動作のない高速動作が可
能である。

【０１２７】さらに上記第４の実施形態においては、検
出回路１５によりイネーブル信号ＥＮはドライブ信号ｄ
０またはｒｄ０の“０”への変化が検出されると、ただ
ちにイネーブル信号ＥＮが“０”に変化し、デコードイ
ネーブル状態に移行するので、第１〜第３の実施形態の
ように、検出信号ＢＳが制御回路に戻ってから制御回路
によりイネーブル信号ＥＮを“０”に変化させるのに比
べて、デコード動作ののイネーブル開始が速くなり、デ
コード回路列ｉによるワード線Ｗｍの選択タイミングを
さらに速くすることができる。

【０１２８】尚、上記第４の実施形態においては、各ド
ライブ信号線の方向および配線長が揃っており、配線容
量、配線抵抗が同じであるものとしたが、これらの条件
は必須ではなく、例えば信号遅延が最も大きいと考えら
れるドライブ信号線対を検出回路１５で監視するように
しても良い。また上記第４の実施形態においては、ドラ
イブ信号のプリチャージ中の論理レベルを“１”とした
が、プリチャージ中のドライブ信号の論理レベルを
“０”とし、検出回路１５での検出の論理レベルを
“１”としても良い。

【０１２９】また第２の実施形態のように、アドレスド
ライブ回路がドライブ信号ｄ０、ｒｄ０、ｄ１〜ｄ７を
出力し、デコード回路列として、第１のデコード回路ｊ
および第２のデコード回路ｉを設けた構成としても良
い。

【０１３０】

【発明の効果】以上の説明したように本発明の請求項１
に記載のアドレスデコード回路によれば、検出回路によ
りドライブ信号対の少なくとも１つにアドレスドライブ
回路と反対側の端部で接続し、この信号線対のいずれか
の信号線の論理レベルが第２の論理レベルに変化を監視
することにより、デコード回路における入力ドライブ信
号の確定を検出でき、従って検出回路から出力される検
出信号を受けて、制御回路によりイネーブル信号を出力
することにより、全てのデコード回路の入力ドライブ信
号の論理レベルが確定してからデコードが実施されるこ
ととなり、セットアップ時間を確保することができるの
で、モジュールの誤動作を防止することができるという
効果がある。また入力ドライブ信号が確定するとすぐに
デコードを開始するので、高速動作が可能となるという
効果がある。また検出回路は簡単な回路で良いので、こ
れを設けたことによるレイアウト面積の増大はほとんど
なく、ほぼ従来と同じレイアウト面積とすることができ
るという効果がある。

【０１３１】また請求項２に記載のアドレスデコード回
路によれば、上記の効果に加えて、ドライブ信号線の総
数を少なくすることができるので、これらの信号線の配
置に伴うレイアウト面積を小さくできるという効果があ
る。

【０１３２】請求項３に記載のアドレスデコード回路に
よれば、請求項１または２における効果に加え、検出回
路によりイネーブル信号線に制御回路と反対側の端部で
接続し、イネーブル信号の変化を監視することにより、
デコード回路におけるデコードイネーブル期間の終了を
検出でき、従ってイネーブル信号の出力が停止したこと
を検出して検出回路から出力される第２の検出信号を受
けて、制御回路によりプリチャージ信号の出力を再開す
ることにより、必ず全てのデコード回路がデコードディ
スエーブル状態になってからプリチャージ状態に復帰す
ることとなり、ドライブ信号のイネーブル信号に対する
ホールド時間を確保した、誤動作のない高速動作が可能
となるという効果がある。

【０１３３】請求項４に記載のアドレスデコード回路に
よれば、請求項１または２における効果に加え、制御回
路によりイネーブル信号線に検出回路と反対側の端部で
接続し、イネーブル信号の変化を監視することにより、
デコード回路におけるデコードイネーブル期間の終了を
検出でき、従ってモジュールの読み出しまたは書き込み
動作が完了すると制御回路から出力される検出禁止信号
を受けて、検出回路によりイネーブル信号ＥＮの出力を
停止し、このイネーブル信号ＥＮの出力停止を受けて制
御回路によりプリチャージ信号の出力を再開することに
より、必ず全てのデコード回路がデコードディスエーブ
ル状態になってからプリチャージ状態に復帰することと
なり、ドライブ信号のイネーブル信号に対するホールド
時間を確保した、誤動作のない高速動作が可能となると
いう効果がある。さらに、検出回路によりドライブ信号
の第２の論理値への変化が検出されると、ただちにイネ
ーブル信号ＥＮが出力され、デコードイネーブル状態に
移行するので、制御回路によりイネーブル信号ＥＮを生
成出力する場合に比べて、デコード動作のイネーブル開
始が速くなり、デコードタイミングを速くすることがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のアドレスデコード回
路を示す回路図である。

【図２】本発明の第１の実施形態のアドレスデコード回
路におけるアドレスドライブ回路の一構成例を示す回路
図である。

【図３】本発明の第１の実施形態のアドレスデコード回
路における検出回路の一例を示す回路図である。

【図４】本発明の第１の実施形態のアドレスデコード回
路における制御回路の一構成例を示す回路図である。

【図５】本発明の第１の実施形態のアドレスデコード回
路におけるデコード回路の一構成例を示す回路図であ
る。

【図６】本発明の第１の実施形態のアドレスデコード回
路が適用されるＳＲＡＭモジュールにおける１ビット分
のメモリ読み出しに関するメモリアレイ部および出力回
路の回路図である。

【図７】図６における動作タイミングチャートである。

【図８】本発明の第１の実施形態のアドレスデコード回
路の動作タイミングチャートである。

【図９】本発明の第２の実施形態のアドレスデコード回
路を示す回路図である。

【図１０】本発明の第２の実施形態のアドレスデコード
回路におけるアドレスドライブ回路の一構成例を示す回
路図である。

【図１１】本発明の第２の実施形態のアドレスデコード
回路における第１のデコート回路の一構成例を示す回路
図である。

【図１２】本発明の第３の実施形態のアドレスデコード
回路を示す回路図である。

【図１３】本発明の第３の実施形態のアドレスデコード
回路における検出回路の一構成例を示す回路図である。

【図１４】本発明の第３の実施形態のアドレスデコード
回路における制御回路の一構成例を示す回路図である。

【図１５】本発明の第３の実施形態のアドレスデコード
回路の動作タイミングチャートである。

【図１６】本発明の第４の実施形態のアドレスデコード
回路を示す回路図である。

【図１７】本発明の第４の実施形態のアドレスデコード
回路における検出回路の一構成例を示す回路図である。

【図１８】本発明の第４の実施形態のアドレスデコード
回路における制御回路の一構成例を示す回路図である。

【図１９】本発明の第４の実施形態のアドレスデコード
回路の動作タイミングチャートである。

【図２０】従来のアドレスデコード回路の一例を示す回
路図である。

【図２１】従来のアドレスデコード回路におけるアドレ
スドライブ回路の一構成例を示す回路図である。

【図２２】従来のアドレスデコード回路における制御回
路の一構成例を示す回路図である。

【図２３】従来のアドレスデコード回路の動作タイミン
グチャートである。

【符号の説明】

１、１２、１４ 制御回路 ２、１１ アドレスドライブ回路 ３、１３、１５ 検出回路 ｉ、ｊ デコード回路列 ｉ０〜ｉ２５５、ｊ０〜ｊ２５５ デコード回路 Ｗ０〜Ｗ２５５ ワード線 Ａ０〜Ａ７ アドレス信号 ｄ０〜ｄ７、ｒｄ０〜ｒｄ７ ドライブ信号 ＣＫ クロック信号 ＳＥＬ 機能選択信号 ＳＡＤ 読み出し動作信号 ＮＰＲ プリチャージ信号 ＥＮ イネーブル信号 ＢＳ 検出信号 ＤＥＮ 検出禁止信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 同期型メモリモジュールにおけるアドレ
   スデコード回路であって、 複数のアドレス信号が入力され、前記アドレス信号の各
   々に対して、プリチャージ期間にともに第１の論理レベ
   ルとなり、ディスチャージ期間に、対応するアドレス信
   号の論理レべルの正相および逆相を出力して相異なる第
   １の論理レベルと第２の論理レベルとなる１対のドライ
   ブ信号をそれぞれ生成し、これらのドライブ信号を別々
   に設けられたドライブ信号線にそれぞれ出力するアドレ
   スドライブ回路と、 イネーブル信号線に接続するイネーブル端子と、それぞ
   れ対応する前記ドライブ信号対のいずれか所定の信号線
   に接続された複数の入力端子とを有するデコード回路を
   前記メモリモジュールのワード線と同じ個数備え、イネ
   ーブル信号が入力されている期間に前記ドライブ信号を
   デコードするデコード回路列と、 少なくとも１つの前記ドライブ信号対の信号線に前記ア
   ドレスドライブ回路と反対側の端部で接続し、この信号
   線対のいずれかの信号線が第２の論理レベルに変化した
   ことを検出すると検出信号を出力する検出回路と、 前記検出信号が入力されると、前記イネーブル信号を出
   力する制御回路とから構成されることを特徴とするアド
   レスデコード回路。
2. 【請求項２】 同期型メモリモジュールにおけるアドレ
   スデコード回路であって、 複数のアドレス信号が入力され、少なくとも１本のアド
   レス信号に対しては、プリチャージ期間にともに第１の
   論理レベルとなり、ディスチャージ期間に、対応するア
   ドレス信号の論理レべルの正相および逆相を出力して相
   異なる第１の論理レベルと第２の論理レベルとなる１対
   のドライブ信号を生成し、またこれ以外のアドレス信号
   の各々に対しては、対応するアドレス信号の正相または
   逆相を出力する単一のドライブ信号をそれぞれ生成し、
   これらのドライブ信号を別々に設けられたドライブ信号
   線にそれぞれ出力するアドレスドライブ回路と、 前記単一のドライブ信号が入力され、入力されたの単一
   ドライブ信号のうちの所定の信号の論理レベルを反転さ
   せて個別ドライブ信号を生成する第１のデコード回路
   を、前記メモリモジュールのワード線と同じ個数備えた
   第１のデコード回路列と、 前記第１のデコード回路の各々に対してそれぞれ設けら
   れ、イネーブル信号線に接続するイネーブル端子と、前
   記ドライブ信号対のいずれか所定の信号線または前記対
   応する第１のデコード回路からの前記個別ドライブ信号
   にそれぞれ接続する複数の入力端子とを有する第２のデ
   コード回路を複数備え、イネーブル信号が入力されてい
   る期間に前記ドライブ信号をデコードする第２のデコー
   ド回路列と、 前記ドライブ信号対の信号線に前記アドレスドライブ回
   路と反対側の端部で接続し、この信号線対のいずれかの
   信号線が第２の論理レベルに変化したことを検出すると
   検出信号を出力する検出回路と、 前記検出信号が入力されると、前記イネーブル信号を出
   力する制御回路とから構成されることを特徴とするアド
   レスデコード回路。
3. 【請求項３】 前記アドレスドライブ回路は、 プリチャージ信号の入力端子を備え、プリチャージ信号
   が入力されている期間をプリチャージ期間、入力されて
   いない期間をディスチャージ期間として動作するもので
   あり、 前記制御回路は、 外部入力クロックのエッジに同期してプリチャージ信号
   の出力を停止し、第１の検出信号が入力されると前記イ
   ネーブル信号を生成して前記イネーブル信号線に出力
   し、前記メモリモジュールにてデータ読み出しまたは書
   き込み動作が完了すると前記イネーブル信号の出力を停
   止し、第２の検出信号が入力されると前記プリチャージ
   信号の出力を再開し、 前記検出回路は、 少なくとも１つの前記ドライブ信号対の信号線に前記ア
   ドレスドライブ回路と反対側の端部で接続し、また前記
   イネーブル信号線に前記制御回路と反対側の端部で接続
   し、前記ドライブ信号線対のいずれかの信号線が第２の
   論理レベルに変化したことを検出すると第１の検出信号
   を出力し、また前記イネーブル信号線からのイネーブル
   信号の入力が停止したことを検出すると第２の検出信号
   を出力することを特徴とする請求項１または２に記載の
   アドレスデコード回路。
4. 【請求項４】 前記アドレスドライブ回路は、 プリチャージ信号の入力端子を備え、プリチャージ信号
   が入力されている期間をプリチャージ期間、入力されて
   いない期間をディスチャージ期間として動作するもので
   あり、 前記制御回路は、 前記イネーブル信号線の端部に接続し、外部入力クロッ
   クのエッジに同期してプリチャージ信号の出力を停止
   し、前記メモリモジュールにてデータ読み出しまたは書
   き込み動作が完了すると検出禁止信号を出力し、前記イ
   ネーブル信号線からのイネーブル信号の入力が停止した
   ことを検出すると前記プリチャージ信号の出力を再開
   し、 前記検出回路は、 少なくとも１つの前記ドライブ信号対の信号線に前記ア
   ドレスドライブ回路と反対側の端部で接続し、また前記
   イネーブル信号線の前記制御回路と反対側の端部でこの
   信号線と接続し、前記ドライブ信号線対のいずれかの信
   号線が第２の論理レベルに変化したことを検出すると前
   記イネーブル信号を生成して前記イネーブル信号線に出
   力し、前記検出禁止信号が入力されると前記イネーブル
   信号の出力を停止することを特徴とする請求項１または
   ２に記載のアドレスデコード回路。