JPS6049995B2

JPS6049995B2 - 半導体記憶装置

Info

Publication number: JPS6049995B2
Application number: JP59259150A
Authority: JP
Inventors: 広行吉本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-10
Filing date: 1984-12-10
Publication date: 1985-11-06
Also published as: JPS60150294A

Description

【発明の詳細な説明】本発明は信号処理方式に関し、主として半導体集積回路
装置化された半導体記憶装置（以下ＭＯＳＩＣメモリ又
は単にメモリと称す）を対象とする。

半導体集積回路（ＩＣ）における端子数はこのＩＣパッ
ケージの大きさにより制限され、逆に端子数の制限によ
りパッケージ内に構成される回路の種類と数とが制限さ
れる。

ＭＯＳＩＣメモリでは実装密度を上げるため、パッケー
ジのピン（端子）数を少なくすることのできるアドレス
マルチフレックス方式（アドレス信号を時分割的に処理
することによりアドレス信号ピン数を半分にすることが
できる方式）が採用されている。この方式の概略を第１
図に示し説明する。図面において一点鎖線で囲まれた部
分２０がＩＣ内部に形成された部分であることを示す。

ＩＣにはピンＰ１〜Ｐ１６が設けられている。Ｐ、〜Ｐ
７には７本のアドレス信号Ａ。−Ａ６がそれぞれ印加さ
れる。Ｐ、〜Ｐ、に印加されたアドレス信号はＩＣ内部
においてアドレス信号線（ＡＤＤＲＥＳＳＢＵＳ）を介
して一方は行アドレス記憶回路１（ＣＯＬＵＮ４ＮＬＡ
ＴＣＨ）に、他方は列アドレス記憶回路２（ＲＯＷＬＡ
ＴＣＨ）にそれぞれ印加される。図中３は行選択デコー
ダ（ＣＯＬＵＩＶＩＮＤＥＣＯＤＥＲ）であり、上記行
アドレス記憶回路１からのアドレス信号を受け、出力を
センスアンプ７（ＳＥＮＳＥＡＭＰＳＩ／０ＧＡＴＩＮ
Ｇ）に印加す・る。

図中４は列選択デコーダ（（ＲＯＷＤＥＣＯＤＥＲ）で
あり上記列アドレス記憶回路２の出力を受ける。

この列選択デコーダ４と上記センスアンプ７はメモリセ
ルアレー８（ＳＴＯＲＡＧＥＡＲＲＥＹ）に接続されて
いる。

待遇フ択デコーダ３の出力がセンスアンプ７を介してメ
モリセル８に印加され、所定の行が選択される。また、
列選択デコーダ４の出力によつてメモリセル８の所定の
番地が選択される。さらに、上記センスアンプ７を介し
て、メモリセル８への書き込５み又はメモリセル８の読
み出しが行われる。図中５は行回路制御クロック発生器
（ＣＡＳＣＬＯＣＫＧＥＮＥＲＡＴＯＲ）であり、ピン
Ｐ１５の外部からの駆動信号ＣＡＳによつて駆動される
。このクロック発生器から生じた信号（ＥＮＡＢＬＥ）
によつて上記行アドレス記憶回路１及び行選択デコーダ
３並びに後述する出力回路９（０ＵＴＰＵＴＬＡＴＣＨ
．ＡＮＤＢＵＦＦＥＲ）を起動するものである。なお、
このクロック発生器５から出力回路９に印加される禁止
信号（ＤＩＳＡＢＬＥ）は書き込み時に出力回路の動作
を停止させるものである。また、図中６は列回路制御ク
ロック発生器（ＲＡＳＣＬＯＣＫＧＥＮＥＲＡＴＯＲ）
であり、ピンＰｌ４の外部からの駆動信号？ｑにより駆
動される。

このクロック発生器６から生じた信号（ＥＮＡＢＬＥ）
によつて列アドレス記憶回路２及び列選択デコーダ４を
起動する。図中１１は読み出し，書き込み制御回路であ
り、外部からの駆動信号ＷＲによつて駆動され、書き込
み時にはＷＶ＝低レベルとすることによつて入力回路（
ＤＡＴＡＩＮＬＡＴＣＨ）を駆動し、ピンＰ９の外部か
らのデータＤ，Ｎをセンスアンプ７に送出し、読み出し
時にはＷＲ＝高レベルとすることによつて入力回路１０
の動作を停止させ、センスアンプ７の信号を出力回路９
に印加させ、ピンＰｌ６からＤＯＵＴとして読み出すよ
うにするものである。なお、ピンＰ，Ｏには負電源ＶＢ
Ｂ，Ｐｌｌには正電源ＶＤＤ，Ｐｌ。には′ＩＴＬ（ト
ランジスタ・トランジスタロジック）レベル電源Ｖｃｃ
，Ｐｌ３にはＧＮＤ電位がげそれぞれ接続されるもので
，ある。以上構成のメモリの動作は次の通りである。

第２図は、上記回路の概略動作を説明するためのタイミ
ングチャートである。先ず列選択ストローブ信号巧史の
立上りの低；レベル（ＶＯＬ）によつて、列選択信号ク
ロック発生器６がスタートし、列アドレス記憶回路２と
列選択デコーダ４を駆動する。

このため、アドレス信号Ａ。−Ａ６の信号状態によりメ
モリセル８内のいずれかの列が選択される（期間ち〜Ｔ
２の間）。次３に、上記列ストローブ信号？？より十分
遅れて先ストローブ信号ＵｑをＶ。Ｌレベルにすると、
行回路制御用クロック発生器５がスタートし、行アドレ
ス記憶１，行選択デコーダ３を駆動する。このため、ア
ドレス信号ん〜〜の状態によりメ４．モリセルアレイ８
内のいずれかの行が選択される（期間Ｔ２〜Ｔ３の間）
。これによりメモリセルアレイ内の番地が確定する。従
つて、次に制御回路１１に印加される信号ＷＶを低レベ
ルにすれば、入力回路１０が動作し入力データＤ！Ｎを
センスアンプ７を介して上記確定した番地に印加し書き
込み動作を行うことができ、又逆にＷ日を高レベルにす
ると入力回路１０の動作が停止して、確定した番地の記
憶内容がセンスアンプ７に印加され、出力回路９から記
憶内容をＤ。ｕ，として読み出すことができるものとな
る。なお、上記第２図に示したタイミングチャートにお
けるＡｉ（以下アドレス信号ん〜Ａ６を総称してＡｉと
する。）信号部の３印ｊはＤＯｎ″Ｔｃａｒｅ部分（ど
のような信号状態であつてもよい部分）を示す。上記第
１図に示した回路は例えば１６Ｋビットメモリの容量を
有する回路として用いられるが、かかる場合に必要なピ
ン数は図から明らかなように１６Ｋピンである。

しかし、より大容量のメモリにあつてはピン数がさらに
増大することになるから、共用できるピンは共用し少し
でもピン数を減少させることが実装密度の向上の面から
も望ましい。したがつて本発明の目的とするところは大
容量メモリピン数を少なくしてパッケージを小型化し全
体としての実装密度の向上を図ることにある。

上記目的を達成するための本発明の要旨は、アドレス入
力信号の開始又は確定をメモリデバイスに伝達する場合
であつて、第１の選択信号により第１のアドレス信号群
を選択し、上記第１の選択信号よりも遅延した第２の選
択信号によつて第２のアドレス信号群を選択するように
してなる信号処理方式であつて、特定の信号を受信する
ことにより、上記第１又は第２の選択信号をチップ内部
で発生せしめたことを特徴とするものである。以下実施
例を用いて図面を参照し本発明を具体的に説明する。第
３Ａ図及び第３Ｂ図は本発明の一実施例を示すブロック
線図とそのタイミングチャートである。

第３Ａ図に示すように本発明の一実施例によれば、ＩＣ
外部で形成された列ストローブ信号巧？を受ける遅延回
路１２をＩＣ２Ｏ内に設け、この出力を行ストローブ信
？コｑとして使用するものである。

すなわち、第３Ｂ図に示すタイミングチャートのように
、列ストローブ信号？ｑ（７）ＶＯルベル時に列選択を
行い、この？？宿号よりもｏの期間だけ遅延した信号を
Ｇ史として用いてその低レベル時に行選択を行うもので
ある。このような実施例によると従来の回路に比してＤ
ｑ信号の入力ピン（第１図におけるピン，５）を省略す
ることができるものとなる。

第４Ａ図及び第４Ｂ図は本発明の他の実施例を示す回路
図及びそのタイミングチャートであり、上記第３Ａ図及
び第３Ｂ図の改良に係るものである。

すなわち、メモリを最高のスピードで使用する場合には
、可能な限り列アドレス群の次に速やかに行アドレス群
が来ることが望ましく、かかるノ場合には上記第３Ａ図
及び第３Ｂ図の如く巧？入力からＯ否（内部発生パルス
）まで一定（第３Ｂ図の期間Ｔ。）でもよいが、何らか
の理由で行アドレス群を遅らせなければならない事情が
生じたときには上記第１の実施例では不都合である。し
たがつて、第４Ａ図のブロック線図は、ピンＰｌ４から
の列アドレスストローブ褐否とアドレス信号Ａ。が印加
されるピンＰ１から得られる特殊な信号とを２入力とす
る行アドレスストローブＱ史発生回路１３をＩＣ内部に
設けて上記要請に−適したストローブ信号Ｑ？を得るも
のとしている。このときに必要なことは、上記特殊な信
号はアドレス信号Ａ。−Ａ６のいずれか１つを利用し、
かつ、アドレス信号レベルとは異つたレベルを有するこ
とが必要である。このようにすれば、第４Ｂ図のタイミ
ングチャートに示すように、例えばアドレス信号群ん〜
〜のうち最初のアドレスＡ。に特殊な信号（図中Ａｓ，
の＃部分）を予め組み込んでおくことによつて、？ｇ信
号の■０Ｌレベル時に行選択を行い（期間Ｔ。−ｔ１の
間）、それから所定の期間遅らせてＡ５，の＃部分が到
来した時に上記ｄ？発生回路１３により行ストローブ信
号ｕ？を発生させ、行選択を行うことができる（期間！
〜Ｔ３の間）。したがつて、上記アドレス信号群Ａ。−
Ａ６のいずれか（例えばＡ。）に便乗させる特殊な信号
部（図中＃部分）の到来時間を適宜の長さに設定するこ
とによつて所定の期間行選択動作を遅延させることがで
きる。この期間の設定はＩＣ外部で自由にできる。した
がつて、この実施例によれば上記第３Ａ，Ｂ図のものの
効果に加えて設計自由度が増すという効果をも有する。
ここで、上記特殊な信号とその検出回路の一？につて説
明する。

第４Ｃ図が特殊な信号の一列を示すものであり、第４Ａ
Ｄ及び第４Ｅ図はその信号の検出回路の一例を示すもの
である。

第４Ｃ図には、ＶＯしまたはＶＯＨからＶｃＯを越えＶ
ＤＣｌレベルに立上る正パルスＡｓ，ｌ（＃）と、■。

，または■。ＨからＧＮＤレベルを下まわりＶＢＢレベ
ルに立下る負パルスＡｓｉ２（＃）と、高インピーダン
ス（Ｈｉｇｈｉｍｐｅｄａｎｃｅ）状態の信号ＡＳｉ３
（＃）の３つの状態を示した。なお、図中＃部分以外の
Ｘ，Ｙ部分はアドレス信号群を表わすものである。そし
て、上記特殊な信号を決定するに当つては次の点に注意
しなければならない。すなわち、アドレス入力Ａｉは通
常ＴＴＬ（トランジスタ●トランジスタ●ロジック）レ
ベルが多いので、この場合について考えると、ＴＴＬ出
力の高レベルＶ。

Ｈと低レベル■ｏしはＶ３ｓ（ＧＮＤ＝０■）とＶｃＯ
（約５Ｖ）の間に存し、メモリにおいてはこの他に■Ｄ
Ｄレベル（約１２Ｖ）ＶＢ８レベル（約−５Ｖ）の電源
が用いられるものである。したがつて上記各電位の関係
は次式（１）のようになつている。 ■Ｂ８くＶ，，〈
ＶＯＬ＜ＶＯＨ＜Ｖｃｃく■。

。・・・（１）このことから、特殊な信号のレベルは通
常のアドレス信号と区別する必要があることと相まつて
、ＶＤＤレベルに立上る信号（Ａ８，，（＃））、又は
■ＢＢレベルに立下る信号（Ａｓ，２（＃））、若しく
は高インピーダンスの信号でなければならない。かかる
特殊な信号を検知する回路の一列として第４Ｄ図又は第
４Ｅ図に示すものが考えられる。ノ第４Ｄ図はＡＳ，
ｌ又はＡＳ，２の特殊な信号を検知することができ回路
であり、ＶＤＯ電源とＶＢｌ３電源との間に抵ｔ／ＬＲ
ｌと絶縁ゲート型電界効果トランジスタ（以下ＦＥＴと
称す）Ｑ１を直列接続してなる。なお、この入力端に印
加される信号はアドレ５ス記憶回路１７にも印加されて
いる。そして、この回路に第４Ｃ図のＡｓｉｌ信号が印
加されるときはＦＥＴＱｌはＰチャンネルＦＥＴとし、
Ａｓ，２が印加されるときは、ＮチャンネルＦＥＴとす
ればよい。かかる構成によれば、Ａｓｌｌの正パルスが
印加され０るとＦＥＴＱｌはオフとなり、その出力Ａｓ
ｉはＶ。Ｄレベルになる。またＡＳ，２の負パルスが印
加された場合も同様である。この出力Ａｓｉ（■ＤＯレ
ベル）によつて、行ストローブ信号０？廃生回路を駆動
することができる。また、第４Ｅ図は上記Ａｓｉ３の状
態を検出することができる回路であり、■ＤＤ電源とＶ
Ｂ８電源との間に抵植只。

とＦＥＴＱ２を直列接続し、かつ、上言１−ＦＥＴＱ２
のゲートと電源■ＢＢ間に抵抗Ｒ３を接続する。かかる
回路によると、上記第４Ｃ図のＡＳ，３信号が印加され
た場合、その＃部分で高インピーダンス状態となるため
、抵抗Ｒ３によつてＦＥＴＱ２のゲート電位がＶ８８近
くまで引き上げられ、ＦＥＴＱ２がオフとなりその出力
Ａｓ，は■ＤＯレベルとなる。したがつて所定の検出が
できる。第５Ａ図及び第５Ｂ図は本発明のさらに他の一
例を示すものである。

第５Ａ図は上記第４Ａ図の回路をさらに改良したものあ
り、アドレス信号と特殊な信号（＃）を有する信号Ａｓ
ｉを１つのアドレス用ピン（例えばアドレスＡ。

用ピン）を介して１Ｃ内部に設けられた？？，Ｇ史発生
回路１４に印加するものである。この発生回路１４には
、上記第４Ｄ図に示したような負パルス検出回路と、遅
延回路が設けられている。第５Ｂ図は上記回路の動作説
明のためのタイミングチャートである。

同図に示すように、１本のアドレスピンに印加される信
号ＡＳｉの負パルス（例えばＶＢＢレベル）の到来時に
雨？廃生回路１４を駆動し、もつて列ストローブ信号褐
ｑを発生させる（期間ｔ１）。次に、上記信号発生回路
１４内に設けられた遅延回路により上記列ストローブ信
号巧史よりも遅延した行ストローブ信号ｄ史を発生させ
る（期間Ｔ２）。これにより、期間号〜Ｔ２の間で列選
択が、そして、期間ち〜Ｔ３の間で丁行選択が行える。
このようにすれば、従来の方式に比べて、？史とｄ？の
２本のピンが省略できるものとなる。上記第５Ａ図及び
第５Ｂ図の実施例によれば、例ストローブ酊？発生から
行ストローブｄ？発ｊ生までの期間（第５Ｂ図中ｔ１〜
ちの間）は遅延回路の設計値に基づいて一定となる。

したがつて何らかの理由により行アドレス群を遅らせな
ければならない事情が生じたときには不都合である。こ
の点を改良したのが第６Ａ図及び第６Ｂ図に示すイ実施
例のものである。すなわち、第６Ａ図はアドレス信号ん
と特殊な信号（＃）を組合せた第１の信号Ａｓｉを例え
ばアドレス信号んが印加されるピンＰ１を介して列スト
ローブ？ｑ発生回路１５に印加するとともに、他のアド
レス信号Ａ１と特殊な信号（＃）とを組合せた第２の信
号Ａｓｌを他のアドレス信号ＡェのピンＰ２を介して行
ストローブｄ？廃生回路１Ｓ６に印加するものとした。

そして、上記信号Ａｓ，ＡｓＩ″に含まれる特殊な信号
としては前述第４Ｃ図に示した正パルス，負パルス又は
高インピーダンス状態を利用するものであり、また、巧
史，Ｇ釆発生回路には上記信号を検出する手θ段（例え
ば第４Ｄ図，第４Ｅ図に示したような回路）が設けられ
ている。

第６Ｂ図は上記回路の動作説明のためのタイミングチャ
ートである。

なお、以下の動作説明ではＡｓ，，Ａｓ，″の特殊な信
号として負パルスを用いた夕場合を述べる。先ず、第１
の信号Ａｓｉが負パルスになると、この負パルスが印加
される褐？発生回路が動作し、列ストローブ渇史を発生
する。

この酊ｇにより所定の列選択がなされる（期間ｔ１〜Ｔ
２の間）。）次に第２の信号Ａｓ，″の負パルスが印加
されるとｄ史発生回路が動作し行ストローブＤｇを発生
する。このｄ？により所定の行選択がなされる（期間Ｔ
２〜Ｔ３の間）。かかる構成の実施例によれば上記第５
Ａ，Ｂ図に示した実施例の効果に加えて、第２の信号Ａ
Ｓｉ″の負パルスの到来期間を変えることによつて、列
ストローブ？？発生から行ストローブｄ史発生迄の期間
を任意に遅らせることができるため設計自由度が増すと
いう効果をも有する。第７図は、上記第６Ａ，Ｂ図に示
した信号処理方式を実際のメモリに適用した場合の具体
的実施例を示す回路図である。

図中一点鎖線で囲まれた部分２０がＩＣ内部であり、そ
の境界に存するＰ，〜Ｐｌ４が外付用ピンである。

ピンＰ１〜Ｐ７にはアドレス信号Ａ。−Ａ６が印加され
るのであるが、この実施例では特に、ピンＰ１にはアド
レス信号ＡＯと？？発生用の特殊信号を組合せた信号Ａ
ｓ［を印加し、また、ピンＰ２にはアドレス信号Ａ１と
ａ？廃生用の特殊信号とを組合せた信号Ａｓｉ″を印加
するものとした。上記信号Ａ８，はピンＰ１を介して？
否検出発生回路１５（ＲＡＳＤＥＴＥＣＴＩＯＮＣＩＲ
ＣＵＩＴ）に印加され、その出力曲？は列回路制御クロ
ック発生器６（ＲＡＳＣＬＯＣＫＧＥＮＥＲＡＴＯＲ）
に印加される。一方、上記信号ＡＪはピンＰ２を介して
ｄ否検出発生回路１６（ＣＡＳＤＥＴＥＣＴＩＯＮＣＩ
ＲＣＵＩＴ）に印加され、その出力Ｇ史は行回路制御ク
ロック発生器５（ＣＡＳＣＬＯＣＫＧＥＮＥＲＡ−′Ｉ
ＯＲ）に印加される。また、アドレス信号Ａ。−Ａ６は
アドレス信号線（ＡＤＤＲＥＳＳＢＵＳ）を介して行ア
ドレス記憶回路１（ＣＯＬＵＭＮＬＡＴＣＨ）及び列ア
ドレス記憶回路２（ＲＯＷＬＡＴＣＨ）にそれぞれ印加
される。そして、この列アドレス記憶回路１は上記列回
路制御クロック発生器５の出力によつ，て駆動されると
ともに、出力を行選択デコーダ３（ＣＯＬＵＭＮＤＥＣ
ＯＥＲ）に印加してなり、列アドレス記憶回路２は、列
回路制御クロック発生器６の出力によつて駆動されると
ともに出力を列選択デコーダ４（ＲＯＷＤＥＣＯＤＥＲ
）に印加してなる。８はメモリセルアレイ（ＳＴＯＲＡ
ＧＥＡＲＲＡＹ）であり、上記列選択デコーダ４と行選
択デコーダ３によつて所定の番地のメモリセルが選ばれ
るものとなる。

さらに、１１は読み出し，書き込み制御回路であり、制
御信号ＷＲと列回路制御クロック発生器５の出力に基づ
いて所定の信号を発生する。１０は書き込み回路（ＤＡ
ＴＡＩＮＬＡＴＣＨ）であり、上記回路１１の信号に基
づいてピンＰ９からのデータ（ＤｌＮ）をセンスアンプ
７（ＳＥＮＳＥＡＮＰＳＩ／０ＧＡＴＩＮＧ）を介して
メモリセルアレイ８内の所定のメモリセルにデータを書
き込むものである。

９は出力回路（０ＵＴＰＵＴＬＡＴＣＨＡＮＤＢＵＦＦＥＲ）であり
、上記行回路制御クロック発生器５の出力によつて駆動
され、センスアンプ７を介して所定のメモリセルの記憶
データを出力Ｄ。

ＵＴとして読み出すことができるものである。なお、上
記構成において、書き込み動作は、制御信号Ｗ日を低レ
ベルにすることによつて制御回路１１から入力回路に起
動信号（ＳＴＲＯＢＥ）を与え、入力データＤＩＮをセ
ンスアンプ７を介してメモリセルアレイ８内の確定した
番地に印加することによつて行われ（このとき、出力回
路９はクロック発生器５からの禁止信号（ＤＩＳＡＢＬ
Ｅ）によつて動作停止となつている）、読み出し動作は
、制御信号ＷＶを高レベルにすることによつてセンスア
ンプ７と出力回路９を介してメモリセル群の記憶情報を
出力Ｄ。ＵＴに取り出すことによつて行われる（このと
き、入力回路１０は制御回路１１の信号によつて動作し
ないものとされている。またた、ピンＰｌＯには負電源
ＶＢＢ，ピンＰｌｌには正電源ＶＤＤ，ピンＰｌ２には
ＴｒＬレベル電源ＶＯ。，ピンＰｌ３はＧＮＤがそれぞ
れ印加されている。第８図は上記メモリの動作説明のた
めのタイミングチャートである。

以下同図とともに動作を説明する。なお、以下の動作で
はアドレス信号Ａ。とＡ１に組合された特殊な信号とし
て負パルスの場合を対象とする。先ずアドレス信号Ａ。

印加用ピンＰ１に印加される信号Ａ８，が負パルスにな
ると掲史検出発生回路１５が動作し（期間Ｔ．）、列ス
トローブ信号褐？を発生する（期間Ｔ２）。この？？に
よりクロック発生器６が動作し、これによつて列アドレ
ス記憶回路２と列選択デコーダ４が起動し、メモリセル
アレイ８内の所定が選択される（期間Ｔ２〜Ｔ３の間）
。次にアドレス信号Ａ１印加用ピンＰ２に印加される信
号Ａｓｉ″が負パルスになるとｄ？検出発生回路１６が
動作し（期間Ｔ３）、行ストローブ信号Ｄｑを発生する
（期間Ｔ４）。このＧ？によりクロック発生器５が動作
し、これによつて行アドレス記憶回路１と行選択デコー
ダ３が起動し、メモリセルアレイ８内の所定の行のメモ
リセルが選択される（期間ζ〜Ｔ７の間）。このためメ
モリセルアレイ内の番地が指定される。さらに、読み出
し、書き込み制御信号ＷＲを低レベルにすれば、入力回
路１０が動作し、入力信号ＤＩＮＣ゛１゛又は゜゜０゛
）をセンスアンプ７を介して上記確定した番地に書き込
むことができる（期間ζ〜Ｔ６の間）。まノた、上記制
御信号Ｗ「を高レベルのままにしておけば、出力回路９
が動作し、センスアンプ７を介して得られた指定番地の
データを読み出すことができる（期間ち〜Ｔ７の間）。
以上のように本発明によればＩＣの外付ピン数夕を少な
くすることができ、大容量メモリであつてもパッケージ
の小型化実装密度の向上が図れるものとなる。

本発明はメモリに限らず、複数の外付ピンを有するＩＣ
に広く利用できるものである。

Ｏ図面の簡単な説明第１図は従来のＩＣメモリー例を示すブロック線図、第
２図はそのタイミングチャート、第３図はＡ図，第４Ａ
図，第５Ａ図，第６Ａ図はそれぞれ本発明の一実施例を
示すブロック線図、第３Ｂ図，第４Ｂ図，第５Ｂ図，第
６Ｂ図は上記実施例のタイミングチャート、第４Ｃ図は
本発明に用いられる特殊な信号の一例を示す波形図、第
４Ｄ図，第４Ｅ図は上記信号を検出する回路、第７図は
本発明の応用の一例を示すブロック線図、第８図はタイ
ミングチャートである。

１，２・・・・・アドレス記憶回路、３，４・・・・・
・デコーダ、５，６・・・・・・クロック発生器、７・
・・・・・センスアンプ、８・・・・・・メモリセルア
レイ、９・・・・・・出力回路、１０・・・・・・入力
回路、１１・・・・・・制御回路、１２・・・・遅延回
路、１３・・・・０ｑ発生回路、１４〜１６・・・・ス
トローブ信号検出発生回路、１７・・アドレスバッファ
、２０・・・・・・ＩＣ内部、Ｑｌ，Ｑ２・・・・・Ｆ
ＥＴ．．Ｒｌ〜Ｒ３・・・・・・抵抗。

Claims

【特許請求の範囲】

１第１のアドレス信号群と第２のアドレス信号群とが
複数回にわけて供給され、メモリセル群から上記第１の
アドレス信号群に従つて選択されるとともに、上記第２
のアドレス信号群に従つて選択されたメモリセルに対し
てデータの書き込みあるいは読み出しが行なわれる半導
体記憶装置において、上記第１のアドレス信号群を読み
込むタイミングを規定するタイミング信号と、上記第２
のアドレス信号群の少なくとも１つのアドレス信号の変
化とにもとずいて、上記メモリセル群から第２のアドレ
ス信号群に従つたメモリセルを選択する動作において必
要とされる内部タイミング信号が形成されることを特徴
とする半導体記憶装置。