JP2674550B2 - 不揮発性メモリの読出しタイミング方法及び回路 - Google Patents

不揮発性メモリの読出しタイミング方法及び回路

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JP2674550B2
JP2674550B2 JP4796295A JP4796295A JP2674550B2 JP 2674550 B2 JP2674550 B2 JP 2674550B2 JP 4796295 A JP4796295 A JP 4796295A JP 4796295 A JP4796295 A JP 4796295A JP 2674550 B2 JP2674550 B2 JP 2674550B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリの読出
しタイミング方法及び回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】公知の
ように、メモリに対しての、フレキシブル性、低消費電
力性及び耐ノイズ性についての要求が高まってきてい
る。これらの要求特性を同時に満足させることは、極め
て難しく、各１つの特性のみを他の特性を犠牲にして得
ることができる。このように同時に達成できないこれら
特性間のかね合いが避けられないので、技術的な製造に
関する効果性及び全ての用途に対して適切な万能の解決
を図ることの不可能性について注目すべきである。
【０００３】例えばタイマは消費電力を低減する点で有
効であるが、常に固定であり、スタティックアーキテク
チャによればより良好に満たされるある種の避けられな
い技術的変化にはほとんど応答しない。
【０００４】さらに、タイミングアーキテクチャは、あ
る種のノイズ、電力消費及び速度の問題を解決するが、
ある線が低速度で定常状態となるような状況に制限され
てしまう。
【０００５】非常に多数の付加的な要因（例えば、低速
度のロケーション、部品特性のシフト、ローカルな一様
でない動作）がさらに存在しており、これらによって、
メモリの適切な信頼性を保証するためには特別の測定が
必要となる。
【０００６】本発明の目的は、それが含む特定の状況を
考慮に入れかつ互いに対立する要求が存在するにもかか
わらず、メモリの最適な能力を引き出すタイマを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、特許請
求の範囲の請求項１及び５にそれぞれ記載した不揮発性
メモリの読出しタイミング方法及び回路が提供される。
【０００８】即ち、本発明は、出力素子と、バッファユ
ニットと、出力素子と同じ伝搬時間を提供する出力類似
ユニットとを少なくとも備えた不揮発性メモリの読出し
タイミング方法に関する。特に本発明によれば、読出し
イネーブル信号を発生するステップと、この読出しイネ
ーブル信号を受け取ると、所定の調整可能な期間のプリ
チャージ段階をイネーブルにするステップと、プリチャ
ージ段階の終了時点で評価段階をイネーブルにするステ
ップと、評価段階をイネーブルとした後の所定の調整可
能な期間、データシミュレート信号を発生するステップ
と、このシミュレート信号の出力類似ユニット内の伝搬
をイネーブルにし、同時にバッファユニットから出力回
路へのデータローディングをイネーブルにし、かつバッ
ファユニットの切り替わりをディスエーブルにするステ
ップと、シミュレート信号の伝搬を検出すると、切り替
わりをディスエーブルにする上述のステップを阻止する
ステップと、所定の調整可能な遅延の後、ローディング
段階を阻止するステップと、ロード信号のディスエーブ
ルに続いて不揮発性メモリをリセットするステップとを
備えた不揮発性メモリの読出しタイミング方法が提供さ
れる。
【０００９】さらに本発明は、出力素子とバッファユニ
ットとを少なくとも備えた不揮発性メモリ用の読出しタ
イミング回路に関している。この回路は、読出しイネー
ブル信号を発生する読出しイネーブル手段と、この読出
しイネーブル信号によってイネーブルにされるプリチャ
ージイネーブル手段と、検出イネーブル信号を発生する
検出イネーブル手段とを備えている。特に本発明によれ
ば、読出しイネーブル信号を受け取った後、所定の調整
可能な期間経過後、プリチャージイネーブル手段をディ
スエーブルにしかつ検出イネーブル手段をイネーブルに
する期間修正手段と、検出イネーブル手段によってイネ
ーブルにされ、検出イネーブル信号を受け取った後、所
定の調整可能な期間経過後、データシミュレート信号を
発生するシミュレート発生手段と、出力素子と同じ伝搬
時間を有し、シミュレート発生手段に接続された出力類
似回路と、データバッファユニットに接続されており、
このデータバッファユニットの切り替わりを阻止するデ
ータ阻止手段と、データシミュレート信号を出力類似回
路内で伝搬させることと、データバッファユニットから
データを出力回路へロードすることと、データバッファ
ユニットをディスエーブルにすることとを同時に行う、
出力類似回路、出力素子及びデータ阻止手段用の同時イ
ネーブル手段と、出力類似回路に接続されており、同時
イネーブル手段用のディスエーブル信号を発生する伝搬
検出手段と、出力回路用の拡張されたロード信号を発生
するロード拡張手段と、ロード拡張手段を選択的にイネ
ーブルにする選択的イネーブル手段と、回路リセット手
段とを備えた不揮発性メモリの読出しタイミング回路が
提供される。
【００１０】実際に本発明によれば、切り替わりエッジ
でイネーブルとなり、プログラム可能でかつノイズに対
して保護されている、種々のポイントでベーシック信号
及びサイクル時間を調整するフレキシブルなアーキテク
チャが提供される。
【００１１】
【実施例】本発明によるこれに限定されない好ましい実
施例が、添付図面を参照した一例として以下に説明され
るであろう。
【００１２】図１は本発明によるタイミング回路の一実
施例を示しており、同図において参照番号１は好ましく
はフラッシュタイプであり概略的に表わされている不揮
発性メモリ１００のタイミング回路の構成部分を示して
いる。ただし、同図には、回路１によってタイミング制
御される複数の部分のみが示されている。より特定的に
は、図１は、メモリ１００の、外部アドレスバス１０
１、アドレスバッファユニット１０２、内部アドレスバ
ス１０３、メモリセルアレイ１０４、増幅ユニット１０
５、データバッファユニット１０６、データバス１０
７、及び出力回路１０８を示している。
【００１３】アドレスバッファユニット１０２は、複数
のバッファから構成されており、外部アドレスバス１０
１に入力接続されかつ内部アドレスバス１０３に出力接
続されている。ユニット１０２は、複数の線で構成され
るアドレスフィードバックバス１０９によってフィード
バック制御されている。単一の制御信号によって制御さ
れる複数のスイッチがこれら複数の線に沿って設けられ
ており、そのスイッチの１つのみが、ノイズ抑圧信号Ｎ
を供給する線１１１に接続されたゲートを有するＮ−チ
ャネルトランジスタ１１０の形で示されている。線１０
９によるフィードバックは、ユニット１０２のバッファ
に格納されているデータを前の値に「固定（凍結）」す
ることにより、出力バス１０３上のノイズで切り替わる
こと又はバス１０１上のノイズで切り替わることを防止
する。内部アドレスバス１０３は、アドレス符号化セク
ション（図示なし）と以下に説明する非同期信号ＡＴＤ
を発生する論理ユニット１０とに接続されている。
【００１４】セルアレイ１０４と増幅ユニット１０５と
はバス１１５によって接続されており、ユニット１０５
（複数のセンス増幅器で構成されている）とデータバッ
ファユニット１０６とはバス１１６によって接続されて
おり、ユニット１０６（複数のバッファで構成されてい
る）はこれも複数の線で構成されるデータフィードバッ
クバス１１７によってフィードバック制御されている。
単一の制御信号によって制御される複数のスイッチがこ
れら複数の線に沿って設けられており、そのスイッチの
１つのみが、線１１１に接続された制御入力を有するス
イッチ１１８として示されている。線１０９の場合と同
様に、フィードバック線１１７は、スイッチ１１８が閉
じている限りかつ出力ユニット１０８の切り替えにより
データバス１０７上に発生するいかなるノイズにも無関
係に、ユニット１０６の出力バッファに格納されている
データを遮断し、ユニット１０６のバッファ出力によ
り、ユニット１０５のセンス増幅器出力に対して非常に
高いインピーダンスを提供する。
【００１５】これも複数の線から構成されるデータバス
１０７は、単一の信号によって制御される複数のスイッ
チを提供し、そのうちの１つが１２０として示されてい
る。スイッチ１２０の制御端子は、ロード信号Ｌを供給
する線１２２に接続されており、データをローディング
するための時間を除いて通常はデータバス１０７を遮断
する。
【００１６】出力ユニット１０８は複数の出力回路で構
成されており、各々の回路が２つの入力１２３及び１２
４を備えている。各入力１２３はデータバス１０７のそ
れぞれの線に接続されており、入力１２４は共通イネー
ブル信号ＯＥを供給するイネーブル線に全て接続されて
いる。これら出力回路は、通常は、公知のラッチ回路
（図示なし）で構成される。各出力回路に関して、出力
ユニット１０８は、２つのトランジスタ１２７及び１２
８のゲート端子にそれぞれ接続された２つの出力１２５
及び１２６を備えている。Ｐ−チャネルトランジスタ１
２７は、供給電源（ＶDD）に接続されたソース端子と出
力ノード１２９に接続されたドレイン端子とを備えてい
る。このノード１２９には、ソース端子が接地されたＮ
−チャネルトランジスタ１２８のドレイン端子も接続さ
れている。
【００１７】回路１は、基本的には、タイミング回路１
を非同期にイネーブルするためのパルス信号ＡＴＤを発
生するセクション２と、アレイ１０４のメモリセルの読
出しをイネーブルとするためのセクション３と、アレイ
１０４からのデータの読出し及びユニット１０６へのデ
ータ供給を制御するための等化（又はプリチャージ）信
号ＰＣ及び検出信号ＤＥＴを発生するセクション４と、
ノイズ抑圧信号Ｎを発生するセクション５と、ロード信
号Ｌを発生するセクション６と、回路をリセットするた
めのＥＮＤ信号を発生するセクション７とを備えてい
る。
【００１８】セクション２は、内部アドレスバス１０３
上のアドレスの変化を検出し、線１１に沿って供給され
るパルス信号ＡＴＤを発生する論理ユニット１０を備え
ている。
【００１９】セクション３は、フリップフロップ１２
と、バッファ１３と、ＯＲ回路１４とを備えている。フ
リップフロップ１２は、線１１に接続されたセット入力
Ｓと、ＥＮＤパルス信号を供給する線１５に接続された
リセット入力Ｒと、ＯＲ回路１４の第１の入力に接続さ
れた出力Ｑとを有している。バッファ１３は、メモリ１
００によって供給されるスタティック読出し制御信号Ｓ
Ａの印加される入力１６と、ＯＲ回路１４の第２の入力
に接続された出力とを有している。ＯＲ回路１４の出力
（信号ＳＡＥＮを供給する）は、増幅ユニット１０５の
イネーブル入力に接続されている。
【００２０】セクション４は、３つのメモリ素子２０、
２１及び２２を備えている。これら素子の内容は、デバ
ッグ段階で定められるメモリ１００の特別の特性に従っ
て、遅い又は速いタイミング、短い又は長いプリチャー
ジ（若しくは等化）段階、及び短い又は長い検出段階を
それぞれ決定する２つの論理状態のみであると想定され
る。メモリ素子２０〜２２の出力は、２つの調整可能な
非対称遅延ユニット２３、２４に接続されている。本出
願人によって出願された特許出願「プログラム可能メモ
リの内部タイミング方法及び回路」に詳しく記載されて
いるように、これらユニット２３及び２４は、共に、直
列接続されており、かつプリチャージ及び検出段階の期
間並びにトータルタイミングをあらかじめ決定するべく
メモリ素子２０〜２２から供給される信号によって制御
されるスイッチを設けた線によってバイパス可能である
複数の非対称基本遅延段によって構成されている。
【００２１】より特定的には、遅延ユニット２３は、Ａ
ＮＤゲート２５の出力に接続されたイネーブル入力を有
している。このＡＮＤゲート２５は、フリップフロップ
１２の出力Ｑに接続されている第１の入力と、インバー
タ２６を介して線１１に接続されている第２の入力とを
有している。遅延ユニット２３は、信号ＡＴＤのリーデ
ィングエッジを受け取った時点から前述したように（図
２も参照のこと）メモリ素子２０及び２２の内容に応じ
た遅延時間の後にハイレベルに切り替わる通常はローレ
ベルの信号を出力する。遅延ユニット２３の出力は、Ｎ
ＯＲゲート２７の第１の入力に接続されている。このＮ
ＯＲゲート２７の第２の入力は、フリップフロップ１２
の出力ＱＮに接続されている。ＮＯＲゲート２７の出力
（信号ＰＣを供給する）は、他のＮＯＲゲート２８の第
１の入力に接続されている。このＮＯＲゲート２８の第
２の入力もフリップフロップ１２の出力ＱＮに接続され
ている。ＮＯＲゲート２８の出力（信号ＤＥＴを供給す
る）は、非対称遅延ユニット２４のイネーブル入力に接
続されている。遅延ユニット２４は、信号ＤＥＴのリー
ディングエッジを受け取った時点からメモリ素子２０及
び２１の内容によって定まる遅延時間の後にハイレベル
に切り替わる通常はローのデータシミュレート信号ＳＰ
を出力する。
【００２２】遅延ユニット２４の出力は、ノード３０
と、制御されるスイッチ３１を介して出力類似回路３３
の第１の入力３２とに接続されている。出力類似回路３
３は、インバータ３５を介してノード３０に接続されて
いる第２の入力３４を有している。出力類似回路３３
は、ユニット１０８の出力回路と同じ伝搬遅延を正確に
再生するようにこれと同じ構造を有しており、ユニット
１０８の出力回路と同様にトランジスタ３９及び４０並
びにＮＡＮＤゲート３８の入力にそれぞれ接続された２
つの出力を有している。Ｐ−チャネルトランジスタ３９
のドレイン端子とソース端子とは、短絡されておりかつ
供給線ＶDDされている。一方、トランジスタ４０のドレ
イン端子とソース端子とは、短絡されておりかつ接地さ
れている。トランジスタ３９及び４０は、同じキャパシ
タンスを再現するようにトランジスタ１２７及び１２８
と同じ幾何学的形状を有している。
【００２３】ＮＡＮＤゲート３８の出力（信号ＥＰを供
給する）は、ＡＮＤゲート４２の第１の入力に接続され
たノード４１に接続されている。このＡＮＤゲート４２
は、構成要素３１〜４０と共に、信号Ｎを発生するセク
ション５を構成している。ＡＮＤゲート４２は、さら
に、ノード３０に接続された第２の入力と、ノイズ抑圧
信号Ｎを供給する線１１１に接続された出力とを有して
いる。
【００２４】ノード４１は、さらに、４入力ＡＮＤゲー
ト４５の１つの入力に及び３入力ＡＮＤゲート４６の１
つの入力に接続されている。これらＡＮＤゲートは共に
ロード信号を発生するセクション６の一部を構成してい
る。ゲート４５及び４６は、共にノード３０に接続され
た第２の入力と、セット入力Ｓ及びリセット入力Ｒを具
備するフリップフロップ４７の出力（信号ＱＦＦを供給
する）に接続された第３の入力とを有している。
【００２５】ＡＮＤゲート４５の第４の入力は、１つの
入力（信号ＣＮＴが供給されている）を有しておりその
出力に拡張ディスエーブル信号ＳＥを発生させる拡張イ
ネーブルブロック４８の出力に接続されている。この信
号ＳＥは、その論理値が信号ＣＮＴによって定まり、ロ
ードパルスの拡張をディスエーブル又はイネーブルす
る。ＡＮＤゲート４５の出力は、ＯＲゲート４９の第１
の入力に接続されている。ＯＲゲート４９の出力は、パ
ルス持続時間拡張ブロック５１の入力５０に接続されて
いる。ブロック５１は、基本的には、その出力に拡張さ
れたパルス信号ＳＴＰを発生する切り替えエッジ単遅延
単安定回路からなっている。この信号ＳＴＰは、その入
力５０でブロック５１が信号ＣＰのリーディングエッジ
を検出するとハイレベルに切り替わり、入力５０の信号
ＣＰがローに変わるとメモリ１００の特性に調整可能な
所定の遅延の後にローレベルに切り替わる。
【００２６】ブロック５１の出力５２及びＡＮＤゲート
４６の出力（パルス信号ＳＬを供給する）は、ＯＲゲー
ト５５の入力に接続されており、このＯＲゲート５５の
出力（信号ＯＰを供給する）はＡＮＤゲート５６の第１
の入力に接続されている。ＡＮＤゲート５６は、ＡＮＤ
ゲート５９の出力に接続された入力を有するタイミング
イネーブルブロック５８の出力５７に接続された第２の
入力を有している。ＡＮＤゲート５９は、スタンバイ信
号ＳＢが供給されるインバータ６３の出力に接続された
第１の入力と、タイミングイネーブル信号ＲＣが供給さ
れる第２の入力とを有している。ＡＮＤゲート５６は、
イネーブル信号ＥＮが供給される入力６２を備えた出力
イネーブルブロック６１の出力６０に接続された第３の
入力を有している。ＡＮＤゲート５６は、線１２２に沿
って供給されるロード信号Ｌを発生する。ＯＲゲート５
５の出力は、ブロック５８の出力５７に接続された第２
の入力と、単安定回路６５に接続された出力とを有する
ＡＮＤゲート６４の第１の入力に接続されている。この
単安定回路６５は、その出力が線１５に接続されてお
り、ＡＮＤゲート６４からの出力信号のトレーリングエ
ッジを検出するとＥＮＤパルス信号を発生する。ブロッ
ク５８は、メモリ１００から要求されていないときには
タイミング信号を阻止するために設けられている。ブロ
ック６１は、ある特定の動作モード又はテストモードの
際に他の全てのタイミング機能をイネーブルに維持しつ
つ同時に出力回路へのデータのローディングをディスエ
ーブルとするために設けられている。
【００２７】ブロック５１の出力は、さらに、インバー
タ６７を介してフリップフロップ４７の入力Ｓに接続さ
れている。フリップフロップ４７の入力Ｒは、回路１の
入力ノード６８（スタンバイ信号ＳＢを供給する）に接
続されている。ノード６８は、さらに、レベル検出器７
０に接続された第２の入力とスタティック論理強制ブロ
ック７２に接続された第３の入力とを有するＯＲゲート
６９の第１の入力に接続されている。レベル検出器７０
は、主に、供給電圧に関連しておりブロック７３で発生
する電圧ＶINが供給される閾値コンパレータを備えてい
る。ブロック７３の入力には、スタンバイ信号ＳＢが供
給される。定常状態モード（スタンバイ信号がローレベ
ル）においては、電圧ＶINはレベル検出器７０の閾値よ
り上の所定値となっており、従ってレベル検出器７０は
その出力にロー論理レベルの信号ＬＬを発生させる。Ｓ
Ｂ信号がハイに切り替わると、電圧ＶINはレベル検出器
７０の閾値より下がり、その出力信号ＬＬはハイに切り
替わる。スタンバイ信号ＳＢが再度ロー論理レベルに切
り替わった場合、発生器７３のイナーシャによって電圧
ＶINが定常状態値には直ちに戻らないので、信号ＬＬは
ハイレベルのままに留まり電圧ＶINが再びレベル検出器
７０の閾値より上がったときにのみローレベルに切り替
わる。
【００２８】スタティック論理強制ブロック７２は、ス
タティック動作モード（例えばテスト時）にセットする
ための信号ＳＣを供給する入力ノード７４に接続されて
いる。ＯＲゲート６９の出力（スタティック動作制御信
号ＳＰＰを供給する）は、ＯＲゲート４９の第２の入力
に接続されている。
【００２９】回路１において、信号ＯＥ、ＳＡ、ＳＢ、
ＳＣ、ＣＮＴ、ＥＮ、ＲＣ、及び電圧ＶINは、メモリ１
００によって供給される。
【００３０】以下、このタイミング回路の動作につい
て、図２をも参照して説明する。
【００３１】説明の前に、回路がロードパルスの拡張が
ない定常状態の動作モードにあり、信号ＳＡ、ＣＮＴ、
ＳＢ及びＳＣがロー論理レベルであり、信号ＯＥ、Ｅ
Ｎ、ＲＣ及びＱＦＦがハイ論理レベルであり、ＶINが所
定の閾値より上であり、従ってスタティック動作モード
は起動しておらず、ユニット２３及び２４によって生じ
る（ヒューズ２０〜２１によってセットされる）遅延は
最小であると仮定する。このような状況は図２に実線で
示されている。読出し段階を開始する前は、信号ＡＴ
Ｄ、ＳＡＥＮ、ＰＣ、ＤＥＴ、ＳＰ、Ｎ、ＳＬ、ＳＰ
Ｐ、ＣＰ、ＳＴＰ、Ｌ及びＥＮＤはローレベルであり、
信号ＥＰ及びＱＦＦはハイレベルである。
【００３２】アドレスバス線１０１及び１０３上のアド
レスが、時点ｔ0 で切り替えを開始すると仮定する。こ
れは論理ユニット１０によって検出され、この論理ユニ
ット１０は信号ＡＴＤをハイレベルに切り替える。この
ハイレベルは最後のアドレスが切り替えられるまで維持
される。ＡＴＤのローレベルからハイレベルへの切り替
わりによってフリップフロップ１２の出力Ｑが切り替わ
って信号ＳＡＥＮがハイレベル（センス増幅器１０５を
イネーブルとする）となる。同時に、フリップフロップ
１２の出力ＱＮがローレベルに切り替わって信号ＰＣが
ハイレベルに切り替わる（遅延回路２３の出力はローレ
ベルのままである）。このため、信号ＤＥＴはローレベ
ルに維持される。この段階においては、従って、信号Ｐ
Ｃがアレイ１００のプリチャージ段階をイネーブルと
し、アレイ１０４及びユニット１０５は読出しの準備を
行う。なお、ＡＮＤゲート２５の出力は、インバータ２
６の出力がローレベルであるため、ローレベルに維持さ
れる。
【００３３】信号ＡＴＤがローレベルに戻ると、ＡＮＤ
ゲート２５の出力がハイレベルに切り替えられ、その切
り替わりエッジがユニット２３へ転送される。これによ
り、ユニット２３の出力は所定の遅延時間（メモリ素子
２０及び２２のセッティングに応じる）を経てハイレベ
ルに切り替わる。ユニット２３の出力が切り替わると直
ちに、信号ＰＣはローレベルに戻り（図２で実線によっ
て示されているように、時点ｔ1 ）、信号ＤＥＴがハイ
レベルに切り替わり（これも実線で示されている）、そ
の結果、プリチャージ段階が終了してアレイ１００の検
出段階が開始される。この検出段階では、センス増幅器
によって検出されたメモリセルアレイ１０４の内容はデ
ータバッファ１０６へ供給される。
【００３４】メモリ素子２０及び２１のセッティングに
応じた遅延時間を経た後、遅延回路２４の出力も切り替
わり、これにより信号ＳＰがハイレベルに切り替わる
（実線、時点ｔ2 ）。
【００３５】その結果、２つの「１」が供給されること
によりＡＮＤゲート４２が切り替わり、信号Ｎがハイレ
ベルに切り替わってスイッチ３１、１１０及び１１８が
閉じる。また、ＡＮＤゲート４６も切り替わり、短いロ
ード信号ＳＬがハイレベルに切り替わる。ロードパルス
の拡張がディスエーブルであるため（ＡＮＤゲート４５
の出力がローレベル、従って信号ＣＰがローレベル）、
信号ＳＴＰはローレベルのままである。しかしながら、
ＯＲゲート５５の出力はハイレベルに切り替わり、同様
にＡＮＤゲート５６からの出力信号Ｌがハイレベルに切
り替わるので、スイッチ１２０が閉じて以下に説明する
ローディング段階が開始される。
【００３６】スイッチ３１が閉じることによってシミュ
レート信号ＳＰが出力類似回路３３の入力３２に供給さ
れ、スイッチ１１８が閉じることによってユニット１０
６の出力バッファの望ましくない切り替わりが遮断され
防止される。同時に、ユニット１０６の出力バッファ内
のデータは、このように切り替わった出力回路（ユニッ
ト１０８内での伝搬を開始する。既に述べたように、こ
の段階では出力バッファ１０６が切り替わりが阻止され
ているので、この種の切り替えによって生じるノイズ
（出力回路のキャパシタンス要素のチャージ及びディス
チャージによる高い電流を含んでいおり、従って増幅器
１０５の電圧レベルを変化させるかもしれない）がデー
タにダメージを与えることが防止される。同様に、バッ
ファユニット１０２内のアドレスも固定（凍結）され
る。
【００３７】シミュレート信号ＳＰは、出力回路１０８
へのデータと同様にかつ同時に出力類似回路３３へ転送
され、転送が終了した時点で出力類似回路３３の出力が
ハイレベルに切り替わる。これにより、ＡＮＤゲート４
２及び４６が切り替わるように、信号ＥＰがローレベル
に切り替わる（実線、時点ｔ3 ）。これにより、信号Ｎ
が再びローレベルに切り替わり、スイッチ３１、１１０
及び１１８を開成させる。ロード信号Ｌもローレベルに
切り替わり、この場合、既に述べたように拡張はディス
エーブルでありかつＳＴＰはローレベルである。これに
より、スイッチ１２０も開成されてデータローディング
段階が終了する。従って、このデータローディング段階
は、出力回路１０８内でデータが伝搬するに必要な期間
だけ正確に続くこととなる。
【００３８】信号Ｌのハイレベルからローレベルへの切
り替わりと同時に、単安定回路６５はトレーリングエッ
ジを受け取りパルス信号ＥＮＤを発生する。この信号Ｅ
ＮＤは、短時間だけハイレベルに切り替わりフリップフ
ロップ１２をリセットして切り替える。フリップフロッ
プ１２の出力Ｑは、急速にローレベルに切り替わり、そ
の結果、信号ＳＡＥＮ及びＡＮＤゲート２５の出力がロ
ーレベルに切り替わる。これにより、信号の読出し中は
オンに保たれていたユニット１０５のセンス増幅器は、
電力消費を少なくするためにディスエーブルとなる。遅
延ブロック２３は、非対称であることによって迅速にリ
セットされる。フリップフロップ１２の出力ＱＮがハイ
レベルに切り替わるため、信号ＤＥＴ及びＳＰもローレ
ベルに切り替わる。信号ＳＰの切り替わりによって出力
類似回路３３が急速にリセットされる。この回路３３
は、時点ｔ4 において、その出力をローレベルに切り替
え、これによって回路３８を切り替えて信号ＥＰを初期
状態に復帰すべくハイレベルに切り替える。
【００３９】ブロック２３及び２４が非対称であること
により、前のＡＴＤパルスの直後の（又は少なくともＥ
ＮＤパルスが発生する前の）ＡＴＤパルスのリーディン
グエッジが、インバータ２６及びＡＮＤゲート２５を介
して遅延線（ブロック２３、２４）を直ちにリセット
し、これにより進行中のいかなる転送も取り消して初期
状態に復帰し（ブロック２３の出力は、既にハイレベル
であれば直ちにローレベルに切り替えられ、これによっ
てＰＣが直ちにハイレベルに、ＤＥＴ及び多分ＳＰもロ
ーレベルに切り替えられる）、プリチャージ及び等化
（又は検出）段階を最初から開始し、その結果、データ
シミュレート信号ＳＰの発生を伴う、最後のＡＴＤパル
スからの複数の遅延が常に同一となされることに注目す
べきである。
【００４０】上述した動作は、アドレスの切り替えが検
出されかつ論理ユニット１０がＡＴＤ信号パルスを発生
したときはいつでも繰り返され、信号ＣＮＴがローレベ
ルでスタティックではない限りスタンバイ又は低電力動
作状態が提供される。
【００４１】図２は、ユニット２３のより長い遅延のセ
ッティング及びユニット２４の最小の遅延のセッティン
グにおけるタイミングをも示している。比較するため
に、上述した速いタイミングの上に遅いタイミングが破
線で示されている。この例では、ＰＣは、前述したもの
に比してある遅延を伴ってゼロに切り替わり、その結
果、他の信号の切り替わりに相応した遅延が生じる。同
様に、アレイ１０４のほとんどの要素が読出されること
を保証する最小の遅延をセットするように、そのメモリ
アレイ１０４の速度特性に応じてサイクル全体の期間と
共にプリチャージ及び検出段階の期間を変化させるべ
く、ＰＣのトレーリングエッジを受け取ってからユニッ
ト２４が切り替わるまでの遅延が増大されるかもしれな
い。
【００４２】一方、ロード信号の拡張がイネーブルとな
ると、出力回路ユニット１０８へのデータローディング
は、以下に述べるように、信号Ｎのパルスの終端の後に
も継続する。
【００４３】時点ｔ5 で信号ＣＮＴがハイレベルに切り
替わると仮定する。この場合にも、前と同様に、パルス
ＡＴＤが発生したときに（時点ｔ6 ）、ＳＡＥＮ及びＰ
Ｃは直ちにハイレベルに切り替わる。所定の遅延を経た
後（時点ｔ7 ）、ＰＣは再びローレベルに切り替わり、
ＤＥＴはハイレベルに切り替わる。次いで、時点ｔ8に
おいて、信号ＳＰ、Ｎ及びＳＬがハイレベルに切り替わ
る。この場合、信号ＳＥがハイレベルであるため、信号
ＣＰ、ＳＴＰ、ＯＰ及びＬがハイレベルに切り替わるよ
うにＡＮＤゲート４５の出力も切り替わる。
【００４４】その結果、スイッチ３１、１１０、１１８
及び１２９が閉成し、データシミュレート信号が出力類
似回路３３内の伝搬を開始しかつデータが出力回路１０
８内の伝搬を開始する。同時に、アドレスバッファ１０
２及び出力バッファ１０６内のデータが固定（凍結）さ
れる。
【００４５】前の場合と同様に、回路３３及びＮＡＮＤ
ゲート３８の出力の切り替わりによって、信号ＥＰがロ
ーレベルに切り替わると共にスイッチ３１、１１０及び
１１８を開成するべく信号Ｎ、ＳＬ及びＣＰのパルスを
終端させる（時点ｔ9 ）。しかしながらこの場合、ブロ
ック５１によって定められる期間は信号ＳＴＰがハイレ
ベルに保たれるため、信号Ｌはハイレベルのままであり
スイッチ１２０は閉じている。このため、アレイ１０４
の対応する素子の遅延に基づいており、他の多くのもの
より後に切り替えられたセンス増幅器によって供給され
たいかなる遅延データもユニット１０６の出力バッファ
によってユニット１０８の対応する出力回路へロードさ
れ得る。
【００４６】時点ｔ10において、信号ＳＴＰ及びＬもロ
ーレベルに切り替わり、これによりスイッチ１２０が開
成され出力回路がバッファユニット１０６から分離され
る。前の場合と同様に、信号ＳＴＰのハイレベルからロ
ーレベルへの切り替えにより、ＡＮＤゲート６４の出力
も同様に切り替わる。これにより、単安定回路６５がイ
ネーブルとなってフリップフロップ１２をリセットする
ＥＮＤ信号パルスが発生する。フリップフロップ１２の
出力Ｑ及びＱＮはそれぞれ低レベル及びハイレベルに切
り替わり、これにより信号ＳＡＥＮ、ＤＥＴ及びＳＰが
ローレベルに切り替わる。時点ｔ11において、信号ＥＰ
はハイレベルに切り替えられ、これによって回路１がリ
セット状態に復帰される。
【００４７】信号ＳＢがローレベルに保たれている限
り、上述した動作が繰り返される。ここで、時点ｔ12に
おいて、メモリ１００がスタンバイ状態に切り替わった
と仮定する。ＳＢの切り替わりによってフリップフロッ
プ４７がリセットされ、その出力信号ＱＦＦはローレベ
ルに切り替わり、ＡＮＤゲート４５及び４６がディスエ
ーブルとなり、スタティック動作信号ＳＰＰがハイレベ
ルに切り替わる。これによりＣＰがハイレベルに切り替
わり、同様にＳＴＰもハイレベルに切り替わる。ＳＢの
切り替わりは、インバータ６３の出力もローレベルに切
り替え、その結果、ＡＮＤゲート５９の出力もローレベ
ルに切り替わる。これにより、Ｌがローレベルに維持さ
れるようにタイミングディスエーブルとなる（ブロック
５８の出力５７がローレベル信号となる）。この段階に
おいては、ＳＢの切り替わりに基づく電圧ＶINの低下に
より、信号ＬＬはハイレベルに切り替わる。
【００４８】上述した状態は、信号ＳＢがハイレベルに
維持されている限り継続される。信号ＳＢがローレベル
に切り替わると（時点ｔ13）、インバータ６３及びＡＮ
Ｄゲート５９の切り替わりによって信号Ｌがハイレベル
に切り替わり、スタティックモードでの読出しが許可さ
れる。しかしながら、回路の残りの部分は変化せず、既
に述べたように、ＶINが定常状態に達するのに多少の時
間を要しその間ＬＬはハイレベルに維持される。この状
態においては、たとえパルスＡＴＤが生じても（時点ｔ
14）、セクション６の発生するロード信号は以下に述べ
るようにスタティックモードに維持される。実際に、パ
ルスＡＴＤが発生すると、セクション２〜５に関する上
述した一連の段階が行われる。即ち、時点ｔ14において
ＳＡＥＮ及びＰＣがハイレベルに切り替わり、時点ｔ15
においてＰＣがローレベルに切り替わると共にＤＥＴが
ハイレベルに切り替わり、時点ｔ16においてＳＰ及びＮ
がハイレベルに切り替わってゲート４５及び４６が切り
替わらないようにディスエーブルとなり（ＳＬがローレ
ベルに維持）かつＬがハイレベルに維持され、時点ｔ17
においてセクション６の状態を変化させることなくＥＰ
及びＮがローレベルに切り替わる。
【００４９】ここで、時点ｔ18において、制御されてい
る電圧ＶINが再び所定の閾値を越えて、ＬＬ、ＳＰＰ及
びＣＰがローレベルに切り替わったと仮定する。この状
態においては、その前のクリティカル状態にもかかわら
ず正しいデータ獲得が保証される充分に長い読出しを可
能とするように、ロード信号はハイレベルに維持され
る。所定の遅延を経た後（時点ｔ19）、信号ＳＴＰがロ
ーレベルに切り替わり、これにより信号Ｌもローレベル
に切り替わって、フリップフロップ１２及びセクション
３〜５をリセットしかつＳＡＥＮ、ＤＥＴ、ＳＰ及びＥ
Ｐを切り替えるべく単安定回路６５がパルスＥＮＤを発
生する。信号ＳＴＰの切り替わりは、フリップフロップ
４７をもセットしかつゲート４５及び４６を再びイネー
ブルとして、スタティック動作段階を終了させ回路を上
述した通常動作モード（時点ｔ6 〜ｔ11）に復帰させ
る。
【００５０】メモリ１００又はこれに接続された他のデ
バイスが要求する場合（例えば、テストやレジスタ又は
メモリの他の部分からのデータのチェック等の特別の機
能）には、入力７４における信号ＳＣによって同じスタ
ティック動作がイネーブルとなる。いかなる理由があっ
ても、電圧ＶINが低下（所定の閾値未満）した場合には
読出しエラーとなるであろう。
【００５１】タイミング制御がディスエーブルとされた
場合（信号ＲＣがローレベル）、ＡＮＤゲート５９従っ
てブロック５８の出力がローレベルでありＡＮＤゲート
５６及び６４がディスエーブルとされる。タイミング制
御の終了時点でリセット信号が発生しないので、回路１
全体が実際にディスエーブルとなる。一方、信号ＥＮ
は、既に述べたように、出力１２９へのデータのローデ
ィングをイネーブルとする。
【００５２】以上述べた回路は、種々のポイントでベー
シック信号及びサイクル時間を調整することによって、
技術的な相違、低速度という状況又はローカルな問題を
も全て考慮に入れたタイミングアーキテクチャ（さら
に、消費電力及びノイズの本質的な減少、並びに高速
度）が得られる。より特定的には、本発明は、大部分の
素子で要求される時間を考慮にいれてメモリアレイとセ
ンス増幅器との間のデータ読出し及びローディング時間
を調整する回路及び方法を提供するものである。ロード
パルスの持続時間を調整する可能性により、プリチャー
ジ時間特に評価時間の過度の増加（これはノイズの受け
入れることのできない増大化を招く）又は低速の素子の
破棄をもたらすことなく、従って冗長な素子の必要性を
低減させつつ、非常に低速の全ての素子を救済すること
ができる。大部分のデータの外部ローディングの間デー
タ及びアドレスを固定（凍結）することによって、ノイ
ズの主たる発生源を効果的に除去し、メモリの信頼性の
高い動作を保証することができる。拡張されたロード信
号を発生することによる固定（凍結）後のあらゆる低速
データのローディングは、この段階で切り替えられる出
力が非常に少ないため、重大な影響を与えるノイズを含
まない。さらに、出力類似回路によって、固定（凍結）
段階とローディング段階の少なくとも最初の部分とがで
きるだけ短い持続時間となるようにセットされるので、
大部分のメモリ素子のデータを出力素子に完全にロード
することを保証しつつ、メモリの特性に合った最大サイ
クル速度を提供することができる。ここで述べたアーキ
テクチャは、必要であれば（例えば、回路の状態が明確
に知られていない場合）、スタティックモードで動作す
ることができる。
【００５３】本発明の範囲から逸脱することなく、以上
述べかつ図に示した方法及び回路について、変更、修正
ができることは明らかである。
【図面の簡単な説明】
【図１】本発明によるタイミング回路の一実施例を示す
ブロック図である。
【図２】図１の回路における種々の信号のタイムチャー
トである。
【符号の説明】
１ タイミング回路 ２、３、４、５、６、７ セクション １０ 論理ユニット １１、１５、１１１、１２２ 線 １２、４７ フリップフロップ １３ バッファ １４、４９、５５、６９ ＯＲゲート １６、３２、３４、５０、６２、１２３、１２４ 入力 ２０、２１、２２ メモリ素子 ２３、２４ 非対称遅延ユニット ２５、４２、４５、４６、５６、５９、６４ ＡＮＤゲ
ート ２６、３５、６３、６７ インバータ ２７、２８ ＮＯＲゲート ３０、４１ ノード ３１、１１８、１２０ スイッチ ３３ 出力類似回路 ３８ ＮＡＮＤゲート ３９、４０、１１０、１２７、１２８ トランジスタ ４８ 拡張イネーブルブロック ５１ パルス持続時間拡張ブロック ５２、５７、６０、１２５、１２６ 出力 ５８ タイミングイネーブルブロック ６１ 出力イネーブルブロック ６５ 単安定回路 ６８、７４ 入力ノード ７０ レベル検出器 ７２ スタティック論理強制ブロック ７３ 電圧源 １００ メモリ １０１ 外部アドレスバス １０２ アドレスバッファユニット １０３ 内部アドレスバス １０４ メモリセルアレイ １０５ 増幅ユニット １０６ データバッファユニット １０７ データバス １０８ 出力ユニット １０９ アドレスフィードバックバス １１５、１１６ バス １１７ データフィードバックバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリー国， リミニ 47037 ビア サン ベルナルド， 35番地 (72)発明者 カーラ マリア ゴラ イタリー国， サン ジョバンニ セス ト 20099 ビア ベッカーリア， ５ 番地 (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビ ア フォルネース， ８番地 (72)発明者 マルコ オリヴォ イタリー国， ベルガーモ 24100 ビ ア トレマナ， 13−デー番地

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 出力素子（１０８）と、バッファユニッ
    ト（１０６）と、前記出力素子と同じ伝搬時間を提供す
    る出力類似ユニット（３３）とを少なくとも備えた不揮
    発性メモリ（１００）の読出しタイミング方法であっ
    て、 読出しイネーブル信号（ＡＴＤ）を発生するステップ
    と、 前記読出しイネーブル信号を受け取ると、所定の調整可
    能な期間のプリチャージ段階をイネーブルにするステッ
    プと、 前記プリチャージ段階の終了時点で評価段階をイネーブ
    ルにするステップと、 前記評価段階をイネーブルとした後の所定の調整可能な
    期間、データシミュレート信号（ＳＰ）を発生するステ
    ップと、 前記シミュレート信号の前記出力類似ユニット内の伝搬
    をイネーブルにし、同時に前記バッファユニット（１０
    ６）から前記出力回路（１０８）へのデータローディン
    グをイネーブルにし、かつ前記バッファユニットの切り
    替わりをディスエーブルにするステップと、 前記シミュレート信号の伝搬を検出すると、切り替わり
    をディスエーブルにする前記ステップを阻止するステッ
    プと、 所定の調整可能な遅延の後、前記ローディング段階を阻
    止するステップと、 前記ロード信号のディスエーブルに続いて前記不揮発性
    メモリ（１００）をリセットするステップとを備えたこ
    とを特徴とする不揮発性メモリの読出しタイミング方
    法。
  2. 【請求項２】 プリチャージ段階をイネーブルにする前
    記ステップ及び評価段階をイネーブルにする前記ステッ
    プが、プリチャージイネーブル信号（ＰＣ）及び評価イ
    ネーブル信号（ＤＥＴ）をそれぞれ発生し、それぞれの
    伝搬線（２３、２４）に沿って該プリチャージイネーブ
    ル信号及び該評価イネーブル信号をそれぞれ転送し、前
    記不揮発性メモリ（１００）の速度特性に従った前記そ
    れぞれの伝搬線上の所定の遅延を選択的にイネーブルと
    するステップを備えたことを特徴とする請求項１に記載
    の方法。
  3. 【請求項３】 伝搬をイネーブルにする前記ステップ
    が、前記データシミュレート信号（ＳＰ）を前記出力類
    似ユニット（３３）に供給するステップを備えており、
    該出力類似ユニットが前記出力素子（１０８）と同一で
    あることを特徴とする請求項１又は２に記載の方法。
  4. 【請求項４】 ローディング段階を阻止する前記ステッ
    プが、切り替わりをディスエーブルにする前記ステップ
    と同時に短いパルス（ＳＬ）を発生し、切り替わりをデ
    ィスエーブルにする前記ステップを阻止する前記ステッ
    プと同時に前記短いパルスを阻止し、前記短いパルスと
    同時にイネーブルにされかつ該短いパルスに対して所定
    の遅延の後ディスエーブルにされる長いパルス（ＳＴ
    Ｐ）を該短いパルスから発生し、前記長いパルス又は前
    記短いパルスを選択的に取り出すステップを備えたこと
    を特徴とする請求項１から３のいずれか１項に記載の方
    法。
  5. 【請求項５】 出力素子（１０８）とバッファユニット
    （１０６）とを少なくとも備えた不揮発性メモリ（１０
    ０）用の読出しタイミング回路であって、該回路（１）
    が、読出しイネーブル信号（ＡＴＤ）を発生する読出し
    イネーブル手段（１０）と、前記読出しイネーブル信号
    によってイネーブルにされるプリチャージイネーブル手
    段（２７）と、検出イネーブル信号（ＤＥＴ）を発生す
    る検出イネーブル手段（２８）とを備えており、 前記読出しイネーブル信号（ＡＴＤ）を受け取った後、
    所定の調整可能な期間経過後、前記プリチャージイネー
    ブル手段（２７）をディスエーブルにしかつ前記検出イ
    ネーブル手段（２８）をイネーブルにする期間修正手段
    （２３）と、 前記検出イネーブル手段（２８）によってイネーブルに
    され、前記検出イネーブル信号（ＤＥＴ）を受け取った
    後、所定の調整可能な期間経過後、データシミュレート
    信号（ＳＰ）を発生するシミュレート発生手段（２４）
    と、 前記出力素子（１０８）と同じ伝搬時間を有し、前記シ
    ミュレート発生手段に接続された出力類似回路（３３）
    と、 前記データバッファユニット（１０６）に接続されてお
    り、該データバッファユニットの切り替わりを阻止する
    データ阻止手段（１１７）と、 前記データシミュレート信号（ＳＰ）を前記出力類似回
    路内で伝搬させることと、前記データバッファユニット
    （１０６）からデータを前記出力回路（１０８）へロー
    ドすることと、前記データバッファユニットをディスエ
    ーブルにすることとを同時に行う、前記出力類似回路、
    前記出力素子及び前記データ阻止手段用の同時イネーブ
    ル手段（３１、４２、４６、１１７、１２０）と、 前記出力類似回路（３３）に接続されており、前記同時
    イネーブル手段用のディスエーブル信号（ＥＰ）を発生
    する伝搬検出手段（３８）と、 前記出力回路用の拡張されたロード信号（ＳＴＰ）を発
    生するロード拡張手段（５１）と、 前記ロード拡張手段を選択的にイネーブルにする選択的
    イネーブル手段（４５、６９）と、 回路リセット手段とを備えたことを特徴とする不揮発性
    メモリの読出しタイミング回路。
  6. 【請求項６】 前記出力類似回路（３３）が前記出力素
    子（１０８）と同一であることを特徴とする請求項５に
    記載の回路。
  7. 【請求項７】 前記データ阻止手段が、前記データバッ
    ファユニット（１０６）の入力及び出力を接続するフィ
    ードバック線（１１７）と、該フィードバック線上に位
    置しており前記同時イネーブル手段（３１、４２、４
    ６、１１７、１２０）によって制御される第１の切り替
    え手段（１１８）とを備えたことを特徴とする請求項５
    又は６に記載の回路。
  8. 【請求項８】 前記同時イネーブル手段（３１、４２、
    ４６、１１７、１２０）が、前記シミュレート発生手段
    （２４）及び前記伝搬検出手段（３８）に接続されてお
    り、前記データ阻止手段（１１７）をイネーブルにする
    ノイズ抑圧信号（Ｎ）を発生する第１の論理回路（４
    ２）と、前記シミュレート発生手段及び前記伝搬検出手
    段に接続されており、データローディング信号（ＳＬ）
    を発生する第２の論理回路（４６）と、前記シミュレー
    ト発生手段（２４）及び前記出力類似回路（３３）間に
    挿入されており、前記ノイズ抑圧信号が供給される制御
    端子を有する第２の切り替え手段（３１）と、前記デー
    タバッファユニット（１０６）及び前記出力回路（１０
    ８）間に挿入されており、前記データローディング信号
    が供給される制御端子を有する第３の論理回路（１２
    ０）とを備えたことを特徴とする請求項５から７のいず
    れか１項に記載の回路。
  9. 【請求項９】 不揮発性メモリ（１００）内にアドレス
    バッファユニット（１０２）がさらに設けられており、
    前記第１の論理回路（４２）及び前記アドレスバッファ
    ユニット（１０２）に接続されており、前記ノイズ抑圧
    信号（Ｎ）が存在する場合は、該アドレスバッファユニ
    ットの切り替えを阻止するアドレス阻止手段（１０９、
    １１０）をさらに備えたことを特徴とする請求項８に記
    載の回路。
  10. 【請求項１０】 前記ロード拡張手段が、前記シミュレ
    ート発生手段（２４）に接続されており前記データシミ
    ュレート信号（ＳＰ）が供給される第１の入力と、前記
    伝搬検出手段（３８）に接続されており前記ディスエー
    ブル信号（ＥＰ）が供給される第２の入力と、前記拡張
    されたロード信号（ＳＴＰ）を供給し前記データシミュ
    レート信号を受け取ったときにイネーブルにされかつ前
    記ディスエーブル信号の検出から所定の遅延の後ディス
    エーブルにされる出力とを有する遅延手段（５１）を備
    えたことを特徴とする請求項５から９のいずれか１項に
    記載の回路。
  11. 【請求項１１】 前記選択的イネーブル手段（４５、６
    ９）が、前記同時イネーブル手段（３１、４２、４６、
    １１７、１２０）及び前記ロード拡張手段（５１）間に
    挿入されておりかつ拡張ディスエーブル手段（４７、４
    ８）に接続された少なくとも１つの制御端子を有する第
    ４の切り替え手段（４５）を備えたことを特徴とする請
    求項５から１０のいずれか１項に記載の回路。
  12. 【請求項１２】 前記選択的イネーブル手段（４５、６
    ９）が、前記ロード拡張手段（５１）を継続してイネー
    ブルにするスタティックモード信号（ＳＰＰ）を発生す
    るスタティックモードセット手段（６９）をさらに備え
    たことを特徴とする請求項１１に記載の回路。
  13. 【請求項１３】 前記同時イネーブル手段（４６）に接
    続された第１の入力と、前記ロード拡張手段（５１）に
    接続された第２の入力と、前記第３の切り替え手段（１
    ２０）の前記制御端子に接続された出力とを有する選択
    手段（５５）を備えており、前記リセット手段が前記選
    択手段（５５）に接続された入力と、前記プリチャージ
    イネーブル手段（２７）に接続された出力とを有する単
    安定手段（６５）を備えたことを特徴とする請求項８か
    ら１２のいずれか１項に記載の回路。
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