JPH07271477A - 順序回路 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力を低減するために確実で安定したパ
ワーダウン動作を実施することができる順序回路を提供
する。 【構成】 パワーダウン終了時には、パワーダウン制御
信号ＰＤ１，ＰＤ１ＮによりＭＯＳＦＥＴＱ２０Ａ，Ｑ
２０Ｂがそれぞれ導通状態に制御されて、ラッチ回路２
０へ電源供給が再開されてラッチ動作が復旧され、その
後パワーダウン制御信号ＰＤ２，ＰＤ２ＮによりＭＯＳ
ＦＥＴＱ１０Ｃ，Ｑ１０Ｄがそれぞれ導通状態に制御さ
れて、クロック保持回路１０に電源供給が再開され、パ
ワーダウン開始直前に保持された内部信号ＣＫ，ＣＫＮ
が解除され、クロック信号ＣＬＫに基づく新たな内部信
号ＣＫ，ＣＫＮが生成され、ラッチ回路２０へ供給され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、順序回路に関し、特に
パワーダウン期間中は直前の動作状態を保持して通常動
作を停止するとともに、高速動作を行う低しきい値と電
圧を有するＭＯＳＦＥＴからなる内部の所定回路への電
源供給を遮断することにより低消費電力状態へ移行する
順序回路に関するものである。

【０００２】

【従来の技術】従来のこの種の順序回路は、低しきい値
電圧を有するＭＯＳＦＥＴの特性として、非導通時にド
レイン−ソース間に流れるリーク電流が比較的大きいた
め、回路の動作停止時すなわちパワーダウン期間中は、
低しきい値電圧のＭＯＳＦＥＴで構成される回路の電源
電圧側および接地電位側を、それぞれリーク電流の小さ
い高しきい値電圧を有するＭＯＳＦＥＴで遮断するもの
となっている。

【０００３】図１２は、従来の順序回路としてＤフリッ
プフロップの概略を示すブロック構成図であり、同図に
おいて、１０は通常動作時には外部から入力されるクロ
ック信号ＣＬＫに基づき内部信号ＣＫおよびその反転信
号であるＣＫＮを生成し、パワーダウン開始に応じて開
始直前の内部信号ＣＫ，ＣＫＮを保持するクロック保持
回路、２０は通常動作時には内部信号ＣＫ，ＣＫＮに基
づき外部からのデータ信号Ｄをラッチし出力するラッチ
回路であり、ともに低しきい値電圧のＭＯＳＦＥＴから
構成されている。

【０００４】また、ＰＤ，ＰＤＮは回路のパワーダウン
期間を指示する外部からのパワーダウン制御信号および
その反転信号、Ｑ１０Ａ，Ｑ１０Ｂはパワーダウン制御
信号ＰＤおよびＰＤＮに応じてクロック保持回路１０の
所定部への電源電圧ＶDDおよび接地電位ＧＮＤの供給を
遮断する高しきい値のＭＯＳＦＥＴ、Ｑ２０Ａ，Ｑ２０
Ｂはパワーダウン制御信号ＰＤおよびＰＤＮに応じてラ
ッチ回路２０の所定部への電源電圧ＶDDおよび接地電位
ＧＮＤの供給を遮断する高しきい値のＭＯＳＦＥＴであ
り、パワーダウン制御信号ＰＤ，ＰＤＮに応じてＭＯＳ
ＦＥＴＱ１０Ａ，Ｑ１０Ｂ，Ｑ２０Ａ，Ｑ２０Ｂがそれ
ぞれ非導通状態「ＯＦＦ」となり、クロック保持回路１
０およびラッチ回路２０の所定部への電源供給が遮断さ
れ、それぞれの回路内にある低しきい値電圧のＭＯＳＦ
ＥＴによるリーク電流が抑止される。

【０００５】図１３は、一般的なＤフリップフロップの
動作を示す説明図（真理値表）であり、Ｄリップフロッ
プは、クロック信号ＣＬＫの立ち上がりエッジに同期し
てデータ信号Ｄがラッチされて、出力信号Ｑおよびその
反転信号ＱＮとして出力され、またクロック信号ＣＬＫ
の立ち下がりエッジでは出力信号Ｑ，ＱＮは変化せず直
前の状態が維持されるものとなっている。なお、図１３
において、「０」「１」はそれぞれ入力信号の低レベル
および高レベルを示しており、また「Ｘ」はそれぞれの
入力信号が出力信号Ｑ，ＱＮに対して無関係（Irreleva
nt）となることを示している。

【０００６】図１４は従来のクロック保持回路の回路図
であり、同図において、ＩＮＶ１１はクロック信号ＣＬ
Ｋを反転出力するインバータ、ＳＷ１１はパワーダウン
時にインバータＩＮＶ１１の出力を遮断するスイッチ、
ＩＮＶ１２はスイッチＳＷ１１の出力を反転して内部信
号ＣＫを出力するインバータ、ＩＮＶ１３，ＩＮＶ１４
はスイッチＳＷ１１およびインバータＩＮＶ１２の出力
を反転するインバータ、ＳＷ１２はパワーダウン時に導
通状態「ＯＮ」となりインバータＩＮＶ１３，ＩＮＶ１
４により内部信号ＣＫＮ，ＣＫを保持するフリップフロ
ップを構成するスイッチであり、インバータＩＮＶ１
１，ＩＮＶ１２，スイッチＳＷ１１，ＳＷ１２はそれぞ
れ低しきい値電圧のＭＯＳＦＥＴから構成され、インバ
ータＩＮＶ１３，ＩＮＶ１４はそれぞれ高しきい値電圧
のＭＯＳＦＥＴから構成されている。

【０００７】通常のＤフリップフロップ動作時には、ス
イッチＳＷ１１が「ＯＮ」に、またスイッチＳＷ１２が
「ＯＦＦ」にそれぞれ制御されるため、クロック信号Ｃ
ＬＫは、インバータＩＮＶ１１により反転出力されて内
部信号ＣＫＮとして出力されるとともに、さらにインバ
ータＩＮＶ１２により反転され内部信号ＣＫとして出力
される。インバータＩＮＶ１１，ＩＮＶ１２の電源電圧
ＶDD側および接地電位ＧＮＤ側には、それぞれ高しきい
値電圧のＭＯＳＦＥＴＱ１１Ａ，Ｑ１２Ａ（図１２のＱ
１０Ａに相当），Ｑ１１Ｂ，Ｑ１２Ｂ（図１２のＱ１０
Ｂに相当）が設けられており、パワーダウン時にはこれ
らのＭＯＳＦＥＴが「ＯＦＦ」に制御され、インバータ
ＩＮＶ１１，ＩＮＶ１２で消費されるリーク電流を抑止
するものとなっている。

【０００８】これにより、パワーダウン時には、ＭＯＳ
ＦＥＴＱ１１Ａ，Ｑ１１Ｂがそれぞれ「ＯＦＦ」に制御
されるため、インバータＩＮＶ１１への電源供給が遮断
されるとともに、スイッチＳＷ１１が「ＯＦＦ」に制御
されるためクロック信号ＣＬＫが遮断される。またＭＯ
ＳＦＥＴＱ１２，Ｑ１２Ｂがそれぞれ「ＯＦＦ」に制御
されるため、インバータＩＮＶ１２への電源が遮断され
るとともに、スイッチＳＷ１２が「ＯＮ」に制御され
て、常時電源供給されているインバータＩＮＶ１３，Ｉ
ＮＶ１４によりフリップフロップが形成され、パワーダ
ウン直前における内部信号ＣＫ，ＣＫＮの状態が保持さ
れラッチ回路２０へ出力されるものとなり、パワーダウ
ン終了時すなわち通常動作復旧時におけるラッチ回路２
０内の状態との不一致による誤動作が回避される。

【０００９】図１５は従来のラッチ回路の回路図であ
り、同図において、２０Ａは前段に設けられクロック保
持回路１０からの内部信号ＣＫ，ＣＫＮに基づきデータ
信号Ｄをラッチするマスタ・ラッチ回路、２０Ｂは後段
に設けられ内部信号ＣＫ，ＣＫＮに基づきマスタ・ラッ
チ回路２０Ａの出力をラッチし出力信号Ｑ，ＱＮを出力
するスレーブ・ラッチ回路である。マスタ・ラッチ回路
２０Ａにおいて、ＩＮＶ２１はデータ信号Ｄを反転出力
するインバータ、ＳＷ２１は内部信号ＣＫが高レベル
「１」（内部信号ＣＫＮが低レベル「０」）の時にイン
バータＩＮＶ２１の出力を遮断するスイッチ、ＩＮＶ２
２はＳＷ２１の出力を反転しマスタ・ラッチ信号として
出力するインバータである。

【００１０】ＩＮＶ２５，ＩＮＶ２６はスイッチＳＷ２
１およびインバータＩＮＶ２２の出力を反転するインバ
ータ、ＳＷ２２は内部信号ＣＫが「１」の時に「ＯＮ」
となりインバータＩＮＶ２５，ＩＮＶ２６によりマスタ
・ラッチ信号を保持するフリップフロップを構成するス
イッチであり、インバータＩＮＶ２１，ＩＮＶ２２，ス
イッチＳＷ２１，ＳＷ２２はそれぞれ低しきい値電圧の
ＭＯＳＦＥＴから構成され、またインバータＩＮＶ２
５，ＩＮＶ２６はそれぞれ高しきい値電圧のＭＯＳＦＥ
Ｔから構成されている。スレーブ・ラッチ回路２０Ｂに
おいて、ＩＮＶ２３はマスタ・ラッチ信号を反転出力す
るインバータ、ＳＷ２３は内部信号ＣＫが「０」の時に
インバータＩＮＶ２３の出力を遮断するスイッチ、ＩＮ
Ｖ２４はＳＷ２３の出力を反転しスレーブ・ラッチ信号
として出力するインバータである。

【００１１】ＩＮＶ２７，ＩＮＶ２８はスイッチＳＷ２
３およびインバータＩＮＶ２４の出力を反転するインバ
ータ、ＳＷ２４は内部信号ＣＫが「０」の時に「ＯＮ」
となりインバータＩＮＶ２７，ＩＮＶ２８によりスレー
ブ・ラッチ信号を保持するフリップフロップを構成する
スイッチであり、インバータＩＮＶ２３，ＩＮＶ２４，
スイッチＳＷ２３，ＳＷ２４はそれぞれ低しきい値電圧
のＭＯＳＦＥＴから構成され、またインバータＩＮＶ２
７，ＩＮＶ２８はそれぞれ高しきい値電圧のＭＯＳＦＥ
Ｔから構成されている。さらに、ＩＮＶ２９，ＩＮＶ３
０はそれぞれインバータＩＮＶ２４の入力および出力
（スレーブ・ラッチ信号）を反転することにより出力信
号Ｑ，ＱＮを出力するインバータであり、ともに低しき
い値電圧のＭＯＳＦＥＴから構成されている。

【００１２】通常のＤフリップフロップ動作時には、マ
スタ・ラッチ回路２０Ａにおいて、内部信号ＣＫが
「０」の時にスイッチＳＷ２１が「ＯＮ」に、またスイ
ッチＳＷ２２が「ＯＦＦ」にそれぞれ制御されるため、
データ信号Ｄは、インバータＩＮＶ２１により反転出力
された後さらにインバータＩＮＶ２２によりマスタ・ラ
ッチ信号として反転出力され、その後内部信号ＣＫが
「１」になった場合すなわち内部信号ＣＫの立ち上がり
エッジにおいて、スイッチＳＷ２１が「ＯＦＦ」に制御
されるとともにスイッチＳＷ２２が「ＯＮ」に制御さ
れ、インバータＩＮＶ２２，ＩＮＶ２６からなるフリッ
プフロップにより、内部信号ＣＫが「１」となる直前の
データ信号Ｄが保持され、マスタ・ラッチ信号として出
力される。

【００１３】またスレーブ・ラッチ回路２０Ｂにおい
て、内部信号ＣＫが「１」の時（スイッチＳＷ２１が
「ＯＦＦ」の時）にスイッチＳＷ２３が「ＯＮ」に、ま
たスイッチＳＷ２４が「ＯＦＦ」にそれぞれ制御される
ため、マスタ・ラッチ信号は、インバータＩＮＶ２３に
より反転出力された後さらにインバータＩＮＶ２４によ
りスレーブ・ラッチ信号として反転出力され、その後内
部信号ＣＫが「０」になった場合（スイッチＳＷ２１が
「ＯＮ」のとなった場合）すなわち内部信号ＣＫの立ち
下がりエッジにおいて、スイッチＳＷ２３が「ＯＦＦ」
に制御されるとともにスイッチＳＷ２４が「ＯＮ」に制
御され、インバータＩＮＶ２４，ＩＮＶ２８からなるフ
リップフロップにより、内部信号ＣＫが「０」となる直
前のマスタ・ラッチ信号が保持され、インバータＩＮＶ
２９，ＩＮＶ３０を介して出力信号Ｑ，ＱＮとして出力
される。

【００１４】従って、内部信号ＣＫの立ち上がりエッジ
においてデータ信号Ｄがマスタ・ラッチ回路２０Ａでラ
ッチされてマスタ・ラッチ信号として出力され、続く内
部信号ＣＫの立ち下がりエッジにおいてマスタ・ラッチ
信号がスレーブ・ラッチ回路２０Ｂでラッチされて出力
信号Ｑ，ＱＮとして出力されるとともに、新たなデータ
信号Ｄがマスタ・ラッチ回路２０Ａに読み込まれ、以降
内部クロックＣＫの立ち上がりおよび立ち下がりに同期
してデータ信号Ｄが順次ラッチ出力されることになる。

【００１５】また、インバータＩＮＶ２１〜ＩＮＶ２４
の電源電圧ＶDD側および接地電位ＧＮＤ側には、それぞ
れ高しきい値電圧のＭＯＳＦＥＴＱ２１Ａ，Ｑ２２Ａ，
Ｑ２３Ａ，Ｑ２４Ａ（図１２のＱ１０Ａに相当），Ｑ２
１Ｂ，Ｑ２２Ｂ，Ｑ２３Ｂ，Ｑ２４Ｂ（図１２のＱ１０
Ｂに相当）が設けられており、またインバータＩＮＶ２
９，ＩＮＶ３０の電源電圧ＶDD側および接地電位ＧＮＤ
側には、それぞれ高しきい値電圧のＭＯＳＦＥＴＱ２９
Ａ，Ｑ２９Ｂ，Ｑ３０Ａ，Ｑ３０Ｂが設けられており、
パワーダウン時にはパワーダウン信号ＰＤ，ＰＤＮによ
りこれらのＭＯＳＦＥＴが一斉に「ＯＦＦ」に制御さ
れ、インバータＩＮＶ２１〜ＩＮＶ２４およびＩＮＶ２
９，ＩＮＶ３０で消費されるリーク電流を抑止するもの
となっている。

【００１６】これにより、パワーダウン時には、インバ
ータＩＮＶ２１〜ＩＮＶ２４およびＩＮＶ２９，ＩＮＶ
３０への電源供給が遮断されて低消費電力状態となると
ともに、クロック保持回路１０により内部信号ＣＫ，Ｃ
ＫＮが保持されるため、ラッチ回路２０の内部状態が変
遷せず、マスタ・ラッチ回路２０Ａまたはスレーブ・ラ
ッチ回路２０Ｂが入力側が遮断されているラッチ状態で
あっても、常時電源供給されているインバータＩＮＶ２
５，ＩＮＶ２６またはインバータＩＮＶ２７，ＩＮＶ２
８により形成されているフリップフロップ回路によりマ
スタ・ラッチ信号またはスレーブ・ラッチ信号が保持さ
れ、パワーダウン開始時すなわち通常動作停止時とパワ
ーダウン終了時すなわち通常動作復旧時におけるＤフリ
ップフロップ回路内の状態と出力信号Ｑ，ＱＮとの不一
致による誤動作が回避されるものとなる。

【００１７】

【発明が解決しようとする課題】従って、このような従
来の順序回路では、外部から入力されるパワーダウン制
御信号ＰＤが「０」（パワーダウン制御信号ＰＤＮが
「１」）に制御された場合には、クロック保持回路１０
およびスレーブ・ラッチ回路２０のうち低しきい値電圧
のＭＯＳＦＥＴで構成されたインバータへの電源供給を
一斉に遮断するようにしたものであるため、パワーダウ
ン終了時すなわち通常動作復旧時において、クロック保
持回路１０とラッチ回路２０との素子数の差や電源電圧
ＶDDと接地電位ＧＮＤ間の容量成分の差などに起因し
て、クロック保持回路１０の電源電圧がラッチ回路２０
より早く復旧する傾向がある場合には、ラッチ回路２０
で保持されているパワーダウン開始直前の内部状態とは
異なる内部信号が供給され、結果としてパワーダウン終
了時に誤動作するという問題点があった。本発明はこの
ような課題を解決するためのものであり、低電源電圧で
高速動作するとともに、消費電力を低減するために確実
で安定したパワーダウン動作を実施することができる順
序回路を提供することを目的としている。

【００１８】

【課題を解決するための手段】このような目的を達成す
るために、本発明による順序回路は、クロック保持回路
により、第１のパワーダウン制御信号より遅延する第２
のパワーダウン制御信号により示される第２のパワーダ
ウン期間の終了に応じて内部信号の保持を解除するよう
にしたものである。また、クロック保持回路により、第
１のパワーダウン期間より先に開始し第１のパワーダウ
ン期間より後に終了する第３のパワーダウン制御信号に
より示される第３のパワーダウン期間の開始に応じて内
部信号を保持し、第３のパワーダウン期間の終了に応じ
て内部信号の保持を解除するようにしたものである。さ
らに、ラッチ回路に、通常動作時には出力設定信号に応
じて所定の出力信号を強制出力する出力設定手段を有
し、第３のパワーダウン期間の開始に応じて、出力設定
手段への電源供給を遮断することにより出力設定手段の
動作を停止させ、第３のパワーダウン期間の終了に応じ
て出力設定手段への電源供給を復旧することにより出力
設定手段を動作停止を解除するようにしたものである。

【００１９】

【作用】従って、パワーダウン期間終了時には、ラッチ
回路への電源供給が復旧された後、クロック保持回路に
よる内部信号の保持が解除される。また、パワーダウン
期間開始時には、クロック保持回路により内部信号が保
持された後、ラッチ動作が停止される。さらに、パワー
ダウン期間開始時には、ラッチ動作の停止より先に出力
設定手段の動作が停止され、パワーダウン期間終了時に
は、ラッチ動作の再開より先に出力設定手段の動作停止
が解除される。

【００２０】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である順序回路としてＤフ
リップフロップの概略を示すブロック構成図であり、前
述の説明（図１２）と同じまたは同等部分には同一符号
を付してある。同図において、１０はクロック保持回
路、２０はラッチ回路、ＰＤ１，ＰＤ１Ｎは回路のパワ
ーダウンを指示する外部からのパワーダウン制御信号
（第１のパワーダウン制御信号）およびその反転信号、
ＰＤ２，ＰＤ２ＮはＰＤ１，ＰＤ１Ｎのパワーダウン期
間終了タイミングより所定時間ｔa だけ遅れてパワーダ
ウン期間終了を示すパワーダウン制御信号（第２のパワ
ーダウン制御信号）、Ｑ１０Ｃ，Ｑ１０Ｄはパワーダウ
ン制御信号ＰＤ２およびＰＤ２Ｎに応じてクロック保持
回路１０の所定部への電源電圧ＶDDおよび接地電位ＧＮ
Ｄの供給を遮断する高しきい値のＭＯＳＦＥＴである。

【００２１】また図２は、クロック保持回路１０を示す
回路図であり、回路構成自体は前述の図１４に示すクロ
ック保持回路の回路図と同様であるが、低しきい値電圧
のＭＯＳＦＥＴから構成されるインバータＩＮＶ１１，
ＩＮＶ１２，スイッチＳＷ１１，ＳＷ１２が、パワーダ
ウン制御信号ＰＤ２，ＰＤ２Ｎにより制御されるものと
なっている。また、インバータＩＮＶ１１，ＩＮＶ１２
の電源電圧ＶDD側および接地電位ＧＮＤ側には、それぞ
れ高しきい値電圧のＭＯＳＦＥＴＱ１１Ｃ，Ｑ１２Ｃ
（図１のＱ１０Ｃに相当），Ｑ１１Ｄ，Ｑ１２Ｄ（図１
のＱ１０Ｄに相当）が設けられており、パワーダウン時
にはこれらのＭＯＳＦＥＴが「ＯＦＦ」に制御され、イ
ンバータＩＮＶ１１，ＩＮＶ１２で消費されるリーク電
流を抑止するものとなっている。

【００２２】図３は、パワーダウン制御信号ＰＤ１，Ｐ
Ｄ２の関係を示すタイミングチャートであり、Ｔ1 は外
部より入力されるパワーダウン制御信号ＰＤ１が示すパ
ワーダウン期間（第１のパワーダウン期間）、Ｔ2 はパ
ワーダウン制御信号ＰＤ２のパワーダウン期間（第２の
パワーダウン期間）であり、パワーダウン期間Ｔ2 はパ
ワーダウン期間Ｔ1 の終了タイミングより時間ｔa だけ
遅れてパワーダウン期間を終了するものとなっている。

【００２３】また図４は、パワーダウン制御信号ＰＤ２
およびＰＤ２Ｎを生成するための回路図であり、パワー
ダウン制御信号ＰＤ１はインバータＩＮＶ４１で反転さ
れ、インバータＩＮＶ４１の持つ動作遅延分だけパワー
ダウン制御信号ＰＤ１より遅れたパワーダウン制御信号
ＰＤ２Ｎとなり、さらにインバータＩＮＶ４２により反
転され、インバータＩＮＶ４２の持つ動作遅延分だけパ
ワーダウン制御信号ＰＤ２Ｎより遅れたパワーダウン制
御信号ＰＤ２として出力される。従って、時間ｔa はイ
ンバータＩＮＶ４１およびＩＮＶ４２における動作遅延
時間の和によって規定され、特にインバータＩＮＶ４１
を複数のインバータにより構成することにより所望の遅
延時間を有するパワーダウン制御信号ＰＤ２，ＰＤ２Ｎ
を生成することが可能となる。

【００２４】今、ラッチ回路２０が前述の図１５と同様
の回路から構成されており、特にパワーダウン制御信号
ＰＤ，ＰＤＮの代わりにパワーダウン制御信号ＰＤ１，
ＰＤ１Ｎを供給した場合、パワーダウン終了時にはパワ
ーダウン制御信号ＰＤ１が先に「０」となりラッチ回路
２０内の低しきい値電圧のＭＯＳＦＥＴからなるインバ
ータに電源電圧ＶDDが供給されて通常動作が復旧され
る。このときクロック回路１１に供給されているパワー
ダウン制御回路ＰＤ２，ＰＤ２Ｎはまだパワーダウン期
間中であることを示しており、内部信号ＣＫ，ＣＫＮは
パワーダウン開始直前の状態に保持されている。

【００２５】これにより、電源電圧が再供給されたラッ
チ回路２０には、パワーダウン開始直前の内部信号Ｃ
Ｋ，ＣＫＮが安定して供給されることになり、ラッチ回
路２０は誤動作することなくパワーダウン開始直前の状
態に復旧し、その後時間ｔa 経過した後パワーダウン制
御信号ＰＤ２，ＰＤ２Ｎがパワーダウン終了を示すもの
となり、ＭＯＳＦＥＴＱ１１Ｃ，Ｑ１１Ｄ，Ｑ１２Ｃ，
Ｑ１２Ｄがそれぞれ「ＯＮ」に制御されてインバータＩ
ＮＶ１１およびＩＮＶ１２に電源電圧ＶDDが供給される
とともに、スイッチＳＷ１１が「ＯＮ」にスイッチＳＷ
１２が「ＯＦＦ」にそれぞれ制御されて内部信号ＣＫ，
ＣＫＮの保持が解除され、外部から入力されるクロック
信号ＣＬＫに基づいて内部信号ＣＫ，ＣＫＮが新たに生
成されてラッチ回路２０に供給されるものとなり、デー
タ信号Ｄに対するＤフリップフロップ動作が再開される
ものとなる。

【００２６】従って、ラッチ回路２０に電源供給が復旧
されるとき、クロック保持回路１０からラッチ回路２０
に対してパワーダウン開始直前の内部信号ＣＫ，ＣＫＮ
が安定して供給されることになり、ラッチ回路２０が誤
動作することなくパワーダウン開始直前の状態に復旧
し、その後クロック保持回路１０に電源供給されて、外
部からのクロック信号ＣＬＫに基づき新たな内部信号Ｃ
Ｋ，ＣＫＮがラッチ回路２０に供給されるされるものと
なり、パワーダウン期間終了時においてラッチ回路２０
内で保持されている内部動作状態とクロック保持回路１
０からの内部信号ＣＫ，ＣＫＮとの不一致に起因する誤
動作を完全に抑止することができ、正確で安定したパワ
ーダウン動作を実現することが可能となる。

【００２７】次に、本発明の第２の実施例について、図
５，６を参照して説明する。図５は、クロック保持回路
の回路図であり、図２のクロック保持回路１０と同様の
回路構成となっており、特にインバータＩＮＶ１１，ス
イッチＳＷ１１，ＳＷ１２をパワーダウン制御信号ＰＤ
３，ＰＤ３Ｎ（第３のパワーダウン制御信号）により制
御することにより、パワーダウン開始時においてラッチ
回路２０がパワーダウン状態となる以前に内部信号Ｃ
Ｋ，ＣＫＮを保持するようにしたものである。

【００２８】ＰＤ３は、ラッチ回路２０を制御するパワ
ーダウン制御信号ＰＤ１に比較して、パワーダウン開始
時にはこれに先だってパワーダウン期間となり、パワー
ダウン終了時にはこれより後にパワーダウン期間終了を
示すパワーダウン制御信号（第３のパワーダウン制御信
号）であり、スイッチＳＷ１１，ＳＷ１２およびＭＯＳ
ＦＥＴＱ１１Ｃ，Ｑ１１Ｄに供給されている。インバー
タＩＮＶ１１，ＩＮＶ１２の電源電圧ＶDD側および接地
電位ＧＮＤ側には、それぞれ高しきい値電圧のＭＯＳＦ
ＥＴＱ１１Ｃ，Ｑ１１Ｄ，Ｑ１２Ａ，Ｑ１２Ｂが設けら
れており、パワーダウン時にはパワーダウン制御信号Ｐ
Ｄ３（ＰＤ３Ｎ），ＰＤ１（ＰＤ１Ｎ）によりこれらの
ＭＯＳＦＥＴが「ＯＦＦ」に制御され、インバータＩＮ
Ｖ１１，ＩＮＶ１２で消費されるリーク電流を抑止する
ものとなっている。

【００２９】図６は、パワーダウン制御信号ＰＤ１，Ｐ
Ｄ３の関係を示すタイミングチャートであり、Ｔ3 はパ
ワーダウン制御信号ＰＤ３のパワーダウン期間（第３の
パワーダウン期間）であり、パワーダウン期間Ｔ3 はパ
ワーダウン期間Ｔ1 の開始タイミングより時間ｔb だけ
先だってパワーダウン期間を開始し、パワーダウン期間
Ｔ1 の終了タイミングより時間ｔa だけ遅れてパワーダ
ウン期間を終了するものとなっている。

【００３０】パワーダウン開始時には、ラッチ回路２０
がパワーダウン状態に制御されるより時間ｔb だけ先だ
って、パワーダウン制御信号ＰＤ３が「１」（ＰＤ３Ｎ
が「０」）に制御され、スイッチＳＷ１１が「ＯＦＦ」
となってインバータＩＮＶ１１の出力が遮断されるとと
もに、スイッチＳＷ１２が「ＯＮ」となりインバータＩ
ＮＶ１３，ＩＮＶ１４によりフリップフロップが形成さ
れ、内部信号ＣＫ，ＣＫＮがパワーダウン開始直前の状
態に保持され、さらに、ＭＯＳＦＥＴＱ１１Ｃ，Ｑ１１
Ｄがそれぞれ「ＯＦＦ」に制御されインバータＩＮＶ１
１への電源供給が遮断される。

【００３１】続いて、これより時間ｔb 後、パワーダウ
ン制御信号ＰＤ１が「１」（ＰＤ１Ｎが「０」）に制御
されて、ラッチ回路２０がパワーダウン状態となるとと
もに、クロック保持回路１０のＭＯＳＦＥＴＱ１２Ａ，
Ｑ１２Ｂが「ＯＦＦ」となりインバータＩＮＶ１２への
電源供給が遮断され、Ｄフリップフロップ回路は完全な
パワーダウン状態となる。

【００３２】さらに、パワーダウン期間Ｔ1 経過後、パ
ワーダウン制御信号ＰＤ１が「０」に制御されてラッチ
回路２０がパワーダウン状態から復旧するとともに、ク
ロック保持回路１０のＭＯＳＦＥＴＱ１２Ａ，Ｑ１２Ｂ
が「ＯＮ」となりインバータＩＮＶ１２への電源供給が
再開され、続いて時間ｔa 経過後に、パワーダウン制御
信号ＰＤ３が「０」に制御されて、ＭＯＳＦＥＴＱ１１
Ｃ，Ｑ１１Ｄが「ＯＮ」となりインバータＩＮＶ１１に
電源供給が再開されるとともに、スイッチＳＷ１１が
「ＯＮ」、またスイッチＳＷ１２が「ＯＦＦ」となっ
て、内部信号ＣＫ，ＣＫＮの保持が解除されてクロック
信号ＣＬＫに基づき新たな内部信号ＣＫ，ＣＫＮが生成
されるものとなり、ラッチ回路２０によるラッチ動作が
再開される。

【００３３】従って、ラッチ回路２０がパワーダウン状
態に制御されるより先に、クロック保持回路１０がパワ
ーダウン状態に制御されて内部信号ＣＫ，ＣＫＮが保持
されるものとなり、パワーダウン開始において、ラッチ
回路２０がパワーダウン状態に移行する際の内部信号Ｃ
Ｋ，ＣＫＮの変化による誤動作を完全に抑止するものと
なる。なお、パワーダウン制御信号ＰＤ１，ＰＤ３は、
それぞれ外部より供給されるようにしてもよいし、外部
からの所定の信号に基づきＤフリップフロップ回路内の
論理回路により生成してもよい。

【００３４】次に、本発明の第３の実施例について、図
７〜９を参照して説明する。図７は本発明の他の実施例
である順序回路としてＤフリップフロップの概略を示す
ブロック構成図であり、前述の説明（図１，１２）と同
じまたは同等部分には同一符号を付してある。同図にお
いて、１０は図５に示した回路に基づくクロック保持回
路、６０は通常動作時には内部信号ＣＫ，ＣＫＮに基づ
き外部からのデータ信号Ｄをラッチし出力するラッチ回
路である。

【００３５】また、Ｑ１０Ａ，Ｑ１０ＢおよびＱ１０
Ｃ，Ｑ１０Ｄはパワーダウン制御信号ＰＤ１（ＰＤ１
Ｎ）およびＰＤ３（ＰＤ３Ｎ）に応じてクロック保持回
路１０の所定部への電源電圧ＶDDおよび接地電位ＧＮＤ
の供給を遮断する高しきい値のＭＯＳＦＥＴ、Ｑ６０
Ａ，Ｑ６０ＢおよびＱ６０Ｃ，Ｑ６０Ｄはパワーダウン
制御信号ＰＤ１（ＰＤ１Ｎ）およびＰＤ３（ＰＤ３Ｎ）
に応じてラッチ回路６０の所定部への電源電圧ＶDDおよ
び接地電位ＧＮＤの供給を遮断する高しきい値のＭＯＳ
ＦＥＴである。

【００３６】図８は、通常動作時に出力信号Ｑ，ＱＮを
クリアする機能を有する一般的なＤフリップフロップの
動作を示す説明図（真理値表）であり、通常のＤフリッ
プフロップ動作においては、外部より入力されるクリア
信号ＣＬＮ（出力設定信号）が「１」（「１」）に制御
されており、このクリア信号ＣＬＮが「０」（「０」）
に制御された場合には、外部より入力されるデータ信号
Ｄやクロック信号ＣＬＫのレベル状態に関わらず、出力
信号Ｑが「０」（出力信号ＱＮが「１」）にクリアされ
る。

【００３７】また図９は、図７におけるラッチ回路６０
を示す回路図であり、前述の説明（図１５）と同じまた
は同等部分には同一符号を付してある。同図において、
６０Ａは前段に設けられクロック保持回路１０からの内
部信号ＣＫ，ＣＫＮに基づきデータ信号Ｄをラッチする
マスタ・ラッチ回路、６０Ｂは後段に設けられ内部信号
ＣＫ，ＣＫＮに基づきマスタ・ラッチ回路６０Ａの出力
をラッチし出力信号Ｑ，ＱＮを出力するスレーブ・ラッ
チ回路である。

【００３８】マスタ・ラッチ回路６０Ａにおいて、ＮＯ
Ｒ６１はＳＷ２１の出力を反転しマスタ・ラッチ信号と
して出力するＮＯＲゲートであり、内部信号ＣＫが
「１」となりＳＷ２２が「ＯＮ」となった場合に、イン
バータＩＮＶ２６とによりマスタ・ラッチ信号を保持す
るフリップフロップを構成する。またＳＷ６１は、パワ
ーダウン制御信号ＰＤ３が「１」の時に「ＯＮ」となる
スイッチであり、内部信号ＣＫが「１」となりＳＷ２２
が「ＯＮ」となった場合に、ＩＮＶ２５およびＩＮＶ２
６によりマスタ・ラッチ信号を保持するフリップフロッ
プを構成する。なお、ＮＯＲゲートＮＯＲ６１は低しき
い値電圧のＭＯＳＦＥＴから構成され、またスイッチＳ
Ｗ６１は高しきい値電圧のＭＯＳＦＥＴから構成されて
いる。

【００３９】スレーブ・ラッチ回路６０Ｂにおいて、Ｎ
ＯＲ６２はＳＷ２３の出力を反転しスレーブ・ラッチ信
号として出力するＮＯＲゲートであり、内部信号ＣＫが
「０」となりＳＷ２４が「ＯＮ」となった場合に、イン
バータＩＮＶ２８とによりスレーブ・ラッチ信号を保持
するフリップフロップを構成する。またＳＷ６２は、パ
ワーダウン制御信号ＰＤ３が「１」の時に「ＯＮ」とな
るスイッチであり、内部信号ＣＫが「０」となりＳＷ２
４が「ＯＮ」となった場合に、ＩＮＶ２７およびＩＮＶ
２８によりスレーブ・ラッチ信号を保持するフリップフ
ロップを構成する。なお、ＮＯＲゲートＮＯＲ６２は低
しきい値電圧のＭＯＳＦＥＴから構成され、またスイッ
チＳＷ６２は高しきい値電圧のＭＯＳＦＥＴから構成さ
れている。

【００４０】また、ＩＮＶ６３はクリア信号ＣＬＮを反
転しＮＯＲゲートＮＯＲ６１，ＮＯＲ６２へ出力するイ
ンバータであり、低しきい値電圧のＭＯＳＦＥＴから構
成されている。ＮＯＲゲートＮＯＲ６１，ＮＯＲ６２，
インバータＩＮＶ６３の電源電圧側ＶDDおよび接地電位
ＧＮＤ側には、それぞれ高しきい値電圧のＭＯＳＦＥＴ
Ｑ６１Ｃ，Ｑ６２Ｃ，Ｑ６３Ｃ（図７のＱ１０Ｃに相
当），Ｑ６１Ｄ，Ｑ６２Ｄ，Ｑ６３Ｄ（図７のＱ１０Ｄ
に相当）が設けられており、パワーダウン制御信号ＰＤ
３，ＰＤ３Ｎによりパワーダウン期間Ｔ3 において「Ｏ
ＦＦ」に制御され、ＮＯＲゲートＮＯＲ６１，ＮＯＲ６
２，インバータＩＮＶ６３で消費されるリーク電流を抑
止するものとなっている。

【００４１】通常のＤフリップフロップ動作では、パワ
ーダウン制御信号ＰＤ３，ＰＤ３ＮによりスイッチＳＷ
６１，ＳＷ６２がそれぞれ「ＯＦＦ」に制御され、また
クリア信号ＣＬＮが「１」となりインバータＩＮＶ６３
の出力が「０」に制御されるので、ＮＯＲゲートＮＯＲ
９２，ＮＯＲ９６はインバータと同様の動作となり、前
述の図１５と同様のラッチ動作を行う。また、クリア信
号ＣＬＮが「０」に制御された場合には、インバータＩ
ＮＶ６３の出力が「１」となり、ＮＯＲゲートＮＯＲ６
１，ＮＯＲ６２の出力はそれぞれ「０」に固定され、出
力信号Ｑは「０」（出力信号ＱＮは「１」）にクリアさ
れる。

【００４２】次に、パワーダウン動作について説明す
る。パワーダウン開始時においては、パワーダウン制御
信号ＰＤ１に先だってパワーダウン制御信号ＰＤ３が
「１」（ＰＤ３Ｎが「０」）に制御され、これにより、
ＭＯＳＦＥＴＱ６１Ｃ，Ｑ６１Ｄ，Ｑ６２Ｃ，Ｑ６２
Ｄ，Ｑ６３Ｃ，Ｑ６３Ｄがそれぞれ「ＯＦＦ」となり、
ＮＯＲゲートＮＯＲ６１，ＮＯＲ６２およびインバータ
ＩＮＶ６３への電源供給が遮断されるとともに、スイッ
チＳＷ６１，ＳＷ６２が「ＯＮ」となり、内部信号ＣＫ
が「１」の場合にはインバータＩＮＶ２５，ＩＮＶ２６
でフリップフロップが構成されてマスタ・ラッチ信号が
保持され、内部信号ＣＫが「０」の場合にはインバータ
ＩＮＶ２７，ＩＮＶ２８でフリップフロップが構成され
てスレーブ・ラッチ信号が保持される。

【００４３】続いて、パワーダウン制御信号ＰＤ１が
「１」（ＰＤ１Ｎが「０」）に制御され、前述と同様
に、インバータＩＮＶ２１，ＩＮＶ２３，ＩＮＶ２９〜
ＩＮＶ３１への電源供給が遮断され、完全なパワーダウ
ン状態に移行し、高しきい値電圧のＭＯＳＦＥＴにおけ
るリーク電流程度の低消費電力の状態となる。また、パ
ワーダウン終了時には、パワーダウン制御信号ＰＤ３に
先だってパワーダウン制御信号ＰＤ１が「０」となり、
前述のパワーダウン開始時とは逆に、インバータＩＮＶ
２１，ＩＮＶ２３，ＩＮＶ２９〜ＩＮＶ３１への電源供
給が復旧されて、内部信号ＣＫ，ＣＫＮに基づいてイン
バータＩＮＶ２５，ＩＮＶ２６で構成されたフリップフ
ロップにより保持されているマスタ・ラッチ信号、また
はインバータＩＮＶ２７，ＩＮＶ２８で構成されたフリ
ップフロップにより保持されているスレーブ・ラッチ信
号に応じて出力信号Ｑ，ＱＮが出力される。

【００４４】さらにその後、パワーダウン制御信号ＰＤ
３が「０」となり、スイッチＳＷ６１，ＳＷ６２が「Ｏ
ＦＦ」となり、インバータＩＮＶ２５，ＩＮＶ２６で構
成されたフリップフロップ、またはインバータＩＮＶ２
７，ＩＮＶ２８で構成されたフリップフロップが解除さ
れるとともに、ＮＯＲゲートＮＯＲ６１，ＮＯＲ６２，
インバータＩＮＶ６３への電源供給が復旧し、Ｄフリッ
プフロップ動作に復旧するものとなる。

【００４５】従って、パワーダウン開始時には、ラッチ
動作を実施する低しきい値電圧のＭＯＳＦＥＴで構成さ
れた回路への電源供給を遮断する前に、ＮＯＲゲートＮ
ＯＲ６１，ＮＯＲ６２およびインバータＩＮＶ６３への
電源供給を遮断してクリア信号ＣＬＮに基づくクリア動
作を停止し、パワーダウン終了時には、ラッチ動作を実
施する低しきい値電圧のＭＯＳＦＥＴで構成された回路
への電源供給を復旧した後、ＮＯＲゲートＮＯＲ６１，
ＮＯＲ６２およびインバータＩＮＶ６３への電源供給を
復旧してクリア信号ＣＬＮに基づくクリア動作の停止を
解除するようにしたので、パワーダウン期間中のクリア
信号ＣＬＮに起因する誤動作を完全に抑止し、確実なパ
ワーダウン動作が実施される。

【００４６】次に、本発明の第４の実施例について、図
１０，１１を参照して説明する。図１０は、通常動作時
に出力信号をプリセットする機能を有する一般的なＤフ
リップフロップの動作を示す説明図（真理値表）であ
り、通常のＤフリップフロップ動作においては、外部よ
り入力されるプリセット信号ＰＲＮが「１」（「１」）
に制御されており、このプリセット信号ＰＲＮが「０」
（「０」）に制御された場合には、外部より入力される
データ信号Ｄやクロック信号ＣＬＫのレベル状態に関わ
らず、出力信号Ｑが「１」（出力信号ＱＮが「０」）に
プリセットされる。また、保持データをクリアする機能
を有する場合には、クリア信号が「０」、プリセット信
号が「１」で出力信号Ｑ，ＱＮがクリアされ、クリア信
号が「１」、プリセット信号が「０」でプリセットされ
る。

【００４７】また図１１は、クリア機能およびプリセッ
ト機能を有するラッチ回路を示す回路図であり、前述の
説明（図９）と同じまたは同等部分には同一符号を付し
てある。同図において、７０Ａはマスタ・ラッチ回路で
あり、ＮＡＮＤ７１はＳＷ２１の出力を反転しマスタ・
ラッチ信号として出力するＮＡＮＤゲート、ＮＡＮＤ７
２はマスタ・ラッチ信号を反転出力するＮＡＮＤゲート
であり、ともに内部信号ＣＫが「１」となりＳＷ２２が
「ＯＮ」となった場合に、マスタ・ラッチ信号を保持す
るフリップフロップを構成する。ＳＷ７１はパワーダウ
ン制御信号ＰＤ３が「１」の時に「ＯＮ」となるスイッ
チであり、内部信号ＣＫが「１」となりＳＷ２２が「Ｏ
Ｎ」となった場合に、ＩＮＶ２５およびＩＮＶ２６によ
りスレーブ・ラッチ信号を保持するフリップフロップを
構成する。なお、ＮＡＮＤゲートＮＡＮＤ７１，ＮＡＮ
Ｄ７２はそれぞれ低しきい値電圧のＭＯＳＦＥＴから構
成され、ＳＷ７１は高しきい値電圧のＭＯＳＦＥＴから
構成されている。

【００４８】７０Ｂはスレーブ・ラッチ回路であり、Ｎ
ＡＮＤ７５はＳＷ２３の出力を反転しスレーブ・ラッチ
信号として出力するＮＡＮＤゲート、ＮＡＮＤ７６はス
レーブ・ラッチ信号を反転出力するＮＡＮＤゲートであ
り、ともに内部信号ＣＫが「０」となりＳＷ２４が「Ｏ
Ｎ」となった場合に、スレーブ・ラッチ信号を保持する
フリップフロップを構成する。ＳＷ７２はパワーダウン
制御信号ＰＤ３が「１」の時に「ＯＮ」となるスイッチ
であり、内部信号ＣＫが「０」となりＳＷ２４が「Ｏ
Ｎ」となった場合に、ＩＮＶ２７およびＩＮＶ２８によ
りスレーブ・ラッチ信号を保持するフリップフロップを
構成する。なお、ＮＡＮＤゲートＮＡＮＤ７５，ＮＡＮ
Ｄ７６はそれぞれ低しきい値電圧のＭＯＳＦＥＴから構
成され、ＳＷ７２は高しきい値のＭＯＳＦＥＴから構成
されている。

【００４９】また、ＩＮＶ７３，ＩＮＶ７４はマスタ・
ラッチ信号をバッファ出力するインバータ、ＩＮＶ７７
〜ＩＮＶ７９はスレーブ・ラッチ信号を反転することに
より出力信号Ｑ，ＱＮを出力するインバータであり、そ
れぞれ低しきい値電圧のＭＯＳＦＥＴから構成されてい
る。ＮＡＮＤゲートＮＡＮＤ７１，ＮＡＮＤ７２，ＮＡ
ＮＤ７５，ＮＡＮＤ７６の電源電圧側ＶDDおよび接地電
位ＧＮＤ側には、それぞれ高しきい値電圧のＭＯＳＦＥ
ＴＱ７１Ｃ，Ｑ７２Ｃ，Ｑ７５Ｃ，Ｑ７６Ｃ（図７のＱ
１０Ｃに相当），Ｑ７１Ｄ，Ｑ７２Ｄ，Ｑ７５Ｄ，Ｑ７
６Ｄ（図７のＱ１０Ｄに相当）が設けられており、パワ
ーダウン制御信号ＰＤ３，ＰＤ３Ｎによりパワーダウン
期間Ｔ3 において「ＯＦＦ」に制御され、各ＮＡＮＤゲ
ートで消費されるリーク電流を抑止するものとなってい
る。

【００５０】通常のＤフリップフロップ動作では、パワ
ーダウン制御信号ＰＤ３，ＰＤ３ＮによりスイッチＳＷ
６１，ＳＷ６２，ＳＷ７１，ＳＷ７２がそれぞれ「ＯＦ
Ｆ」に制御され、クリア信号ＣＬＮおよびプリセット信
号ＰＲＮがともに「１」に制御されている場合には、Ｎ
ＡＮＤゲートＮＡＮＤ７１，ＮＡＮＤ７２，ＮＡＮＤ７
５，ＮＡＮＤ７６はインバータと同様の動作となり、前
述の図１５と同様のラッチ動作を行う。また、プリセッ
ト信号ＰＲＮが「０」に制御された場合には、ＮＡＮＤ
ゲートＮＡＮＤ７１，ＮＡＮＤ７６の出力がそれぞれ
「１」に固定され、出力信号Ｑは「１」（出力信号ＱＮ
は「０」）にプリセットされる。

【００５１】次に、パワーダウン動作について説明す
る。パワーダウン開始時においては、パワーダウン制御
信号ＰＤ１に先だってパワーダウン制御信号ＰＤ３が
「１」（ＰＤ３Ｎが「０」）に制御され、これにより、
ＭＯＳＦＥＴＱ７１Ｃ，Ｑ７１Ｄ，Ｑ７２Ｃ，Ｑ７２
Ｄ，Ｑ７５Ｃ，Ｑ７５Ｄ，Ｑ７６Ｃ，Ｑ７６Ｄがそれぞ
れ「ＯＦＦ」となり、ＮＡＮＤゲートＮＡＮＤ７１，Ｎ
ＡＮＤ７２，ＮＡＮＤ７５およびＮＡＮＤ７６への電源
供給が遮断されるとともに、スイッチＳＷ６１，ＳＷ６
２，ＳＷ７１，ＳＷ７２が「ＯＮ」となり、内部信号Ｃ
Ｋが「１」の場合にはインバータＩＮＶ２５，ＩＮＶ２
６でフリップフロップが構成されてマスタ・ラッチ信号
が保持され、内部信号ＣＫが「０」の場合にはインバー
タＩＮＶ２７，ＩＮＶ２８でフリップフロップが構成さ
れてスレーブ・ラッチ信号が保持される。

【００５２】続いて、パワーダウン制御信号ＰＤ１が
「１」（ＰＤ１Ｎが「０」）に制御され、前述と同様に
インバータＩＮＶ２１への電源供給が遮断されるととも
に、ＭＯＳＦＥＴＱ７３Ａ，Ｑ７３Ｂ，Ｑ７７Ａ，Ｑ７
７Ｂ，Ｑ７８Ａ，Ｑ７８Ｂが「ＯＦＦ」となってインバ
ータＩＮＶ７３，ＩＮＶ７４，ＩＮＶ７７〜ＩＮＶ７９
への電源供給が遮断されて完全なパワーダウン状態に移
行し、高しきい値電圧のＭＯＳＦＥＴにおけるリーク電
流程度の低消費電源の状態となる。また、パワーダウン
終了時には、パワーダウン制御信号ＰＤ３に先だってパ
ワーダウン制御信号ＰＤ１が「０」となり、前述のパワ
ーダウン開始時とは逆に、インバータＩＮＶ２１，ＩＮ
Ｖ７３，ＩＮＶ７４，ＩＮＶ７７〜ＩＮＶ７９への電源
供給が復旧されて、内部信号ＣＫに基づいてそれぞれの
フリップフロップにより保持されているマスタ・ラッチ
信号、またはスレーブ・ラッチ信号に応じて出力信号
Ｑ，ＱＮが出力される。

【００５３】さらにパワーダウン制御信号ＰＤ３が
「０」となり、スイッチＳＷ６１，ＳＷ６２，ＳＷ７
１，ＳＷ７２が「ＯＦＦ」となり、それぞれのフリップ
フロップが解除されるとともに、ＮＡＮＤゲートＮＡＮ
Ｄ７１，ＮＡＮＤ７２，ＮＡＮＤ７５，ＮＡＮＤ７６へ
の電源供給が復旧し、Ｄフリップフロップ動作に復旧す
るものとなる。

【００５４】従って、パワーダウン開始時には、ラッチ
動作を実施する低しきい値電圧のＭＯＳＦＥＴで構成さ
れた回路への電源供給を遮断する前に、ＮＡＮＤゲート
ＮＡＮＤ７１，ＮＡＮＤ７２，ＮＡＮＤ７５，ＮＡＮＤ
７６への電源供給を遮断してクリア信号ＣＬＮに基づく
クリア動作およびプリセット信号ＰＲＮに基づくプリセ
ット動作を停止し、パワーダウン終了時には、ラッチ動
作を実施する低しきい値電圧のＭＯＳＦＥＴで構成され
た回路への電源供給を復旧した後、ＮＡＮＤゲートＮＡ
ＮＤ７１，ＮＡＮＤ７２，ＮＡＮＤ７５，ＮＡＮＤ７６
への電源供給を復旧してクリア動作およびプリセット動
作の停止を解除するようにしたので、パワーダウン期間
中のクリア信号ＣＬＮまたはプリセット信号ＰＲＮに起
因する誤動作を完全に抑止し、確実なパワーダウン動作
が実施される。

【００５５】

【発明の効果】以上説明したように、本発明は、パワー
ダウン期間終了時には、ラッチ回路への電源供給を復旧
した後、クロック保持回路による内部信号の保持を解除
するようにしたので、ラッチ回路に電源供給が復旧され
るときに、クロック保持回路からラッチ回路に対してパ
ワーダウン開始直前の内部信号が安定して供給されるこ
とになり、ラッチ回路が誤動作することなくパワーダウ
ン開始直前の状態に復旧し、その後クロック保持回路に
電源供給されて、外部からのクロック信号に基づき新た
な内部信号がラッチ回路に供給されるされるものとな
り、パワーダウン期間終了時においてラッチ回路内で保
持されている内部動作状態とクロック保持回路からの内
部信号との不一致に起因する誤動作を完全に抑止するこ
とができ、正確で安定したパワーダウン動作を実現する
ことが可能となる。

【００５６】また、パワーダウン期間開始時には、クロ
ック保持回路により内部信号を保持した後、ラッチ動作
を停止するようにしたので、ラッチ動作が停止する前に
クロック保持回路により内部信号が保持されるものとな
り、パワーダウン期間開始時において、ラッチ回路の動
作が停止する際の内部信号の変化に起因する誤動作を完
全に抑止することができ、正確で安定したパワーダウン
動作を実現することが可能となる。さらに、パワーダウ
ン期間開始時には、ラッチ動作の停止より先に出力設定
手段の動作を停止し、パワーダウン期間終了時には、ラ
ッチ動作の再開より先に出力設定手段の動作停止を解除
するようにしたので、パワーダウン期間開始時には、ラ
ッチ動作を停止する前にラッチ回路内の出力設定手段の
動作が停止され、またパワーダウン期間終了時には、出
力設定手段の動作停止が解除される前に、ラッチ動作の
停止が解除されるものとなり、パワーダウン期間開始
時、および終了時における出力設定信号に起因する誤動
作を完全に抑止することができ、確実で安定したパワー
ダウン動作を実現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例によるＤフリップフロップ
のブロック構成図である。

【図２】 図１のクロック保持回路を示す回路図であ
る。

【図３】 パワーダウン制御信号のタイミングチャート
である。

【図４】 パワーダウン制御信号を生成する回路を示す
回路図である。

【図５】 本発明の第２の実施例によるクロック保持回
路の回路図である。

【図６】 パワーダウン制御信号のタイミングチャート
である。

【図７】 本発明の第３の実施例によるＤフリップフロ
ップのブロック構成図である。

【図８】 クリア機能を有するＤフリップフロップの動
作を示す説明図である。

【図９】 図７のラッチ回路を示す回路図である。

【図１０】 プリセット機能を有するＤフリップフロッ
プの動作を示す説明図である。

【図１１】 本発明の第４の実施例によるラッチ回路の
回路図である。

【図１２】 従来のＤフリップフロップのブロック構成
図である。

【図１３】 一般的なＤフリップフロップの動作を示す
説明図である。

【図１４】 図１２のクロック保持回路を示す回路図で
ある。

【図１５】 図１２のラッチ回路を示す回路図である。

【符号の説明】

１０…クロック保持回路、２０…ラッチ回路、ＰＤ１，
ＰＤ１Ｎ…パワーダウン制御信号（第１のパワーダウン
制御信号）、ＰＤ２，ＰＤ２Ｎ…パワーダウン制御信号
（第２のパワーダウン制御信号）、ＰＤ３，ＰＤ３Ｎ…
パワーダウン制御信号（第３のパワーダウン制御信
号）、Ｑ１０Ｃ，Ｑ１０Ｄ，Ｑ２０Ａ，Ｑ２０Ｂ…ＭＯ
ＳＦＥＴ、ＣＬＫ…クロック信号、ＣＫ，ＣＫＮ…内部
信号、Ｄ…データ信号、Ｑ，ＱＮ…出力信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 順三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 通常動作時にはクロック信号に基づき所
   定の内部信号を生成し、第１のパワーダウン制御信号に
   より示される第１のパワーダウン期間の開始に応じて直
   前の内部信号を保持し、前記第１のパワーダウン期間の
   終了に応じて内部信号の保持を解除するクロック保持回
   路と、通常動作時には前記内部信号に応じてラッチ動作
   し、前記第１のパワーダウン期間の開始に応じて直前の
   内部動作状態を保持するとともに電源供給を遮断するこ
   とによりラッチ動作を停止し、前記第１のパワーダウン
   期間の終了に応じて電源供給を復旧してラッチ動作を再
   開するラッチ回路とを有する順序回路において、 前記クロック保持回路は、 前記第１のパワーダウン制御信号より遅延する第２のパ
   ワーダウン制御信号により示される第２のパワーダウン
   期間の終了に応じて内部信号の保持を解除するようにし
   たことを特徴とする順序回路。
2. 【請求項２】 請求項１記載の順序回路において、 前記クロック保持回路は、 前記第１のパワーダウン期間より先に開始し、前記第１
   のパワーダウン期間より後に終了する第３のパワーダウ
   ン制御信号により示される第３のパワーダウン期間の開
   始に応じて前記内部信号を保持し、前記第３のパワーダ
   ウン期間の終了に応じて前記内部信号の保持を解除する
   ようにしたことを特徴とする順序回路。
3. 【請求項３】 請求項２記載の順序回路において、 前記ラッチ回路は、 通常動作時には出力設定信号に応じて所定の出力信号を
   強制出力する出力設定手段を有し、 前記第３のパワーダウン期間の開始に応じて、前記出力
   設定手段への電源供給を遮断することにより前記出力設
   定手段の動作を停止し、前記第３のパワーダウン期間の
   終了に応じて前記出力設定手段への電源供給を復旧する
   ことにより前記出力設定手段を動作停止を解除するよう
   にしたことを特徴とする順序回路。