CN100353524C - 逻辑处理设备、半导体器件和逻辑电路 - Google Patents

逻辑处理设备、半导体器件和逻辑电路 Download PDF

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Abstract

本发明涉及逻辑处理设备、半导体器件和逻辑电路，其在实际操作电路的操作模式中减小了泄漏电流。例如在电源电压恒定地输送给前级触发器(11至13)和后级触发器(21至23)的状态下，在时钟信号(CK)上升时保存在前级触发器(11至13)中的数据在时钟信号(CK)的低电平周期中施加电源电压的逻辑门电路网络(31)中处理，然后经处理的数据保存在后级触发器(21至23)中。在给逻辑门电路网络(31)的功率输送时间设定为最小的情况下，可以减小逻辑门电路网络(31)的泄漏电流。

Description

逻辑处理设备、半导体器件和逻辑电路
技术领域
本发明涉及一种包括作为具有在封装中密封的芯片的部件的半导体器件的逻辑处理设备，在该封装上安装了逻辑电路，其中在前级触发器中保存的数据在逻辑门电路网络中处理，然后经处理的数据保存在后级触发器中；本发明特别涉及一种其中在逻辑门电路网络中可以减小泄漏电流的逻辑电路；以及本发明进一步涉及半导体器件。
背景技术
最近，由于在设备的移动性使用方面的改善的缘故人们更加需要例如LSI本身的较低的功耗。在另一方面，随着CMOS(互补MOS)工艺的进步，在比如90nm和65nm的设计生产中，MOS晶体管的泄漏电流变大并且不能忽略它的功耗。为解决上述问题，通常在待用操作模式下切断电源，在待用操作模式中使用MT(多阈值)-CMOS及其它器件停止时钟。
专利文献1公开了一种在较高的速度下以较低的电压操作的序列电路，其中可以执行稳定且安全功率下降操作以减小功耗。此外，专利文献2公开了一种主从型触发器，其中提供在待用模式下减小功耗的功能并且在待用模式下不丢失所存储的数据。
此外，专利文献3公开了一种包括MOS晶体管的半导体集成电路器件，其中在工作模式(使用模式)下以较低的电源电压执行操作，而且在待用模式下可以抑制由于泄漏电流引起的功耗。此外，专利文献4公开了一种根本不将电源电压施加给除了临时存储器元件(在切断电源电压时其数据被清除的寄存器元件和存储器)之外的器件以减小在待用模式下的功率消耗的元件。
[专利文献1]日本出版的专利申请No.H07-271477
[专利文献2]日本出版的专利申请No.H11-284493
[专利文献3]日本出版的专利申请No.2000-208713
[专利文献4]日本出版的专利申请No.2001-251180
然而，在电路实际在时钟输入下操作的工作模式中几乎不能减小泄漏电流。
发明内容
因此，本发明的目的是提供一种逻辑电路，其中电路实际在时钟输入下操作的工作模式中可以减小泄漏电流；提供一种具有在封装中密封的芯片的半导体器件，在其上安装了逻辑电路；以及进一步提供一种包括作为部件的半导体器件的逻辑处理设备。
根据本发明，提供一种逻辑处理设备，包括具有在封装中密封的芯片的半导体器件作为部件，在该封装上安装了逻辑电路，在该逻辑电路中在前级触发器中保存的数据在逻辑门电路网络中处理，然后经处理的数据保存在后级触发器中，其中该逻辑电路包括：触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
优选地，在所说的逻辑门电路网络沿处理方向被分为n个块时，产生每个具有与所说的时钟信号相移的n-1种延迟的时钟信号以使包括上升或下降的预定时间段的一部分彼此重叠，以及通过延迟的时钟信号和所说的时钟信号将功率顺序输送给逻辑门电路网络的n个块中的每个块，n为2或更大的整数。
更优选地，根据延迟时间的增加，所说的包括延迟的时钟信号的上升或下降的预定时间段被设定为更短的时间段。因此，例如如果在时钟信号上升时，数据保存在前级触发器中，以及来自逻辑门电路网络的经处理的数据保存在后级触发器中，来自前级触发器的数据仅在时钟信号的低电平的时间段中进行处理，即，仅在低电平的时间段中给逻辑门电路网络输送功率的状态下，以及在将低电平的时间段设定为比所要求的最小时间段(逻辑门电路网络的处理延迟时间和后级触发器的数据建立时间之和)稍微更长的时间段的情况下，这极大地减小了逻辑门电路网络的泄漏电流。
本发明还提供一种半导体器件，具有在封装中密封的芯片，在该封装上安装了逻辑电路，其中该逻辑电路包括：触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
本发明还一种逻辑电路，包括：触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
提供了电路在实际在时钟输入下操作的工作模式中可以减小泄漏电流的逻辑电路；具有在逻辑电路所安装的封装中密封的芯片的半导体器件；和包括作为部件的半导体器件的逻辑处理设备。
附图说明
附图1所示为根据本发明的逻辑电路的基本结构的实例；
附图2所示为附图1的操作时序图；
附图3所示为根据本发明的逻辑电路的另一结构；
附图4所示为附图3的操作时序图；
附图5A和5B所示为DFF(D型触发器)的内部结构的实例；
附图6A和6B所示为时钟反相器的具体电路结构；
附图7所示为根据本发明的逻辑电路的另一结构；
附图8所示为附图7的操作时序图；
附图9所示为根据本发明的逻辑电路的再一结构；
附图10所示为附图9的操作时序图。
具体实施方式
下文参考附图1至10解释本发明的实施例。
首先，根据本发明的逻辑电路的实例的基本结构在附图1中示出。如附图1所示，在电源电压VDD恒定地输送给前级触发器11至13和后级触发器21至23的同时，电源电压VDD可以通过作为电源切断Tr(Tr：晶体管)的P沟道MOS晶体管(下文简单地称为p-MOS)41和N沟道MOS晶体管(下文简单地称为n-MOS)51输送给设置在其间的逻辑门电路网络31。关于逻辑门电路网络31，施加电源电压VDD的定时取决于时钟信号CK的状态。在本实施例中，假设在时钟信号CK上升时，来自外部的数据D11至D13和来自逻辑门电路网络31的经处理的数据D21至D23保存(输入)在触发器11至13和21至23中，因此在时钟信号CK的低电平的时间段中将电源电压VDD输送给逻辑门电路网络31。
在时钟信号CK的低电平的时间段中，p-MOS 41处于导通状态，n-MOS 51通过反相器61也处于导通状态，因此逻辑门电路网络31处理保存在前级触发器11至13中的输出数据D11至D13，以及在时钟信号CK的下一上升时经处理的数据也保存在后级触发器11至13。注意，虽然在本实施例中通过p-MOS 41和n-MOS 51给逻辑门电路网络31输送功率，但是可以不提供其中任何一个而通过另一个执行接通/切断控制的这种结构也可以设计。在本实施例中假设上升边沿的D型触发器是触发器11至13和31至23，然而，也可以使用下降边沿的触发器和除了这些触发器之外的JK主从型触发器或其它类型的触发器。
附图2所示为上文所述的逻辑电路的操作时序图，在这种情况下每次在时钟信号CK上升时，来自外部的数据D11至D13保存在DFF11至13中。在等待直到时钟信号CK变为低电平状态后，所保存的数据D11至D13随后在逻辑门电路网络31中进行处理。来自逻辑门电路网络31的经处理的数据D21至D23也在时钟信号CK的上升时放入DFF 21至23。因此，在每次时钟信号CK上升时，数据D11至D13保存在DFF 11至13中，同时经处理的数据D21至D23保存在DFF 21至23中；以及在数据D11至D13保存在DFF 11至13中时，在经过一个时钟信号CK的周期之后经处理的数据D21至D23保存在DFF 21至23中。于是，在附图中所示的网格部分表示经处理的数据D21至D23处于未定状态。
因此，由于需要等待直到经处理的数据D21至D23的状态变为确定，然后这些数据保存在DFF 21至23中，时钟信号CK的低电平的时间段被设置成等于或长于在逻辑门电路网络31中所要求的处理时间(处理延迟时间)和在后级触发器中的数据建立时间之和。然而，根据本发明理想的预期结果，即，如果在电路实际在时钟输入下操作的工作模式下使泄漏电流减小，则将时钟信号CK的低电平的时间段设定为比该时间之和稍微更长些。
上文解释了逻辑电路的基本结构和它的操作，然而，在附图3中所示的结构也是可以设计的。如附图所示，将上文所提及的整个逻辑门电路网络31沿处理方向划分为三块；以及在从具有与上文所述的时钟信号CK相同的频率的时钟信号CK1中产生每个具有不同的相位比如相移2π/3的两种类型的延迟时钟信号CK2和CK3的同时，分别在逻辑门电路网络块311和312之间和在逻辑门电路网络块312和313之间新提供中间级DFF 71至73和81至83。此外，如附图所示，p-MOS411至413、n-MOS 511至513和反相器611至613分别设置在逻辑门电路网络块311至313周围，并以预定的方式向其中施加时钟信号CK1至CK3。
附图4所示为上文所述的逻辑电路的操作时序图，在这种情况下，在每次时钟信号CK1上升时来自外部的数据D11至D13保存在DFF11至13中。在等待直到时钟信号CK2变为低电平状态后，所保存的数据D11至D13在逻辑门电路网络块311中进行处理，然后在时钟信号CK2上升时(中间)经处理的数据D21至D23保存在DFF 71至73中。此外，在等待直到时钟信号CK3变为低电平状态后，在DFF 71至73中保存的经处理的数据也在逻辑门电路网络块312中进行处理，然后在时钟信号CK3上升时(中间)经处理的数据D31至D33保存在DFF 81至83中。在等待直到时钟信号CK1变为低电平状态之后，在DFF 81至83中保存的经处理的数据也在逻辑门电路网络块313中进行处理，然后在时钟信号CK1上升时(最后)经处理的数据D41至D43保存在DFF 21至23中。
因此，在每次时钟信号CK1上升时，数据D11至D13保存在DFF 11至13中，同时，经处理的数据D41至D43保存在DFF 21至23中；因此，在数据D11至D13保存在DFF 11至13中，在时钟信号CK的一个周期之后，经处理的数据D41至D43保存在DFF 21至23中。如上文所述，在逻辑门电路网络块311至312之间的处理定时和在312至313之间的处理定时中的每个处理定时平移时，与附图1所示的结构相比，可以限制冲击电流的大小。此外，在逻辑门电路网络块311至312中所要求的每个处理时间通常并不相同；然而，如果这些处理时间几乎相同，则时钟信号CK1至CK3的每个低电平时间段可以被设置成大致相同的时间段。因此，可以将这个时间段设置得比时钟信号CK的时间段更短。
在此，为解释DFF，内部结构的实例在附图5中示出，用作它的部件的时钟反相器的在时钟信号CK、CKI和XCKI之间的相互关系在附图5B中示出。在解释附图5A和5B之前，首先解释时钟反相器；附图6A所示为符号显示，附图6B所示为具体电路结构的实例。具体地说，在附图6A中所示的时钟反相器600在电源电压VDD和地电位之间具有p-MOS 601、CMOS反相器(包括p-MOS 602和n-MOS 603)和n-MOS 604的串联连接，如附图6B所示，以及仅在彼此具有反相相位关系的时钟信号EN和XEN分别处于高电平状态和低电平状态的周期中时，CMOS反相器可以输出经反相的输入信号IN作为具有低输出阻抗的输出信号。
返回到附图5，继续关于DFF的解释；首先，在时钟信号CK、CKI和XCKI之间的相互关系在附图5B中示出。即，时钟信号CK通过反相器501反相以获得时钟信号XCKI，时钟信号XCKI也通过反相器502反相以获得时钟信号CKI。因此，时钟信号CK和CKI作为几乎相同的信号获得。
于是，为具体地解释DFF的内部结构，在输出级上提供时钟反相器503，由此仅在时钟信号CKI处于低电平状态的周期中时，输入信号D通过时钟反相器503反相，接着通过反相器504再次反相。然后，如果时钟信号CKI变为高电平状态，则直接在过渡之前的输入信号D的状态通过反相器504和时钟反相器503存储。所存储的状态在从缓冲门509的外部通过时钟反相器506和反相器507作为Q输出获得，并将所存储的状态保存在反相器507和时钟反相器508中，即使时钟信号CKI随后变为低电平状态。因此，在时钟信号CK上升时，在上升直接之前的输入信号D的状态保存在DFF中以输出。因此，在时钟信号CK处于高电平状态的时间段内，即使不确定的输入电压从没有施加电源电压的逻辑门电路网络和逻辑门电路网络块中输入，在时钟反相器503中的p-MOS 601和n-MOS 604两者仍然处于截止状态，因此，在输入级中不会产生击穿电流，并且可以减小功耗。
此外，为解释逻辑电路的另一结构，附图7示出了这种结构和附图8示出了它的操作时序图。如附图7所示，为了使低电平周期的一部分彼此重叠，具有与在附图3中的时钟信号CK1相同频率的时钟信号CK1顺序地通过延迟门701和702以形成与时钟信号CK1有一定的相移的延迟的时钟信号CK2和CK3，以及通过这些时钟信号CK1、CK2和CK3中的每个时钟信号，逻辑门电路网络块311、312和313顺序进入可以执行处理的状态。因此，与附图1的情况类似，如果在时钟信号CK1上升时数据D11至D13保存在DFF 11至13中，则在时钟信号CK1的一个周期之后，经处理的数据D41至D43保存在DFF21至23中。为什么采用与附图1的情况不同的这种功率输送方法的原因在于，在假设给逻辑门电路网络块311、312和313同时施加电源电压时，作为电路的稳定状态通常从逻辑门电路网络块311的第一级开始，逐渐移到逻辑门电路网络块313的最后级；因此，关于已经处于足够稳定的状态的电路的部分和具有足够时间开始处理的电路的部分，电源电压是不需要的，因此，与在附图1中所示的情况相比可以减小泄漏电流。
为进一步解释逻辑电路的另一结构，附图9示出了结构和附图10示出了它的操作时序图。如附图9所示，虽然整个结构几乎与在附图7中所示的结构相同，但是每个钟信号CK2和CK3的低电平时间段设置成短于附图7中的时间段。具体地说，在附图7所示的结构中，分别直接从延迟门701和702中获得时钟信号CK2和CK3；而在附图9中，分别从2-输入负“与非”门(它的功能等效于2-输入“或”门)中分别新获得时钟信号CK2和CK3，在该2-输入负“与非”门中一个输入是时钟信号CK2和CK3，另一个输入是时钟信号CK1；因此，与在附图7中所示的时钟信号CK2和CK3相比，低电平的时间段被设置得更短，此外，将时钟信号CK3的低电平时间段的结束定时设置成与时钟信号CK1的上升一致。因此，与在附图7中所示的结构相比可以进一步减小泄漏电流。
参考附图已经描述描述了本发明的优选实施例，将会理解的是本发明并不限于这些具体的实施例，本领域的普通技术人员在不脱离如附加的权利要求所界定的本发明的精神或范围的前提下可以做出各种改变和修改。

Claims (8)

1.一种逻辑处理设备，包括具有在封装中密封的芯片的半导体器件作为部件，在该封装上安装了逻辑电路，在该逻辑电路中在前级触发器中保存的数据在逻辑门电路网络中处理，然后经处理的数据保存在后级触发器中，其中
该逻辑电路包括：
触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和
逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下，处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，
其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
2.根据权利要求1所述的逻辑处理设备，其中
每个所说的触发器是D型触发器。
3.根据权利要求2所述的逻辑处理设备，其中
包括所说的D型触发器的输入级作为时钟反相器。
4.根据权利要求1所述的逻辑处理设备，其中
在所说的逻辑门电路网络沿处理方向被分为n个块时，在产生每个具有与所说的时钟信号不同相的n-1种延迟的时钟信号的同时，分别在逻辑门电路网络的n个块之间设置中间级触发器；所说的时钟信号作为时钟信号输送给前级触发器和后级触发器；通过时钟信号将功率输送给最后级逻辑门电路网络块；以及把每个所说的n-1种延迟的时钟信号作为时钟信号输送给对应的中间级触发器，并且通过延迟的时钟信号将功率顺序输送给除了最后块之外的逻辑门电路网络的对应块，其中，n为2或更大的整数。
5.根据权利要求1所述的逻辑处理设备，其中
在所说的逻辑门电路网络沿处理方向被分为n个块时，
产生每个具有与所说的时钟信号相移的n-1种延迟的时钟信号以使包括上升或下降的预定时间段的一部分彼此重叠，以及通过延迟的时钟信号和所说的时钟信号将功率顺序输送给逻辑门电路网络的n个块中的每个块，其中，n为2或更大的整数。
6.根据权利要求5所述的逻辑处理设备，其中
根据延迟时间的增加，所说的包括延迟的时钟信号的上升或下降的预定时间段被设定为更短的时间段。
7.一种半导体器件，具有在封装中密封的芯片，在该封装上安装了逻辑电路，其中该逻辑电路包括：
触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和
逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下，处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，
其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
8.一种逻辑电路，包括：触发器，该触发器在恒定地输送有功率的状态下保存分别与前级和后级上的时钟信号的上升或下降同步的数据和经处理的数据，和
逻辑门电路网络，该逻辑门电路网络仅在包括所说的时钟信号的上升或下降的预定时间段中输送有功率的状态下，处理保存在前级触发器中的数据并将经处理的数据输出给后级触发器，
其中，包括所说的时钟信号的上升或下降的预定时间段被设置成比在所说的逻辑门电路网络中的处理延迟时间和在所说的后级触发器中的数据建立时间之和更长的时间段。
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