JPS6059676B2 - Ｃｍｏｓダイナミック回路 - Google Patents
Ｃｍｏｓダイナミック回路Info
- Publication number
- JPS6059676B2 JPS6059676B2 JP56104392A JP10439281A JPS6059676B2 JP S6059676 B2 JPS6059676 B2 JP S6059676B2 JP 56104392 A JP56104392 A JP 56104392A JP 10439281 A JP10439281 A JP 10439281A JP S6059676 B2 JPS6059676 B2 JP S6059676B2
- Authority
- JP
- Japan
- Prior art keywords
- gate group
- mos
- signal
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＡＬＵ（演算論理装置）、デコーダ回路、お
よびＲＯＭ回路等広範囲のＣＭＯＳ回路に適用できるＣ
ＭＯＳダイナミック回路に関するものである。
よびＲＯＭ回路等広範囲のＣＭＯＳ回路に適用できるＣ
ＭＯＳダイナミック回路に関するものである。
従来のこの種のＣＭＯＳダイナミック回路は図１に示
すようなダイナミック型クロツクドＣＭＯＳ回路で構成
されていた。
すようなダイナミック型クロツクドＣＭＯＳ回路で構成
されていた。
ただし、図中の第１、第２、第３、第４のダイナミック
論理ゲート群Ｇ１、Ｇ２、Ｇ３、Ｇ４の駆動ＭＯＳのマ
トリックス部は実際には図２ｂのように構成されている
が、図２ａのようにシンボルによる表現をしている。ま
た、図３は図１の回路の入出力信号のタイミングチャー
ト図である。ここで、１Ｎｉはデータ入力信号、ＣＫＯ
、ＣＫＩ、ＣＫ２、ＣＫ３、ＣＫＯ、ＣＫＩ、ＣＫ２、
ＣＫ３は各ゲート群のクロック信号、０１ｉ、０２ｉ、
０３ｉは各ゲート群の出力データ信号、ＯＵＴｉは出力
データ信号、Ｅはクロック入力端子、Ｆは駆動ＭＯＳの
ソース電極、１１、１２、１３はデータ入力端子、０１
、０２、０３はデータ出力端子である。また、ＰＭはプ
リチヤージまたはプリデイスチヤージモード、ＡＭは演
算モードである。各ゲート群Ｇ１、Ｇ２、Ｇ３、Ｇ４の
伝搬遅延時間ｔｐｄ、、ｔｐｄ２、ｔｐｄ。、ｔｐｄ。
はそれぞれ異なつており、そのため、各ゲートが誤動作
なしに動作するためには各ゲート群の負荷ＭＯＳを制御
するクロック信号ＣＫＯ、ＣＫＩ、ＣＫ２、ＣＫ３の入
力タイミングをそれぞれのゲート群の伝搬遅延時間ｔＰ
ｄ、、ｔＰｄ２、ｔＰｄ３、ｔｐｄ。の大きさに合せて
設定する必要があつた。また、図１中のＣＫＯ、ＣＫＩ
、ＣＫ２、ＣＫ３の信号はすべての駆動ＭＯＳのソース
電極の電荷を一斉に充電または放電する必要があり、動
作速度の高速化と低消費電力化が困難であつた。 本発
明はこれらの欠点を除去するため、クロック信号の供給
が単純化でき、誤動作が生じにくく、かつ高速化と低消
費電力化が達成できるＣＭＯＳダイナミック回路を提供
することを目的とする。
論理ゲート群Ｇ１、Ｇ２、Ｇ３、Ｇ４の駆動ＭＯＳのマ
トリックス部は実際には図２ｂのように構成されている
が、図２ａのようにシンボルによる表現をしている。ま
た、図３は図１の回路の入出力信号のタイミングチャー
ト図である。ここで、１Ｎｉはデータ入力信号、ＣＫＯ
、ＣＫＩ、ＣＫ２、ＣＫ３、ＣＫＯ、ＣＫＩ、ＣＫ２、
ＣＫ３は各ゲート群のクロック信号、０１ｉ、０２ｉ、
０３ｉは各ゲート群の出力データ信号、ＯＵＴｉは出力
データ信号、Ｅはクロック入力端子、Ｆは駆動ＭＯＳの
ソース電極、１１、１２、１３はデータ入力端子、０１
、０２、０３はデータ出力端子である。また、ＰＭはプ
リチヤージまたはプリデイスチヤージモード、ＡＭは演
算モードである。各ゲート群Ｇ１、Ｇ２、Ｇ３、Ｇ４の
伝搬遅延時間ｔｐｄ、、ｔｐｄ２、ｔｐｄ。、ｔｐｄ。
はそれぞれ異なつており、そのため、各ゲートが誤動作
なしに動作するためには各ゲート群の負荷ＭＯＳを制御
するクロック信号ＣＫＯ、ＣＫＩ、ＣＫ２、ＣＫ３の入
力タイミングをそれぞれのゲート群の伝搬遅延時間ｔＰ
ｄ、、ｔＰｄ２、ｔＰｄ３、ｔｐｄ。の大きさに合せて
設定する必要があつた。また、図１中のＣＫＯ、ＣＫＩ
、ＣＫ２、ＣＫ３の信号はすべての駆動ＭＯＳのソース
電極の電荷を一斉に充電または放電する必要があり、動
作速度の高速化と低消費電力化が困難であつた。 本発
明はこれらの欠点を除去するため、クロック信号の供給
が単純化でき、誤動作が生じにくく、かつ高速化と低消
費電力化が達成できるＣＭＯＳダイナミック回路を提供
することを目的とする。
以下図面により本発明を詳細に説明する。
図４は本発明の実施例であつて、ＩＮｉはデータ入力信
号、Ｇｌ，Ｇ２，Ｇ３，Ｇ４はそれぞれ第１番、第２番
、第３番、第４番目のＣＭＯＳダイナミックゲート群、
Ｌｌ，Ｌ２，Ｌ３，Ｌ４は各ゲート群の負荷ＭＯＳ部、
ＮＯは貫通電流防止用のｎ一ＭＯＳである。
号、Ｇｌ，Ｇ２，Ｇ３，Ｇ４はそれぞれ第１番、第２番
、第３番、第４番目のＣＭＯＳダイナミックゲート群、
Ｌｌ，Ｌ２，Ｌ３，Ｌ４は各ゲート群の負荷ＭＯＳ部、
ＮＯは貫通電流防止用のｎ一ＭＯＳである。
また、ＣＫＯ，ＣＫｌ，ＣＫ２，Ｃ【丁はそれぞれゲー
ト群Ｇｌ，Ｇ２，Ｇ３，Ｇ４の負荷ＭＯＳであるＦＥＴ
＜７）Ｌｌ，Ｌ２，Ｌ３，Ｌ４を制御するクロック信号
であり、初段のゲート群Ｇ１を除いて、各ゲート群のク
ロック信号は前段のゲート群内に含まれているインバー
タの出力信号を用いている。なお、各ゲート群の駆動Ｍ
ＯＳは図１の場合と同じように図２ｂのシンボルによる
表現で表わしている。ただし、図４中の黒マルはｎ−Ｍ
ＯＳの駆動ＭＯＳを、白マルはｐ−ＭＯＳの駆動ＭＯＳ
を表わす。本発明の実施例である図４のＣＭＯＳダイナ
ミック回路のタイミングチャートを図５に示す。この回
路を誤動作なしに動作させるためには、各ゲート群をプ
リチャージまたはプリディスチャージした後、直ちにデ
ータ信号を入力させて正しい出力信力を得る必要がある
。そのため、図４のように多段にゲート群Ｇｌ，Ｇ２，
Ｇ３，Ｇ４が接続されている場合には、各ゲート群の伝
搬遅延時間ＴＰｄｌ，ｔＰｄ２，ｔＳ３，ｔＰｄ４が異
なり、かつＴｐｄが累積されていくので、クロック信号
ＣＫＯ，ｄぐ「，ＣＫ２，Ｃ【丁を正確な入力タイミン
グで外部より設定するのは容易でない。本発明の実施例
である図４の回路においては、各ゲート群内に設けたイ
ンバータを用いてクロック信号を伝搬させることによつ
て、各ゲート群におけるデータ信号の伝搬時間とほぼ同
等の伝搬遅延時間て自動的にクロック出力を発生させる
ことができ、各ゲート群に最適なりロック信号のタイミ
ングを得ることができる。ただし、上記インバータの素
子形状、配線長などは同じゲート群内の他ゲートと同等
に設定する。また、奇数のゲート群Ｇｌ，Ｇ３は負荷Ｍ
ＯＳをｐ−ＭＯＳて駆動ＭＯＳをｎ−ＭＯＳで構成され
ており、逆に偶数のゲート群Ｇ２，Ｇ４は負荷ＭＯＳを
ｎ−ＭＯＳで駆動ＭＯＳをｐ−ＭＯＳで構成し、ゲート
群が１段ごとにＭＯＳトランジスタの極性が反転するよ
うに構成されているのでインバータを介して、信号の極
性が反転することが好都合である。また図４てＣＫＯが
“０゛となるプリチャージまたはプリディスチャージの
モードＰＭにおいては、奇数段のゲート群Ｇ３ではデー
タ入力信号０２１が正論理ですべて゜゜０゛となり、偶
数段のゲート群Ｇ２，Ｇ４ではデータ入力信号０１１，
″０３１がすべて゜゜１゛となり、電源電圧ＶＤＯと接
地電圧■，，間を流れる貫通電流がプリチャージまたは
プリディスチャージモードＰＭにおいても演算モードＡ
Ｍにおいても定常的に流れず、消費電力の低減をはかる
ことができる。初段のゲート群Ｇ１では、プリチャージ
モードＰＭにおいて、必ずしもデータ入力１Ｎｉがすべ
て“０゛とは限らないので、貫通電流が定常時に流れる
のを防ぐため、ｎ−ＭＯＳ（ＮＯ）をｐ−ＭＯＳの負荷
ＭＯＳとｎ−ＭＯＳの駆動ＭＯＳの間に接続する構成と
している。〔この実施例は、アドレス入力と読出し出力
との関係で示されるＲＯＭ回路を構成することができる
。〕以上説明したように、本発明のＣＭＯＳダイナミッ
ク回路の構成は各論理ゲート段を構成するゲート群の負
荷ＭＯＳを制御するクロック信号のタイミングを基準の
入力クロックより自動的にかつ最適に発生できるので、
誤動作が生じることなく、高速化が可能である。
ト群Ｇｌ，Ｇ２，Ｇ３，Ｇ４の負荷ＭＯＳであるＦＥＴ
＜７）Ｌｌ，Ｌ２，Ｌ３，Ｌ４を制御するクロック信号
であり、初段のゲート群Ｇ１を除いて、各ゲート群のク
ロック信号は前段のゲート群内に含まれているインバー
タの出力信号を用いている。なお、各ゲート群の駆動Ｍ
ＯＳは図１の場合と同じように図２ｂのシンボルによる
表現で表わしている。ただし、図４中の黒マルはｎ−Ｍ
ＯＳの駆動ＭＯＳを、白マルはｐ−ＭＯＳの駆動ＭＯＳ
を表わす。本発明の実施例である図４のＣＭＯＳダイナ
ミック回路のタイミングチャートを図５に示す。この回
路を誤動作なしに動作させるためには、各ゲート群をプ
リチャージまたはプリディスチャージした後、直ちにデ
ータ信号を入力させて正しい出力信力を得る必要がある
。そのため、図４のように多段にゲート群Ｇｌ，Ｇ２，
Ｇ３，Ｇ４が接続されている場合には、各ゲート群の伝
搬遅延時間ＴＰｄｌ，ｔＰｄ２，ｔＳ３，ｔＰｄ４が異
なり、かつＴｐｄが累積されていくので、クロック信号
ＣＫＯ，ｄぐ「，ＣＫ２，Ｃ【丁を正確な入力タイミン
グで外部より設定するのは容易でない。本発明の実施例
である図４の回路においては、各ゲート群内に設けたイ
ンバータを用いてクロック信号を伝搬させることによつ
て、各ゲート群におけるデータ信号の伝搬時間とほぼ同
等の伝搬遅延時間て自動的にクロック出力を発生させる
ことができ、各ゲート群に最適なりロック信号のタイミ
ングを得ることができる。ただし、上記インバータの素
子形状、配線長などは同じゲート群内の他ゲートと同等
に設定する。また、奇数のゲート群Ｇｌ，Ｇ３は負荷Ｍ
ＯＳをｐ−ＭＯＳて駆動ＭＯＳをｎ−ＭＯＳで構成され
ており、逆に偶数のゲート群Ｇ２，Ｇ４は負荷ＭＯＳを
ｎ−ＭＯＳで駆動ＭＯＳをｐ−ＭＯＳで構成し、ゲート
群が１段ごとにＭＯＳトランジスタの極性が反転するよ
うに構成されているのでインバータを介して、信号の極
性が反転することが好都合である。また図４てＣＫＯが
“０゛となるプリチャージまたはプリディスチャージの
モードＰＭにおいては、奇数段のゲート群Ｇ３ではデー
タ入力信号０２１が正論理ですべて゜゜０゛となり、偶
数段のゲート群Ｇ２，Ｇ４ではデータ入力信号０１１，
″０３１がすべて゜゜１゛となり、電源電圧ＶＤＯと接
地電圧■，，間を流れる貫通電流がプリチャージまたは
プリディスチャージモードＰＭにおいても演算モードＡ
Ｍにおいても定常的に流れず、消費電力の低減をはかる
ことができる。初段のゲート群Ｇ１では、プリチャージ
モードＰＭにおいて、必ずしもデータ入力１Ｎｉがすべ
て“０゛とは限らないので、貫通電流が定常時に流れる
のを防ぐため、ｎ−ＭＯＳ（ＮＯ）をｐ−ＭＯＳの負荷
ＭＯＳとｎ−ＭＯＳの駆動ＭＯＳの間に接続する構成と
している。〔この実施例は、アドレス入力と読出し出力
との関係で示されるＲＯＭ回路を構成することができる
。〕以上説明したように、本発明のＣＭＯＳダイナミッ
ク回路の構成は各論理ゲート段を構成するゲート群の負
荷ＭＯＳを制御するクロック信号のタイミングを基準の
入力クロックより自動的にかつ最適に発生できるので、
誤動作が生じることなく、高速化が可能である。
また、定常的な貫通電流が流れないので、ＣＭＯＳ特有
の低消費電力性がそこなわれない利点がある。そのため
、ダイナミックＲＯＭ回路、ＰＬＡｌデコーダ回路等の
ＣＭＯＳ回路に広い応用範囲が考えられる。
の低消費電力性がそこなわれない利点がある。そのため
、ダイナミックＲＯＭ回路、ＰＬＡｌデコーダ回路等の
ＣＭＯＳ回路に広い応用範囲が考えられる。
図１は従来のＣＭＯＳダイナミック型クロツクド回路の
構成例を示す回路図、図２は本願で用いる駆動ＭＯＳの
シンポリツク表現の説明用回路図、図３は図１の回路の
動作説明用タイミングチャート、図４は本発明の実施例
を示す回路図、図５は図４の回路の動作説明用タイミン
グチャートである。 Ｇ１・・・・・第１番目のダイナミック論理ゲート群、
Ｇ２・・・・・・第２番目のダイナミック論理ゲート群
、Ｇ３・・・・・・第３番目のダイナミック論理ゲート
群、Ｇ４・・・・・・第４番目のダイナミック論理ゲー
ト群、ＩＮｉ・・・・・・データ入力信号、ＣＫＯ，Ｃ
Ｋｌ，ＣＫ２，ＣＫ３・・・・・・各ゲート群のクロッ
ク信号、′０１１，σ２１，′０３１・・・・・・各ゲ
ート群の出力データ信号、０ＵＴｊ・・・・・・出力デ
ータ信号、Ｔｐｄｌ９ｔｐｄ２９ｔｐｄ３，ｔｐｄ４・
・・・・・各ゲート群の平均伝搬遅延時間、ＰＭ・・・
・・・プリチャージまたはプリディスチャージモード、
ＡＭ・・・・演算モード、１１，１２，１３・・・・デ
ータ入力端子、′０１，′０２，′０３・・・・・デー
タ出力端子、Ｅ・・・・・・クロック入力端子、Ｆ・・
・・・・駆動ＭＯＳのソース電極、Ｌｌ，Ｌ２，Ｌ３，
Ｌ４・・・・各ゲート群の負荷ＭＯＳ部、ＮＯ・・・・
・・貫通電流防止用のｎ−ＭＯＳ。
構成例を示す回路図、図２は本願で用いる駆動ＭＯＳの
シンポリツク表現の説明用回路図、図３は図１の回路の
動作説明用タイミングチャート、図４は本発明の実施例
を示す回路図、図５は図４の回路の動作説明用タイミン
グチャートである。 Ｇ１・・・・・第１番目のダイナミック論理ゲート群、
Ｇ２・・・・・・第２番目のダイナミック論理ゲート群
、Ｇ３・・・・・・第３番目のダイナミック論理ゲート
群、Ｇ４・・・・・・第４番目のダイナミック論理ゲー
ト群、ＩＮｉ・・・・・・データ入力信号、ＣＫＯ，Ｃ
Ｋｌ，ＣＫ２，ＣＫ３・・・・・・各ゲート群のクロッ
ク信号、′０１１，σ２１，′０３１・・・・・・各ゲ
ート群の出力データ信号、０ＵＴｊ・・・・・・出力デ
ータ信号、Ｔｐｄｌ９ｔｐｄ２９ｔｐｄ３，ｔｐｄ４・
・・・・・各ゲート群の平均伝搬遅延時間、ＰＭ・・・
・・・プリチャージまたはプリディスチャージモード、
ＡＭ・・・・演算モード、１１，１２，１３・・・・デ
ータ入力端子、′０１，′０２，′０３・・・・・デー
タ出力端子、Ｅ・・・・・・クロック入力端子、Ｆ・・
・・・・駆動ＭＯＳのソース電極、Ｌｌ，Ｌ２，Ｌ３，
Ｌ４・・・・各ゲート群の負荷ＭＯＳ部、ＮＯ・・・・
・・貫通電流防止用のｎ−ＭＯＳ。
Claims (1)
- １ 第１の伝導体のＭＯＳＦＥＴを負荷ＭＯＳとし第２
の伝導体のＭＯＳＦＥＴを駆動ＭＯＳとする第（ｎ）番
目のＣＭＯＳダイナミック機能ゲート群Ｇ＿ｎと、第２
の伝導体ＭＯＳＦＥＴを負荷ＭＯＳとし第１伝導体のＭ
ＯＳＦＥＴを駆動ＭＯＳとする第（ｎ＋１）番目のＣＭ
ＯＳダイナミック機能ゲート群Ｇ＿ｎ＿＋＿１とを備え
、前記第（ｎ＋１）番目のゲート群Ｇ＿ｎ＿＋＿１の入
力信号は第（ｎ）番目のゲート群Ｇ＿ｎの出力信号を用
いかつ前記第（ｎ）番目のゲート群Ｇ＿ｎ内に設けたイ
ンバータの入力端子に前記第（ｎ）番目のゲート群Ｇ＿
ｎの負荷ＭＯＳを制御するクロック信号ＣＫ＿ｎを同時
に入力させ、前記インバータの出力信号＠ＣＫ＿ｎ＿＋
＿１＠を前記第（ｎ＋１）番目のゲート群Ｇ＿ｎ＿＋＿
１の負荷ＭＯＳの入力信号として使用して前記第（ｎ＋
１）番目のゲート群Ｇ＿ｎ＿＋＿１の負荷ＭＯＳを制御
するように構成したことを特徴とするＣＭＯＳダイナミ
ック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104392A JPS6059676B2 (ja) | 1981-07-06 | 1981-07-06 | Ｃｍｏｓダイナミック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104392A JPS6059676B2 (ja) | 1981-07-06 | 1981-07-06 | Ｃｍｏｓダイナミック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586592A JPS586592A (ja) | 1983-01-14 |
| JPS6059676B2 true JPS6059676B2 (ja) | 1985-12-26 |
Family
ID=14379459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104392A Expired JPS6059676B2 (ja) | 1981-07-06 | 1981-07-06 | Ｃｍｏｓダイナミック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059676B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187921A (ja) * | 1987-01-30 | 1988-08-03 | Matsushita Electric Ind Co Ltd | アナログ・デジタル信号変換器 |
| JP3900126B2 (ja) | 2003-08-18 | 2007-04-04 | ソニー株式会社 | 論理処理回路、半導体デバイス及び論理処理装置 |
-
1981
- 1981-07-06 JP JP56104392A patent/JPS6059676B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586592A (ja) | 1983-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4074148A (en) | Address buffer circuit in semiconductor memory | |
| US4574203A (en) | Clock generating circuit providing a boosted clock signal | |
| JP3851302B2 (ja) | バッファー回路及びこれを利用したアクティブマトリックス表示装置 | |
| JPH035692B2 (ja) | ||
| US4958151A (en) | Display control circuit | |
| JPS61265794A (ja) | 半導体記憶装置のデコ−ダ回路 | |
| JPS6059676B2 (ja) | Ｃｍｏｓダイナミック回路 | |
| US4195238A (en) | Address buffer circuit in semiconductor memory | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| US4733365A (en) | Logic arithmetic circuit | |
| US3965369A (en) | MISFET (Metal-insulator-semiconductor field-effect transistor) logical circuit having depletion type load transistor | |
| JP2002233133A (ja) | 電源昇圧回路 | |
| JP3506222B2 (ja) | 論理回路及び画像表示装置 | |
| JP2000341109A (ja) | ロジックインターフェース回路及び半導体メモリ装置 | |
| JPS5931253B2 (ja) | デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路 | |
| JPH07307663A (ja) | 相補型エネルギ回収論理回路およびその形成方法 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| JP3109750B2 (ja) | 半導体記憶装置 | |
| JPS62292015A (ja) | 出力バツフア回路 | |
| JP2766859B2 (ja) | 絶縁ゲート形薄膜トランジスタ論理回路の駆動方法 | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
| JPS5992620A (ja) | クロツク発生回路 | |
| JPH0619701B2 (ja) | 半加算回路 | |
| JPH01202917A (ja) | スイッチング制御装置 |