JP2002233133A - 電源昇圧回路 - Google Patents
電源昇圧回路Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Abstract
(57)【要約】
【課題】 レベルシフタの動作限界電圧近くまで電源電
圧を低電圧化した場合でも安定した動作を保証する。 【解決手段】 低圧電源であるＶＤＤを昇圧して高圧電
源であるＶＬＣＤを生成するチャージポンプ回路１３
は、ＶＬＣＤを電源とするレベルシフタ１２からのクロ
ック信号ＣＫ１〜３と、ＶＤＤを電源とするレベルシフ
タ１４からのクロック信号ＣＫ２１〜２３の両方により
駆動される。ＶＬＣＤに電圧ドロップが発生してレベル
シフタ１２の動作限界電圧以下となり、クロック信号Ｃ
Ｋ１〜３がチャージポンプ回路１３に入力されなくなっ
た場合でも、レベルシフタ１３により生成されたクロッ
ク信号ＣＫ２１〜２３はチャージポンプ回路１３に入力
されＶＬＣＤの昇圧動作は正常に行われる。従って、Ｖ
ＤＤを１．５Ｖのように低電圧化しても、デッドロック
を発生させずに安定した昇圧動作を行える。
圧を低電圧化した場合でも安定した動作を保証する。 【解決手段】 低圧電源であるＶＤＤを昇圧して高圧電
源であるＶＬＣＤを生成するチャージポンプ回路１３
は、ＶＬＣＤを電源とするレベルシフタ１２からのクロ
ック信号ＣＫ１〜３と、ＶＤＤを電源とするレベルシフ
タ１４からのクロック信号ＣＫ２１〜２３の両方により
駆動される。ＶＬＣＤに電圧ドロップが発生してレベル
シフタ１２の動作限界電圧以下となり、クロック信号Ｃ
Ｋ１〜３がチャージポンプ回路１３に入力されなくなっ
た場合でも、レベルシフタ１３により生成されたクロッ
ク信号ＣＫ２１〜２３はチャージポンプ回路１３に入力
されＶＬＣＤの昇圧動作は正常に行われる。従って、Ｖ
ＤＤを１．５Ｖのように低電圧化しても、デッドロック
を発生させずに安定した昇圧動作を行える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低圧電源を昇圧し
て高圧電源を生成するための電源昇圧回路に関する。
て高圧電源を生成するための電源昇圧回路に関する。
【０００２】
【従来の技術】携帯電話機等の移動端末には、表示素子
として液晶表示装置（ＬＣＤ）が使用されている。そし
て、このＬＣＤを駆動するための駆動回路はマイクロコ
ンピュータ等に組み込まれていることが多い。しかし、
マイクロコンピュータ等の電源電圧（ＶＤＤ）は通常３
〜５Ｖ程度と低いのに対して、ＬＣＤを駆動するための
電源には８〜１５Ｖ程度の高圧電源が必要となる。その
ため、ＶＤＤからＬＣＤを駆動するための高圧電源（Ｖ
ＬＣＤ）を生成するための電源昇圧回路がマイクロコン
ピュータ内に設けられている。
として液晶表示装置（ＬＣＤ）が使用されている。そし
て、このＬＣＤを駆動するための駆動回路はマイクロコ
ンピュータ等に組み込まれていることが多い。しかし、
マイクロコンピュータ等の電源電圧（ＶＤＤ）は通常３
〜５Ｖ程度と低いのに対して、ＬＣＤを駆動するための
電源には８〜１５Ｖ程度の高圧電源が必要となる。その
ため、ＶＤＤからＬＣＤを駆動するための高圧電源（Ｖ
ＬＣＤ）を生成するための電源昇圧回路がマイクロコン
ピュータ内に設けられている。
【０００３】また、携帯電話機等の移動端末では低消費
電力化が求められているため、これらの機器に搭載され
るマイクロコンピュータでは低消費電力化を図るために
ＶＤＤは３Ｖから１．５Ｖ程度の低電圧化が図られてい
る。
電力化が求められているため、これらの機器に搭載され
るマイクロコンピュータでは低消費電力化を図るために
ＶＤＤは３Ｖから１．５Ｖ程度の低電圧化が図られてい
る。
【０００４】このような、電源昇圧回路の従来の構成を
図７に示す。ここでは、ＶＤＤ＝１．５Ｖの場合を用
い、生成する高圧電源ＶＬＣＤは３Ｖの場合について説
明する。ＶＬＣＤを３Ｖとしているのは、説明を簡単に
するためであり、実際の回路構成ではＶＬＣＤをより高
い電圧に設定している。
図７に示す。ここでは、ＶＤＤ＝１．５Ｖの場合を用
い、生成する高圧電源ＶＬＣＤは３Ｖの場合について説
明する。ＶＬＣＤを３Ｖとしているのは、説明を簡単に
するためであり、実際の回路構成ではＶＬＣＤをより高
い電圧に設定している。
【０００５】この従来の電源昇圧回路は、図７に示すよ
うに、パルス生成回路１１と、レベルシフタ１２と、チ
ャージポンプ回路９３とから構成されている。
うに、パルス生成回路１１と、レベルシフタ１２と、チ
ャージポンプ回路９３とから構成されている。
【０００６】パルス生成回路１１は、チャージポンプ回
路９３における昇圧動作を制御するためのパルス信号と
してクロック信号ＣＫ９１〜９３を生成して出力してい
る。
路９３における昇圧動作を制御するためのパルス信号と
してクロック信号ＣＫ９１〜９３を生成して出力してい
る。
【０００７】レベルシフタ１２は、ＶＬＣＤを電源とし
て動作していて、クロック信号ＣＫ９１〜９３を入力
し、その振幅をＶＬＣＤとほぼ同じ電圧までシフトして
クロック信号ＣＫ１〜３として出力している。
て動作していて、クロック信号ＣＫ９１〜９３を入力
し、その振幅をＶＬＣＤとほぼ同じ電圧までシフトして
クロック信号ＣＫ１〜３として出力している。
【０００８】パルス生成回路１１により生成されるクロ
ック信号ＣＫ９１〜９３の波形を図８（ａ）のタイミン
グチャートに示し、レベルシフタ１２により生成される
クロック信号ＣＫ１〜３の波形を図８（ｂ）のタイミン
グチャートに示す。ここでは、ＶＬＣＤが３Ｖの場合を
用いて説明しているため、レベルシフタ１２は、振幅が
１．５Ｖのクロック信号ＣＫ９１〜９３を振幅が３Ｖの
クロック信号ＣＫ１〜３に変換して出力している。
ック信号ＣＫ９１〜９３の波形を図８（ａ）のタイミン
グチャートに示し、レベルシフタ１２により生成される
クロック信号ＣＫ１〜３の波形を図８（ｂ）のタイミン
グチャートに示す。ここでは、ＶＬＣＤが３Ｖの場合を
用いて説明しているため、レベルシフタ１２は、振幅が
１．５Ｖのクロック信号ＣＫ９１〜９３を振幅が３Ｖの
クロック信号ＣＫ１〜３に変換して出力している。
【０００９】なお、パルス生成回路１１は、生成するク
ロック信号ＣＫ９１〜９３が、複数の信号が同時にハイ
レベル（以下Ｈと称する）とならないように構成されて
いる。つまり、クロック信号ＣＫ９１が確実にロウレベ
ル（以下Ｌと称する）になった後にクロック信号ＣＫ９
２がＨとなり、クロック信号ＣＫ９２が確実にＬになっ
た後にクロック信号ＣＫ９３がＨとなり、クロック信号
ＣＫ９３が確実にＬになった後にクロック信号ＣＫ９１
がＨとなることが保証されている。そして、クロック信
号ＣＫ９１〜〜９３と同じタイミングで動作するクロッ
ク信号ＣＫ１〜３も同様に複数の信号が同時にＨとなる
ことはないようになっている。
ロック信号ＣＫ９１〜９３が、複数の信号が同時にハイ
レベル（以下Ｈと称する）とならないように構成されて
いる。つまり、クロック信号ＣＫ９１が確実にロウレベ
ル（以下Ｌと称する）になった後にクロック信号ＣＫ９
２がＨとなり、クロック信号ＣＫ９２が確実にＬになっ
た後にクロック信号ＣＫ９３がＨとなり、クロック信号
ＣＫ９３が確実にＬになった後にクロック信号ＣＫ９１
がＨとなることが保証されている。そして、クロック信
号ＣＫ９１〜〜９３と同じタイミングで動作するクロッ
ク信号ＣＫ１〜３も同様に複数の信号が同時にＨとなる
ことはないようになっている。
【００１０】チャージポンプ回路９３は、クロック信号
ＣＫ１〜３により駆動され、ＶＤＤをＶＬＣＤに昇圧し
て出力している。このチャージポンプ回路９３の回路図
を図９に示す。
ＣＫ１〜３により駆動され、ＶＤＤをＶＬＣＤに昇圧し
て出力している。このチャージポンプ回路９３の回路図
を図９に示す。
【００１１】チャージポンプ回路９３は、図９に示すよ
うに、レギュレータ４０と、切替スイッチ４１と、スイ
ッチングＦＥＴ１０1〜１０6と、コンデンサ３０〜３３
とから構成されている。
うに、レギュレータ４０と、切替スイッチ４１と、スイ
ッチングＦＥＴ１０1〜１０6と、コンデンサ３０〜３３
とから構成されている。
【００１２】レギュレータ４０は、ＶＤＤから一定の電
圧を生成して出力している。ここでは、レギュレータ４
０は、１．５ＶのＶＤＤから１Ｖの電圧を生成している
ものとして説明する。切替スイッチ４１は、昇圧動作開
始前の初期状態においてオンとなり、コンデンサ３３に
ＶＤＤの電位を保持させる。
圧を生成して出力している。ここでは、レギュレータ４
０は、１．５ＶのＶＤＤから１Ｖの電圧を生成している
ものとして説明する。切替スイッチ４１は、昇圧動作開
始前の初期状態においてオンとなり、コンデンサ３３に
ＶＤＤの電位を保持させる。
【００１３】スイッチングＦＥＴ１０1〜１０6は、それ
ぞれ、ゲートにクロック信号ＣＫ１〜３が入力され、ク
ロック信号ＣＫ１〜３がＨとなるタイミングで順次オン
している。このように順次オンすることにより、スイッ
チングＦＥＴ１０1〜１０6は、クロック信号ＣＫ１〜３
により制御され、コンデン３０〜３３間の接続を切り換
えることによりレギュレータ４０により生成された１Ｖ
の電圧からＶＬＣＤを生成する。
ぞれ、ゲートにクロック信号ＣＫ１〜３が入力され、ク
ロック信号ＣＫ１〜３がＨとなるタイミングで順次オン
している。このように順次オンすることにより、スイッ
チングＦＥＴ１０1〜１０6は、クロック信号ＣＫ１〜３
により制御され、コンデン３０〜３３間の接続を切り換
えることによりレギュレータ４０により生成された１Ｖ
の電圧からＶＬＣＤを生成する。
【００１４】このスイッチングＦＥＴ１０1〜１０6の具
体的な構成を図１０に示す。この図１０では、スイッチ
ングＦＥＴ１０1〜１０6が、電源ラインＡ、Ｂ間のスイ
ッチング制御を行っていて、電源ラインＡから電源ライ
ンＢに電流が流れるように接続する場合を示したもので
ある。
体的な構成を図１０に示す。この図１０では、スイッチ
ングＦＥＴ１０1〜１０6が、電源ラインＡ、Ｂ間のスイ
ッチング制御を行っていて、電源ラインＡから電源ライ
ンＢに電流が流れるように接続する場合を示したもので
ある。
【００１５】各スイッチングＦＥＴは、ＮチャネルＭＯ
Ｓトランジスタ５２により構成されている。
Ｓトランジスタ５２により構成されている。
【００１６】ＮチャネルＭＯＳトランジスタ５２のドレ
イン（Ｄ）は電圧ラインＡに接続され、ＮチャネルＭＯ
Ｓトランジスタ５２のソース（Ｓ）は電圧ラインＢに接
続されている。そして、ＮチャネルＭＯＳトランジスタ
５２のゲートにはクロック信号ＣＫ１、２、３が印加さ
れている。
イン（Ｄ）は電圧ラインＡに接続され、ＮチャネルＭＯ
Ｓトランジスタ５２のソース（Ｓ）は電圧ラインＢに接
続されている。そして、ＮチャネルＭＯＳトランジスタ
５２のゲートにはクロック信号ＣＫ１、２、３が印加さ
れている。
【００１７】次に、この従来の電源昇圧回路の動作につ
いて説明する。
いて説明する。
【００１８】先ず、初期状態において、切替スイッチ４
１がオンとなり、コンデンサ３３にはＶＤＤ電位が保持
される。また、初期状態において、コンデンサ３１、３
２はグランド電位（ＧＮＤ）となるよう設定される。
１がオンとなり、コンデンサ３３にはＶＤＤ電位が保持
される。また、初期状態において、コンデンサ３１、３
２はグランド電位（ＧＮＤ）となるよう設定される。
【００１９】そして昇圧動作が開始し、クロック信号Ｃ
Ｋ１がＨレベルとなると、スイッチングＦＥＴ１０1、
１０2がオンとなり、コンデンサ３０の端子ｂはスイッ
チングＦＥＴ１０1によりグランド電位となり、端子ａ
はレギュレータ４０からの出力電圧１Ｖとなる。このこ
とにより、コンデンサ３０には１Ｖの電圧が保持される
ことになる。また、コンデンサ３１には、レギュレータ
４０により生成された１Ｖの電圧がＶＬＣ１として保持
される。
Ｋ１がＨレベルとなると、スイッチングＦＥＴ１０1、
１０2がオンとなり、コンデンサ３０の端子ｂはスイッ
チングＦＥＴ１０1によりグランド電位となり、端子ａ
はレギュレータ４０からの出力電圧１Ｖとなる。このこ
とにより、コンデンサ３０には１Ｖの電圧が保持される
ことになる。また、コンデンサ３１には、レギュレータ
４０により生成された１Ｖの電圧がＶＬＣ１として保持
される。
【００２０】次に、クロック信号ＣＫ２がＨレベルとな
ると、スイッチングＦＥＴ１０3、１０4がオンとなり、
コンデンサ３０の端子ｂはスイッチングＦＥＴ１０3を
介してコンデンサ３１の電位である１Ｖの電位となる。
そのため、コンデンサ３０の端子ａはＧＮＤ電位に対し
て２Ｖの電位となり、この電位はスイッチングＦＥＴ１
０4を介してコンデンサ３２にＶＬＣ２として保持され
る。
ると、スイッチングＦＥＴ１０3、１０4がオンとなり、
コンデンサ３０の端子ｂはスイッチングＦＥＴ１０3を
介してコンデンサ３１の電位である１Ｖの電位となる。
そのため、コンデンサ３０の端子ａはＧＮＤ電位に対し
て２Ｖの電位となり、この電位はスイッチングＦＥＴ１
０4を介してコンデンサ３２にＶＬＣ２として保持され
る。
【００２１】次に、クロック信号ＣＫ３がＨレベルとな
ると、スイッチングＦＥＴ１０5、１０6がオンとなり、
コンデンサ３０の端子ｂはスイッチングＦＥＴ１０5を
介してコンデンサ３２の電位である２Ｖの電位となる。
そのため、コンデンサ３０の端子ａはＧＮＤ電位に対し
て３Ｖの電位となり、この電位はスイッチングＦＥＴ１
０6を介してコンデンサ３３にＶＬＣ３として保持され
る。そして、コンデンサ３３に保持された３Ｖの電圧は
ＶＬＣＤとして出力される。
ると、スイッチングＦＥＴ１０5、１０6がオンとなり、
コンデンサ３０の端子ｂはスイッチングＦＥＴ１０5を
介してコンデンサ３２の電位である２Ｖの電位となる。
そのため、コンデンサ３０の端子ａはＧＮＤ電位に対し
て３Ｖの電位となり、この電位はスイッチングＦＥＴ１
０6を介してコンデンサ３３にＶＬＣ３として保持され
る。そして、コンデンサ３３に保持された３Ｖの電圧は
ＶＬＣＤとして出力される。
【００２２】上記の説明では、説明を簡単にするため１
回のスイッチング動作でＶＬＣ１、ＶＬＣ２、ＶＬＣ３
の各電圧は、それぞれ１、２、３Ｖに到達するものとし
て説明したが、実際の昇圧動作では、ＶＬＣ１、ＶＬＣ
２、ＶＬＣ３の各電圧は、繰り返し行われる複数回のス
イッチング動作により順次昇圧されていき最終的に所定
の電圧に到達するものである。このＶＬＣ１、ＶＬＣ
２、ＶＬＣ３（ＶＬＣＤ）の電圧の時間変化を図１１に
示す。
回のスイッチング動作でＶＬＣ１、ＶＬＣ２、ＶＬＣ３
の各電圧は、それぞれ１、２、３Ｖに到達するものとし
て説明したが、実際の昇圧動作では、ＶＬＣ１、ＶＬＣ
２、ＶＬＣ３の各電圧は、繰り返し行われる複数回のス
イッチング動作により順次昇圧されていき最終的に所定
の電圧に到達するものである。このＶＬＣ１、ＶＬＣ
２、ＶＬＣ３（ＶＬＣＤ）の電圧の時間変化を図１１に
示す。
【００２３】レベルシフタ１２は、クロック信号ＣＫ１
〜３を生成するために、ＶＬＣＤを電源として動作して
いるが、電源となるＶＬＣＤに、外部からのノイズ、コ
ンデンサ３３の電荷抜け等の何らかの原因により電圧ド
ロップが発生しＶＬＣＤが低下し動作限界電圧（例えば
１．２Ｖ）以下になると、チャージポンプ回路９４を駆
動するためのクロック信号ＣＫ１〜３が出力されなくな
ってしまう。このような状態はデッドロックと呼ばれ、
一旦このデッドロック状態となると、ＶＬＣＤとして規
定の電圧が出力されなくなり表示素子が正常に動作しな
くなる。そして、この状態から復帰するためには、昇圧
動作を初期設定から再度行うことが必要となる。
〜３を生成するために、ＶＬＣＤを電源として動作して
いるが、電源となるＶＬＣＤに、外部からのノイズ、コ
ンデンサ３３の電荷抜け等の何らかの原因により電圧ド
ロップが発生しＶＬＣＤが低下し動作限界電圧（例えば
１．２Ｖ）以下になると、チャージポンプ回路９４を駆
動するためのクロック信号ＣＫ１〜３が出力されなくな
ってしまう。このような状態はデッドロックと呼ばれ、
一旦このデッドロック状態となると、ＶＬＣＤとして規
定の電圧が出力されなくなり表示素子が正常に動作しな
くなる。そして、この状態から復帰するためには、昇圧
動作を初期設定から再度行うことが必要となる。
【００２４】電圧ドロップが発生する原因としては、レ
ギュレータ４０からの出力電圧が安定する前にクロック
信号ＣＫ１〜３が入力されてしまった場合にも発生す
る。この場合の電圧ドロップには、レギュレータ４０か
らの出力電圧が１Ｖに達していない状態で昇圧動作が開
始されたことにより、コンデンサ３３に保持されていた
１．５Ｖの電圧がスイッチングＦＥＴ１０6がオンにな
ることにより放電されることにより発生する。
ギュレータ４０からの出力電圧が安定する前にクロック
信号ＣＫ１〜３が入力されてしまった場合にも発生す
る。この場合の電圧ドロップには、レギュレータ４０か
らの出力電圧が１Ｖに達していない状態で昇圧動作が開
始されたことにより、コンデンサ３３に保持されていた
１．５Ｖの電圧がスイッチングＦＥＴ１０6がオンにな
ることにより放電されることにより発生する。
【００２５】昇圧動作開示直後にＶＬＣＤに電圧ドロッ
プが発生した場合の、クロック信号ＣＫ１〜３、ＣＫ９
１〜９３の様子を図１２に示す。
プが発生した場合の、クロック信号ＣＫ１〜３、ＣＫ９
１〜９３の様子を図１２に示す。
【００２６】図１２を参照すると、ＶＬＣＤが低下して
動作限界電圧である１．２Ｖ以下になると、クロック信
号ＣＫ９１〜９３は正常にレベルシフタ１２に入力され
ているにもかかわらず、クロック信号ＣＫ１〜３が出力
されなくなってしまうことがわかる。
動作限界電圧である１．２Ｖ以下になると、クロック信
号ＣＫ９１〜９３は正常にレベルシフタ１２に入力され
ているにもかかわらず、クロック信号ＣＫ１〜３が出力
されなくなってしまうことがわかる。
【００２７】このように、従来の電源昇圧回路では、レ
ベルシフタ１２には動作限界電圧があるため、ＶＤＤを
低電圧化すると、ＶＬＣＤの電圧ドロップが発生し易く
なり安定した動作をすることができなってしまう。逆
に、安定した動作を保証しようとすると、電源電圧ＶＤ
Ｄの低電圧化を図ることができなかった。
ベルシフタ１２には動作限界電圧があるため、ＶＤＤを
低電圧化すると、ＶＬＣＤの電圧ドロップが発生し易く
なり安定した動作をすることができなってしまう。逆
に、安定した動作を保証しようとすると、電源電圧ＶＤ
Ｄの低電圧化を図ることができなかった。
【００２８】
【発明が解決しようとする課題】上述した従来の電源昇
圧回路では、レベルシフタの動作限界電圧近くまで電源
電圧を低電圧化すると、安定した動作をすることができ
ないという問題点があった。
圧回路では、レベルシフタの動作限界電圧近くまで電源
電圧を低電圧化すると、安定した動作をすることができ
ないという問題点があった。
【００２９】本発明の目的は、レベルシフタの動作限界
電圧近くまで電源電圧を低電圧化した場合でも安定して
動作することができる電源昇圧回路を提供することであ
る。
電圧近くまで電源電圧を低電圧化した場合でも安定して
動作することができる電源昇圧回路を提供することであ
る。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電源昇圧回路は、低圧電源を昇圧して高圧
電源を生成するための電源昇圧回路であって、昇圧動作
を制御するためのパルス信号を生成して複数の第１のク
ロック信号として出力しているパルス生成回路と、前記
高圧電源を電源として動作していて、前記第１のクロッ
ク信号を入力し、該第１のクロック信号の振幅を前記高
圧電源とほぼ同じ電圧までシフトして複数の第２のクロ
ック信号として出力している第１のレベルシフタと、前
記低圧電源を電源として動作していて、前記第１のクロ
ック信号を入力し、該第１のクロック信号の振幅を前記
低圧電源とほぼ同じ電圧にシフトして第３のクロック信
号として出力している第２のレベルシフタと、前記低圧
電源から一定の電圧を生成して出力しているレギュレー
タと、前記第２のクロック信号により制御され複数のコ
ンデンサ間の接続を切り替えることにより前記レギュレ
ータにより生成された電圧から前記高圧電源を生成する
ための複数の第１のスイッチング手段と、前記各第１の
スイッチング手段と並列して設けられていて前記第３の
クロック信号により制御され複数のコンデンサ間の接続
を切り替えることにより前記レギュレータにより生成さ
れた電圧から前記高圧電源を生成するための第２のスイ
ッチング手段とから構成されるチャージポンプ回路とを
有する。
に、本発明の電源昇圧回路は、低圧電源を昇圧して高圧
電源を生成するための電源昇圧回路であって、昇圧動作
を制御するためのパルス信号を生成して複数の第１のク
ロック信号として出力しているパルス生成回路と、前記
高圧電源を電源として動作していて、前記第１のクロッ
ク信号を入力し、該第１のクロック信号の振幅を前記高
圧電源とほぼ同じ電圧までシフトして複数の第２のクロ
ック信号として出力している第１のレベルシフタと、前
記低圧電源を電源として動作していて、前記第１のクロ
ック信号を入力し、該第１のクロック信号の振幅を前記
低圧電源とほぼ同じ電圧にシフトして第３のクロック信
号として出力している第２のレベルシフタと、前記低圧
電源から一定の電圧を生成して出力しているレギュレー
タと、前記第２のクロック信号により制御され複数のコ
ンデンサ間の接続を切り替えることにより前記レギュレ
ータにより生成された電圧から前記高圧電源を生成する
ための複数の第１のスイッチング手段と、前記各第１の
スイッチング手段と並列して設けられていて前記第３の
クロック信号により制御され複数のコンデンサ間の接続
を切り替えることにより前記レギュレータにより生成さ
れた電圧から前記高圧電源を生成するための第２のスイ
ッチング手段とから構成されるチャージポンプ回路とを
有する。
【００３１】本発明によれば、高圧電源に何らかの理由
により電圧ドロップが発生し、高圧電源が第１のレベル
シフタの動作限界電圧以下となり、第１のレベルシフト
から第２のクロック信号がチャージポンプ回路に入力さ
れなくなった場合でも、低圧電源を電源とする第２のレ
ベルシフタにより生成された第３のクロック信号はチャ
ージポンプ回路に入力される。そして、チャージポンプ
回路では、第１のスイッチング手段による昇圧動作の代
わりに、第２のスイッチング手段による昇圧動作が行わ
れ、高圧電源の昇圧動作は正常に行われる。従って、低
圧電源を低電圧化した場合でも、デッドロック状態とな
ることなく安定した昇圧動作を行うことができる。
により電圧ドロップが発生し、高圧電源が第１のレベル
シフタの動作限界電圧以下となり、第１のレベルシフト
から第２のクロック信号がチャージポンプ回路に入力さ
れなくなった場合でも、低圧電源を電源とする第２のレ
ベルシフタにより生成された第３のクロック信号はチャ
ージポンプ回路に入力される。そして、チャージポンプ
回路では、第１のスイッチング手段による昇圧動作の代
わりに、第２のスイッチング手段による昇圧動作が行わ
れ、高圧電源の昇圧動作は正常に行われる。従って、低
圧電源を低電圧化した場合でも、デッドロック状態とな
ることなく安定した昇圧動作を行うことができる。
【００３２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３３】図１は本発明の一実施形態の電源昇圧回路
の構成を示すブロック図である。図１において、図７中
の構成要素と同一の構成要素には同一の符号を付し、説
明を省略するものとする。
の構成を示すブロック図である。図１において、図７中
の構成要素と同一の構成要素には同一の符号を付し、説
明を省略するものとする。
【００３４】本実施形態の電源昇圧回路は、図１に示す
ように、パルス生成回路１１と、レベルシフタ１２、１
４と、チャージポンプ回路１３とから構成されている。
本実施形態の電源昇圧回路は、図７に示した従来の電源
昇圧回路に対して、ＶＤＤを電源とするレベルシフタ１
４を新たに設け、チャージポンプ回路９３をチャージポ
ンプ回路１３に置き換えたものである。
ように、パルス生成回路１１と、レベルシフタ１２、１
４と、チャージポンプ回路１３とから構成されている。
本実施形態の電源昇圧回路は、図７に示した従来の電源
昇圧回路に対して、ＶＤＤを電源とするレベルシフタ１
４を新たに設け、チャージポンプ回路９３をチャージポ
ンプ回路１３に置き換えたものである。
【００３５】レベルシフタ１４は、ＶＤＤを電源として
動作し、パルス生成回路１１からのクロック信号ＣＫ９
１〜９３を入力し、その振幅をＶＤＤとほぼ同じ電圧に
シフトしてクロック信号ＣＫ２１〜２３として出力して
いる。ただし、クロック信号ＣＫ９１〜９３は振幅が
１．５Ｖの信号となっているため、クロック信号ＣＫ９
１〜９３とクロック信号ＣＫ２１〜２３の振幅は１．５
Ｖでともに同じとなる。
動作し、パルス生成回路１１からのクロック信号ＣＫ９
１〜９３を入力し、その振幅をＶＤＤとほぼ同じ電圧に
シフトしてクロック信号ＣＫ２１〜２３として出力して
いる。ただし、クロック信号ＣＫ９１〜９３は振幅が
１．５Ｖの信号となっているため、クロック信号ＣＫ９
１〜９３とクロック信号ＣＫ２１〜２３の振幅は１．５
Ｖでともに同じとなる。
【００３６】このレベルシフタ１４が設けられているの
は、レベルシフタ１２により発生する遅延量と同じ遅延
量をクロック信号ＣＫ２１〜２３に発生させることによ
り、チャージポンプ回路１３に入力されるクロック信号
ＣＫ１〜３とクロック信号ＣＫ２１〜２３の位相を合わ
せるためである。従って、シフト回路１２により発生す
る遅延量が問題とならない場合にはクロック信号ＣＫ９
１〜９３を直接チャージポンプ回路１３にクロック信号
ＣＫ２１〜２３として入力するようにしてもよい。ま
た、レベルシフタ１４の代わりにレベルシフタ１２と同
じ量の遅延を発生させる遅延回路を用いるようにしても
よい。
は、レベルシフタ１２により発生する遅延量と同じ遅延
量をクロック信号ＣＫ２１〜２３に発生させることによ
り、チャージポンプ回路１３に入力されるクロック信号
ＣＫ１〜３とクロック信号ＣＫ２１〜２３の位相を合わ
せるためである。従って、シフト回路１２により発生す
る遅延量が問題とならない場合にはクロック信号ＣＫ９
１〜９３を直接チャージポンプ回路１３にクロック信号
ＣＫ２１〜２３として入力するようにしてもよい。ま
た、レベルシフタ１４の代わりにレベルシフタ１２と同
じ量の遅延を発生させる遅延回路を用いるようにしても
よい。
【００３７】次に、チャージポンプ回路１３の回路図を
図２に示す。図２において、図９中の構成要素と同一の
構成要素には同一の符号を付し、説明を省略するものと
する。
図２に示す。図２において、図９中の構成要素と同一の
構成要素には同一の符号を付し、説明を省略するものと
する。
【００３８】チャージポンプ回路１３は、図２に示すよ
うに、レギュレータ４０と、切替スイッチ４１と、スイ
ッチングＦＥＴ１０1〜１０6、２０1〜２０6と、コンデ
ンサ３０〜３３とから構成されている。
うに、レギュレータ４０と、切替スイッチ４１と、スイ
ッチングＦＥＴ１０1〜１０6、２０1〜２０6と、コンデ
ンサ３０〜３３とから構成されている。
【００３９】本実施形態におけるチャージポンプ回路１
３は、図９に示した従来の電源昇圧回路におけるチャー
ジポンプ回路９３に対して、スイッチングＦＥＴ２０1
〜２０6が新たに設けられたものである。
３は、図９に示した従来の電源昇圧回路におけるチャー
ジポンプ回路９３に対して、スイッチングＦＥＴ２０1
〜２０6が新たに設けられたものである。
【００４０】スイッチングＦＥＴ２０1〜２０6は、それ
ぞれ、ゲートにレベルシフタ１４からのクロック信号Ｃ
Ｋ２１〜２３が入力され、スイッチングＦＥＴ１０1〜
１０6に対して並列して設けられている。
ぞれ、ゲートにレベルシフタ１４からのクロック信号Ｃ
Ｋ２１〜２３が入力され、スイッチングＦＥＴ１０1〜
１０6に対して並列して設けられている。
【００４１】本実施形態の電源昇圧回路では、スイッチ
ングＦＥＴ１０1〜１０6はクロック信号ＣＫ１〜３によ
り制御され、スイッチングＦＥＴ２０1〜２０6はクロッ
ク信号ＣＫ２１〜２３により制御される。そして、クロ
ック信号ＣＫ１〜３とクロック信号ＣＫ２１〜２３は同
じタイミングでＨ、Ｌが切り替わる信号であるためスイ
ッチングＦＥＴ１０1〜１０6とスイッチングＦＥＴ２０
1〜２０6は、同じタイミングでオン／オフするように制
御される。
ングＦＥＴ１０1〜１０6はクロック信号ＣＫ１〜３によ
り制御され、スイッチングＦＥＴ２０1〜２０6はクロッ
ク信号ＣＫ２１〜２３により制御される。そして、クロ
ック信号ＣＫ１〜３とクロック信号ＣＫ２１〜２３は同
じタイミングでＨ、Ｌが切り替わる信号であるためスイ
ッチングＦＥＴ１０1〜１０6とスイッチングＦＥＴ２０
1〜２０6は、同じタイミングでオン／オフするように制
御される。
【００４２】次に、本実施形態の電源昇圧回路の動作に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
【００４３】正常に昇圧動作が行われＶＬＣＤが所定の
電圧である３Ｖに到達する場合の動作は、従来の電源昇
圧回路における動作と全く同一であるためその説明は省
略する。
電圧である３Ｖに到達する場合の動作は、従来の電源昇
圧回路における動作と全く同一であるためその説明は省
略する。
【００４４】以下に、ＶＬＣＤに電圧ドロップが発生
し、レベルシフタ１２の動作限界電圧以下となった場合
の、本実施形態の電源昇圧回路の動作を説明する。ここ
では、説明を具体的にするために通常は１．５Ｖである
ＶＬＣＤが１．１Ｖまでドロップした場合を用いて説明
する。
し、レベルシフタ１２の動作限界電圧以下となった場合
の、本実施形態の電源昇圧回路の動作を説明する。ここ
では、説明を具体的にするために通常は１．５Ｖである
ＶＬＣＤが１．１Ｖまでドロップした場合を用いて説明
する。
【００４５】ＶＬＣＤがレベルシフタ１２の動作限界電
圧である１．２Ｖ以下である１．１Ｖまでドロップする
と、レベルシフタ１２は動作を停止し、クロック信号Ｃ
Ｋ１〜３は出力されなくなる。しかし、このような場合
でも、ＶＤＤを電源として動作しているレベルシフタ１
４は正常に動作するため、クロック信号ＣＫ２１〜２３
は正常にチャージポンプ回路１３に入力される。そのた
め、チャージポンプ回路１３では、スイッチングＦＥＴ
１０1〜１０6によるスイッチング制御の代わりに、スイ
ッチングＦＥＴ２０1〜２０6によるスイッチング制御が
行われ、ＶＬＣＤは１．１Ｖから昇圧されていく。
圧である１．２Ｖ以下である１．１Ｖまでドロップする
と、レベルシフタ１２は動作を停止し、クロック信号Ｃ
Ｋ１〜３は出力されなくなる。しかし、このような場合
でも、ＶＤＤを電源として動作しているレベルシフタ１
４は正常に動作するため、クロック信号ＣＫ２１〜２３
は正常にチャージポンプ回路１３に入力される。そのた
め、チャージポンプ回路１３では、スイッチングＦＥＴ
１０1〜１０6によるスイッチング制御の代わりに、スイ
ッチングＦＥＴ２０1〜２０6によるスイッチング制御が
行われ、ＶＬＣＤは１．１Ｖから昇圧されていく。
【００４６】そして、ＶＬＣＤの昇圧が行われＶＬＣＤ
がレベルシフタ１２の動作限界電圧以上となると、レベ
ルシフタ１２は正常に動作するようになり、クロック信
号ＣＫ１〜３が出力されるようになる。
がレベルシフタ１２の動作限界電圧以上となると、レベ
ルシフタ１２は正常に動作するようになり、クロック信
号ＣＫ１〜３が出力されるようになる。
【００４７】そして、スイッチングＦＥＴ１０1〜１０6
及び２０1〜２０6は、それぞれのソースまたはドレイン
とゲート電圧との差がそれぞれのスイッチングＦＥＴの
しきい値電圧Ｖth以上である場合にオンして、チャージ
ポンプ回路１３における昇圧動作が行われる。
及び２０1〜２０6は、それぞれのソースまたはドレイン
とゲート電圧との差がそれぞれのスイッチングＦＥＴの
しきい値電圧Ｖth以上である場合にオンして、チャージ
ポンプ回路１３における昇圧動作が行われる。
【００４８】従って、ＶＬＣＤの電圧値が、初めはスイ
ッチングＦＥＴ１０1〜１０6がオンするよりも小さな値
であって、チャージポンプ回路１３における昇圧動作に
応じて大きくなり、最終的にＶＤＤよりも大きな電圧値
になるような場合には、スイッチングＦＥＴ１０1〜１
０6及び２０1〜２０6は、次のような順序で動作する。
すなわち、最初は、スイッチングＦＥＴ２０1〜２０6の
みが動作し、次に、スイッチングＦＥＴ１０1〜１０6及
び２０1〜２０6の両方が動作し、最後は、スイッチング
ＦＥＴ１０1〜１０6のみが動作する。
ッチングＦＥＴ１０1〜１０6がオンするよりも小さな値
であって、チャージポンプ回路１３における昇圧動作に
応じて大きくなり、最終的にＶＤＤよりも大きな電圧値
になるような場合には、スイッチングＦＥＴ１０1〜１
０6及び２０1〜２０6は、次のような順序で動作する。
すなわち、最初は、スイッチングＦＥＴ２０1〜２０6の
みが動作し、次に、スイッチングＦＥＴ１０1〜１０6及
び２０1〜２０6の両方が動作し、最後は、スイッチング
ＦＥＴ１０1〜１０6のみが動作する。
【００４９】つまり、本実施形態の電源昇圧回路では、
ＶＬＣＤが正常に昇圧されていく途中で、スイッチング
ＦＥＴ２０1〜２０6によるスイッチング制御からスイッ
チングＦＥＴ１０1〜１０6によるスイッチング制御に自
動的に切り替わっていくのである。
ＶＬＣＤが正常に昇圧されていく途中で、スイッチング
ＦＥＴ２０1〜２０6によるスイッチング制御からスイッ
チングＦＥＴ１０1〜１０6によるスイッチング制御に自
動的に切り替わっていくのである。
【００５０】このようにして、ＶＬＣＤに一時的な電圧
ドロップが発生した場合でも、本実施形態の電源昇圧回
路はデッドロック状態となることなくＶＬＣＤは昇圧さ
れていき、所定の電圧である３Ｖまで昇圧されることと
なる。
ドロップが発生した場合でも、本実施形態の電源昇圧回
路はデッドロック状態となることなくＶＬＣＤは昇圧さ
れていき、所定の電圧である３Ｖまで昇圧されることと
なる。
【００５１】本実施形態の電源昇圧回路による昇圧動作
により、ＶＬＣ１、２、３が昇圧されていく様子を図３
に示す。図３を参照するとわかるように、ＶＬＣ３（Ｖ
ＬＣＤ）の電圧が初期値である１．５Ｖから何らかの理
由により電圧ドロップが発生しレベルシフタ１２の動作
限界電圧以下となった場合でも、電圧ドロップからの復
帰後ＶＬＣ３（ＶＬＣＤ）は正常に昇圧されていき所定
の電圧である３Ｖに到達することがわかる。
により、ＶＬＣ１、２、３が昇圧されていく様子を図３
に示す。図３を参照するとわかるように、ＶＬＣ３（Ｖ
ＬＣＤ）の電圧が初期値である１．５Ｖから何らかの理
由により電圧ドロップが発生しレベルシフタ１２の動作
限界電圧以下となった場合でも、電圧ドロップからの復
帰後ＶＬＣ３（ＶＬＣＤ）は正常に昇圧されていき所定
の電圧である３Ｖに到達することがわかる。
【００５２】上記で説明したように、本実施形態の電源
昇圧回路によれば、ＶＬＣＤに何らかの理由により電圧
ドロップが発生し、ＶＬＣＤがレベルシフタ１２の動作
限界電圧以下となり、レベルシフタ１２からクロック信
号ＣＫ１〜３がチャージポンプ回路１３に入力されなく
なった場合でも、ＶＤＤを電源とするレベルシフタ１３
により生成されたクロック信号ＣＫ２１〜２３はチャー
ジポンプ回路１３に入力される。そして、チャージポン
プ回路１３では、スイッチングＦＥＴ１０1〜１０6によ
る昇圧動作の代わりに、スイッチングＦＥＴ２０1〜２
０6による昇圧動作が行われ、ＶＬＣＤの昇圧動作は正
常に行われる。
昇圧回路によれば、ＶＬＣＤに何らかの理由により電圧
ドロップが発生し、ＶＬＣＤがレベルシフタ１２の動作
限界電圧以下となり、レベルシフタ１２からクロック信
号ＣＫ１〜３がチャージポンプ回路１３に入力されなく
なった場合でも、ＶＤＤを電源とするレベルシフタ１３
により生成されたクロック信号ＣＫ２１〜２３はチャー
ジポンプ回路１３に入力される。そして、チャージポン
プ回路１３では、スイッチングＦＥＴ１０1〜１０6によ
る昇圧動作の代わりに、スイッチングＦＥＴ２０1〜２
０6による昇圧動作が行われ、ＶＬＣＤの昇圧動作は正
常に行われる。
【００５３】このような動作により、本実施形態の電源
昇圧回路によれば、ＶＤＤを１．５Ｖのように低電圧化
しても、デッドロックを発生させずに安定した昇圧動作
を行うことができるようになる。
昇圧回路によれば、ＶＤＤを１．５Ｖのように低電圧化
しても、デッドロックを発生させずに安定した昇圧動作
を行うことができるようになる。
【００５４】本実施形態の電源昇圧回路は、図７に示し
た従来の電源昇圧回路に対して、レベルシフタ１４と、
６つのスイッチングＦＥＴ１０1〜２０6を追加するのみ
で実現することができるため、チップ面積を大幅に増加
することなく安定した昇圧動作を行うことを保証するこ
とができる。
た従来の電源昇圧回路に対して、レベルシフタ１４と、
６つのスイッチングＦＥＴ１０1〜２０6を追加するのみ
で実現することができるため、チップ面積を大幅に増加
することなく安定した昇圧動作を行うことを保証するこ
とができる。
【００５５】なお、本実施形態において新たに設けられ
たスイッチングＦＥＴ１０1〜２０6としては、図１０に
示した構造のスイッチングＦＥＴあるいは図４に示す構
造のスイッチングＦＥＴを用いることができる。図４に
示すスイッチングＦＥＴは、ＮチャネルＭＯＳトランジ
スタ５２と、ＰチャネルＭＯＳトランジスタ５１と、イ
ンバータ５３とから構成されている。インバータ５３
は、クロック信号ＣＫ１、２、３の論理を反転した反転
信号を出力している。そして、ＰチャネルＭＯＳトラン
ジスタ５１のゲートにはクロック信号ＣＫ１、２、３が
印加され、ＮチャネルＭＯＳトランジスタ５２のゲート
にはインバータ５３からの反転信号が印加されている。
たスイッチングＦＥＴ１０1〜２０6としては、図１０に
示した構造のスイッチングＦＥＴあるいは図４に示す構
造のスイッチングＦＥＴを用いることができる。図４に
示すスイッチングＦＥＴは、ＮチャネルＭＯＳトランジ
スタ５２と、ＰチャネルＭＯＳトランジスタ５１と、イ
ンバータ５３とから構成されている。インバータ５３
は、クロック信号ＣＫ１、２、３の論理を反転した反転
信号を出力している。そして、ＰチャネルＭＯＳトラン
ジスタ５１のゲートにはクロック信号ＣＫ１、２、３が
印加され、ＮチャネルＭＯＳトランジスタ５２のゲート
にはインバータ５３からの反転信号が印加されている。
【００５６】また、オン抵抗を小さくすることを目的と
して、図５（ａ）あるいは図５（ｂ）に示すように、図
１０あるいは図４に示したスイッチングＦＥＴに対し
て、ノンドープのＮチャネルＭＯＳトランジスタ５４を
通常のＮチャネルＭＯＳトランジスタ５２と並列に接続
するようにしたものを、スイッチングＦＥＴ１０2〜１
０6、２０2〜２０6として使用してもよい。
して、図５（ａ）あるいは図５（ｂ）に示すように、図
１０あるいは図４に示したスイッチングＦＥＴに対し
て、ノンドープのＮチャネルＭＯＳトランジスタ５４を
通常のＮチャネルＭＯＳトランジスタ５２と並列に接続
するようにしたものを、スイッチングＦＥＴ１０2〜１
０6、２０2〜２０6として使用してもよい。
【００５７】ここで、ノンドープのトランジスタとは、
ドーピングによりしきい値Ｖthの設定を行っている通常
のトランジスタとは異なり、ドーピングをせずにしきい
値Ｖthを０Ｖに設定しているトランジスタのことであ
る。
ドーピングによりしきい値Ｖthの設定を行っている通常
のトランジスタとは異なり、ドーピングをせずにしきい
値Ｖthを０Ｖに設定しているトランジスタのことであ
る。
【００５８】但し、ＧＮＤと直接接続されているスイッ
チングＦＥＴ１０1、２０1として、ノンドープのＮチャ
ネルＭＯＳトランジスタを用いることはできない。その
理由は、クロック信号ＣＫ１、２１がＬとなった場合で
も、クロック信号ＣＫ１、２１とＧＮＤとの間が０Ｖで
も、またわずかな電位差でもあるとスイッチングＦＥＴ
１０1、２０1がオンしてしまい正常な昇圧動作を行うこ
とができなくなってしまうためである。
チングＦＥＴ１０1、２０1として、ノンドープのＮチャ
ネルＭＯＳトランジスタを用いることはできない。その
理由は、クロック信号ＣＫ１、２１がＬとなった場合で
も、クロック信号ＣＫ１、２１とＧＮＤとの間が０Ｖで
も、またわずかな電位差でもあるとスイッチングＦＥＴ
１０1、２０1がオンしてしまい正常な昇圧動作を行うこ
とができなくなってしまうためである。
【００５９】また、スイッチングＦＥＴ１０2〜１０6、
２０2〜２０6を、図６（ａ）に示すように、ノンドープ
のＮチャネルＭＯＳトランジスタ５４のみにより構成し
たり、あるいは図６（ｂ）に示すように、ノンドープの
ＮチャネルＭＯＳトランジスタ５４と、通常のＰチャネ
ルＭＯＳトランジスタ５１と、インバータ５３とから構
成するようにしてもよい。
２０2〜２０6を、図６（ａ）に示すように、ノンドープ
のＮチャネルＭＯＳトランジスタ５４のみにより構成し
たり、あるいは図６（ｂ）に示すように、ノンドープの
ＮチャネルＭＯＳトランジスタ５４と、通常のＰチャネ
ルＭＯＳトランジスタ５１と、インバータ５３とから構
成するようにしてもよい。
【００６０】ただし、スイッチングＦＥＴのソースある
いはドレインの電圧値とＶＤＤの電圧値との関係によっ
ては、スイッチングＦＥＴ２０1〜２０6としてＰチャネ
ルＭＯＳトランジスタを用いることはできない。
いはドレインの電圧値とＶＤＤの電圧値との関係によっ
ては、スイッチングＦＥＴ２０1〜２０6としてＰチャネ
ルＭＯＳトランジスタを用いることはできない。
【００６１】例えば、ＶＤＤ＝１．５Ｖ、ＶＬＣＤ＝
３．０Ｖ（昇圧済み）の時、スイッチングＦＥＴ２０6
を構成しているＰチャネルＭＯＳトランジスタのゲート
にＨレベル（１．５Ｖ）が印加されても、ソース（又は
ドレイン）が３．０Ｖであるので、オフしない。従っ
て、スイッチングＦＥＴ２０6にＰチャネルＭＯＳトラ
ンジスタが使われていると、このようなときに、ＶＬＣ
３とＶＬＣ２が常に直結されてしまい、昇圧できなくな
る。
３．０Ｖ（昇圧済み）の時、スイッチングＦＥＴ２０6
を構成しているＰチャネルＭＯＳトランジスタのゲート
にＨレベル（１．５Ｖ）が印加されても、ソース（又は
ドレイン）が３．０Ｖであるので、オフしない。従っ
て、スイッチングＦＥＴ２０6にＰチャネルＭＯＳトラ
ンジスタが使われていると、このようなときに、ＶＬＣ
３とＶＬＣ２が常に直結されてしまい、昇圧できなくな
る。
【００６２】このような制限は、ＰチャネルＭＯＳトラ
ンジスタのしきい値電圧Ｖthと昇圧後の電圧とに依存す
るので、使用条件により適宜選択すればよい。
ンジスタのしきい値電圧Ｖthと昇圧後の電圧とに依存す
るので、使用条件により適宜選択すればよい。
【００６３】また、一般に、ＰチャネルＭＯＳトランジ
スタをスイッチングＦＥＴとして用いる場合に確実にオ
フするためには、バックゲート（基板）は、ソースかド
レインのうち、電圧の高い方に接続することが必要とな
る。
スタをスイッチングＦＥＴとして用いる場合に確実にオ
フするためには、バックゲート（基板）は、ソースかド
レインのうち、電圧の高い方に接続することが必要とな
る。
【００６４】しかし、図２に示したチャージポンプ回路
のスイッチングＦＥＴ２０1〜２０6においては、スイッ
チングの状態によって、ソース／ドレインのどちらの電
圧が高くなるか一定ではない。例えば、スイッチングＦ
ＥＴ２０4は、ソースとドレインとは、それぞれＶＬＣ
２と端子ａとに接続されており、端子ａは、タイミング
により、ＶＬＣ１と直接接続される場合もあり、また、
ＶＬＣ３と直接接続されることもある。
のスイッチングＦＥＴ２０1〜２０6においては、スイッ
チングの状態によって、ソース／ドレインのどちらの電
圧が高くなるか一定ではない。例えば、スイッチングＦ
ＥＴ２０4は、ソースとドレインとは、それぞれＶＬＣ
２と端子ａとに接続されており、端子ａは、タイミング
により、ＶＬＣ１と直接接続される場合もあり、また、
ＶＬＣ３と直接接続されることもある。
【００６５】すなわち、スイッチングＦＥＴ２０4につ
いては、ソースの電圧がドレインの電圧よりも高いタイ
ミングと、ソースの電圧がドレインの電圧よりも低いタ
イミングとがある。このような場合には、２つのＰチャ
ネルＭＯＳトランジスタを直列に接続し、それぞれのバ
ックゲートを、それぞれ直列接続点とは反対の側の電極
に接続すればよい。ソースとドレインの電圧関係がタイ
ミングに依らない場合には、１つのＰチャネルＭＯＳト
ランジスタでよい。
いては、ソースの電圧がドレインの電圧よりも高いタイ
ミングと、ソースの電圧がドレインの電圧よりも低いタ
イミングとがある。このような場合には、２つのＰチャ
ネルＭＯＳトランジスタを直列に接続し、それぞれのバ
ックゲートを、それぞれ直列接続点とは反対の側の電極
に接続すればよい。ソースとドレインの電圧関係がタイ
ミングに依らない場合には、１つのＰチャネルＭＯＳト
ランジスタでよい。
【００６６】本実施形態では、説明を簡単にするために
昇圧の段数が３段の場合を用いて説明したが、本発明は
これに限定されるものではなく、昇圧の段数が３段でな
く任意の複数段であって、ＶＤＤをより高い電圧に昇圧
する場合でも同様に適用することができるものである。
昇圧の段数が３段の場合を用いて説明したが、本発明は
これに限定されるものではなく、昇圧の段数が３段でな
く任意の複数段であって、ＶＤＤをより高い電圧に昇圧
する場合でも同様に適用することができるものである。
【００６７】また、本実施形態では、マイクロコンピュ
ータ用の電源である１．５ＶのＶＤＤを、ＬＣＤ駆動用
の３ＶのＶＬＣＤに昇圧する場合を用いて説明したが、
低圧電源を高圧電源に昇圧するための電源昇圧回路であ
れば同様に適用することができるものである。
ータ用の電源である１．５ＶのＶＤＤを、ＬＣＤ駆動用
の３ＶのＶＬＣＤに昇圧する場合を用いて説明したが、
低圧電源を高圧電源に昇圧するための電源昇圧回路であ
れば同様に適用することができるものである。
【００６８】また、以上の説明では、低圧電源を昇圧し
て高圧電源を生成するための電源昇圧回路について説明
したが、本発明はこれに限られるものではなく、一定の
電圧を生成し出力するレギュレータの電圧をチャージポ
ンプ回路によって昇圧する回路であってチャージポンプ
回路のスイッチング制御用にレベルシフタを用いている
回路を含むものであれば、どのような構成であってもよ
い。例えば、レギュレータが生成する電圧が複数の電圧
値を取り得るようになっていて、この電圧の値に応じ
て、電源電圧を昇圧するかまたは降圧するかが切り換え
られるようになっている回路、あるいは、常時、電源電
圧よりも降圧した電圧または電源電圧と同じ電圧を出力
する回路であってもよい。
て高圧電源を生成するための電源昇圧回路について説明
したが、本発明はこれに限られるものではなく、一定の
電圧を生成し出力するレギュレータの電圧をチャージポ
ンプ回路によって昇圧する回路であってチャージポンプ
回路のスイッチング制御用にレベルシフタを用いている
回路を含むものであれば、どのような構成であってもよ
い。例えば、レギュレータが生成する電圧が複数の電圧
値を取り得るようになっていて、この電圧の値に応じ
て、電源電圧を昇圧するかまたは降圧するかが切り換え
られるようになっている回路、あるいは、常時、電源電
圧よりも降圧した電圧または電源電圧と同じ電圧を出力
する回路であってもよい。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
レベルシフタの動作限界電圧近くまで電源電圧を低電圧
化した場合でも安定した動作を保証することができると
いう効果を得ることができる。
レベルシフタの動作限界電圧近くまで電源電圧を低電圧
化した場合でも安定した動作を保証することができると
いう効果を得ることができる。
【図１】本発明の一実施形態の電源昇圧回路の構成を示
すブロック図である。
すブロック図である。
【図２】図１中のチャージポンプ回路１３の構成を示す
回路図である。
回路図である。
【図３】本実施形態の電源昇圧回路による昇圧動作によ
り、ＶＬＣ１、２、３が昇圧されていく様子を示す図で
ある。
り、ＶＬＣ１、２、３が昇圧されていく様子を示す図で
ある。
【図４】本実施形態におけるスイッチングＦＥＴ１０1
〜１０6の構成を示す図である。
〜１０6の構成を示す図である。
【図５】図１０のスイッチングＦＥＴにノンドープのＮ
チャネルＭＯＳトランジスタを追加した構造のスイッチ
ングＦＥＴの構成を示す図（図５（ａ））、および図４
のスイッチングＦＥＴにノンドープのＮチャネルＭＯＳ
トランジスタを追加した構造のスイッチングＦＥＴの構
成を示す図（図５（ｂ））である。
チャネルＭＯＳトランジスタを追加した構造のスイッチ
ングＦＥＴの構成を示す図（図５（ａ））、および図４
のスイッチングＦＥＴにノンドープのＮチャネルＭＯＳ
トランジスタを追加した構造のスイッチングＦＥＴの構
成を示す図（図５（ｂ））である。
【図６】ノンドープのＮチャネルＭＯＳトランジスタの
みにより構成されたスイッチングＦＥＴの構成を示す図
（図６（ａ））、およびノンドープのＮチャネルＭＯＳ
トランジスタと通常のＰチャネルＭＯＳトランジスタに
より構成されたスイッチングＦＥＴの構成を示す図（図
６（ｂ））である。
みにより構成されたスイッチングＦＥＴの構成を示す図
（図６（ａ））、およびノンドープのＮチャネルＭＯＳ
トランジスタと通常のＰチャネルＭＯＳトランジスタに
より構成されたスイッチングＦＥＴの構成を示す図（図
６（ｂ））である。
【図７】従来の電源昇圧回路の構成を示すブロック図で
ある。
ある。
【図８】パルス生成回路１１により生成されるクロック
信号ＣＫ９１〜９３の波形を示すタイミングチャート
（図８（ａ））と、レベルシフタ１２により生成される
クロック信号ＣＫ１〜３の波形を示すタイミングチャー
ト（図８（ｂ））である。
信号ＣＫ９１〜９３の波形を示すタイミングチャート
（図８（ａ））と、レベルシフタ１２により生成される
クロック信号ＣＫ１〜３の波形を示すタイミングチャー
ト（図８（ｂ））である。
【図９】図７中のチャージポンプ回路９３の構成を示す
回路図である。
回路図である。
【図１０】スイッチングＦＥＴ１０1〜１０6の構成を示
す図である。
す図である。
【図１１】ＶＬＣ１、ＶＬＣ２、ＶＬＣ３（ＶＬＣＤ）
の電圧の時間変化を示す図である。
の電圧の時間変化を示す図である。
【図１２】ＶＬＣＤが昇圧動作開示直後に低下した場合
の、クロック信号ＣＫ１〜３、ＣＫ９１〜９３の様子を
示す図である。
の、クロック信号ＣＫ１〜３、ＣＫ９１〜９３の様子を
示す図である。
１０1〜１０6 スイッチングＦＥＴ １１ パルス生成回路 １２ レベルシフタ １３ チャージポンプ回路 １４ レベルシフタ ２０1〜２０6 スイッチングＦＥＴ ３０〜３３ コンデンサ ４０ レギュレータ ４１ 切替スイッチ ５１ ＰチャネルＭＯＳトランジスタ ５２ ＮチャネルＭＯＳトランジスタ ５３ インバータ ５４ ノンドープＮチャネルＭＯＳトランジスタ ９３ チャージポンプ回路 ＣＫ１〜３ クロック信号 ＣＫ２１〜２３ クロック信号 ＣＫ９１〜９３ クロック信号
Claims (7)
- 【請求項１】 低圧電源を昇圧して高圧電源を生成する
ための電源昇圧回路であって、 昇圧動作を制御するためのパルス信号を生成して複数の
第１のクロック信号として出力しているパルス生成回路
と、 前記高圧電源を電源として動作していて、前記第１のク
ロック信号を入力し、該第１のクロック信号の振幅を前
記高圧電源とほぼ同じ電圧までシフトして複数の第２の
クロック信号として出力している第１のレベルシフタ
と、 前記低圧電源を電源として動作していて、前記第１のク
ロック信号を入力し、該第１のクロック信号の振幅を前
記低圧電源とほぼ同じ電圧にシフトして第３のクロック
信号として出力している第２のレベルシフタと、 前記低圧電源から一定の電圧を生成して出力しているレ
ギュレータと、前記第２のクロック信号により制御され
複数のコンデンサ間の接続を切り替えることにより前記
レギュレータにより生成された電圧から前記高圧電源を
生成するための複数の第１のスイッチング手段と、前記
各第１のスイッチング手段と並列して設けられていて前
記第３のクロック信号により制御され複数のコンデンサ
間の接続を切り替えることにより前記レギュレータによ
り生成された電圧から前記高圧電源を生成するための第
２のスイッチング手段とから構成されるチャージポンプ
回路と、 を有する電源昇圧回路。 - 【請求項２】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記第２または第３のクロック信号がゲート
に印加され、スイッチング制御を行う２つの電源ライン
のうちの一方の電源ラインにドレインが接続され、他方
の電源ラインにソースが接続されたＮチャネルＭＯＳト
ランジスタから構成される請求項１記載の電源昇圧回
路。 - 【請求項３】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記第２または第３のクロック信号がゲート
に印加され、スイッチング制御を行う２つの電源ライン
のうちの一方の電源ラインにドレインが接続され、他方
の電源ラインにソースが接続されたＮチャネルＭＯＳト
ランジスタと、 入力された前記第２または第３のクロック信号がゲート
に印加され、前記一方の電源ラインにドレインが接続さ
れ、前記他方の電源ラインにソースが接続されたノンド
ープのＮチャネルＭＯＳトランジスタとから構成される
請求項１記載の電源昇圧回路。 - 【請求項４】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記第２または第３のクロック信号がゲート
に印加され、前記一方の電源ラインにドレインが接続さ
れ、前記他方の電源ラインにソースが接続されたノンド
ープのＮチャネルＭＯＳトランジスタとから構成される
請求項１記載の電源昇圧回路。 - 【請求項５】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記２または第３のクロック信号の論理を反
転した反転信号を出力するインバータと、 入力された前記第２または第３のクロック信号がゲート
に印加され、スイッチング制御を行う２つの電源ライン
のうちの一方の電源ラインにドレインが接続され、他方
の電源ラインにソースが接続されたＮチャネルＭＯＳト
ランジスタと、 ゲートに前記インバータからの反転信号が印加され、前
記一方の電源ラインにソースが接続され、前記他方の電
源ラインにドレインが接続されたＰチャネルＭＯＳトラ
ンジスタとから構成される請求項１記載の電源昇圧回
路。 - 【請求項６】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記２または第３のクロック信号の論理を反
転した反転信号を出力するインバータと、 入力された前記第２または第３のクロック信号がゲート
に印加され、スイッチング制御を行う２つの電源ライン
のうちの一方の電源ラインにドレインが接続され、他方
の電源ラインにソースが接続されたＮチャネルＭＯＳト
ランジスタと、 ゲートに前記インバータからの反転信号が印加され、前
記一方の電源ラインにソースが接続され、前記他方の電
源ラインにドレインが接続されたＰチャネルＭＯＳトラ
ンジスタと、 入力された前記第２または第３のクロック信号がゲート
に印加され、前記一方の電源ラインにドレインが接続さ
れ、前記他方の電源ラインにソースが接続されたノンド
ープのＮチャネルＭＯＳトランジスタとから構成される
請求項１記載の電源昇圧回路。 - 【請求項７】 前記複数の第１および第２のスイッチン
グ手段が、それぞれ、 入力された前記２または第３のクロック信号の論理を反
転した反転信号を出力するインバータと、 ゲートに前記インバータからの反転信号が印加され、ス
イッチング制御を行う２つの電源ラインのうちの一方の
電源ラインにソースが接続され、他方の電源ラインにド
レインが接続されたＰチャネルＭＯＳトランジスタと、 入力された前記第２または第３のクロック信号がゲート
に印加され、前記一方の電源ラインにドレインが接続さ
れ、前記他方の電源ラインにソースが接続されたノンド
ープのＮチャネルＭＯＳトランジスタとから構成される
請求項１記載の電源昇圧回路。
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| JP2001023995A JP3430155B2 (ja) | 2001-01-31 | 2001-01-31 | 電源昇圧回路 |
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