JP3506222B2 - 論理回路及び画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力信号の論理演算
を行う論理回路に関するものであり、特に、回路の電源
電圧よりも振幅の小さい入力信号においても、正常な論
理演算を行うことが可能な論理回路に関するものであ
る。

【０００２】

【従来の技術】画像表示装置の一つとしてアクティブマ
トリクス駆動方式の液晶表示装置が知られている。従
来、この液晶表示装置は図２３に示すように、画素アレ
イ、走査信号線駆動回路ＧＤ、データ信号線駆動回路Ｓ
Ｄとからなっている。画素アレイには互いに交差する多
数の走査信号線ＧＬと多数のデータ信号線ＳＬとを備え
ており、隣接する２走査信号線ＧＬと隣接する２データ
信号線ＳＬとによって包囲された部分に画素ＰＩＸがマ
トリクス状に設けられている。

【０００３】データ信号線駆動回路ＳＤはクロック信号
ＣＫＳ等のタイミング信号に同期して入力された映像信
号ＤＡＴをサンプリングし、必要に応じて増幅して各デ
ータ信号線ＳＬに書き込む働きをする。走査信号線駆動
回路ＧＤはクロック信号ＣＫＧ等のタイミング信号に同
期して走査信号線ＧＬを順次選択し、画素ＰＩＸ内にあ
るスイッチング素子の開閉を制御することにより各デー
タ信号線ＳＬに書き込まれた映像信号を各画素ＰＩＸに
書き込むと共に、各画素ＰＩＸに書き込まれたデータを
保持させる働きをする。

【０００４】図２３における各画素ＰＩＸは図２４に示
すように、スイッチング素子である電界効果トランジス
タＳＷ、画素容量（液晶容量ＣＬ及び必要によって付加
される補助容量ＣＳよりなる）とによって構成される。
図２４においてスイッチング素子であるトランジスタＳ
Ｗのドレイン及びソースを介してデータ信号線ＳＬと画
素容量の一方の電極とが接続され、トランジスタＳＷの
ゲートは走査信号線ＧＬに接続され、画素容量の他方の
電極は全画素に共通の共通電極線に接続されている。そ
して各液晶容量ＣＬに印加される電圧により、液晶の透
過率または反射率が変調され表示に供する。

【０００５】次に映像信号をデータ信号線に書き込む方
式について述べる。データ信号線の駆動方式としては点
順次駆動方式と線順次駆動方式とがある。ここでは、点
順次駆動方式についてのみ述べる。

【０００６】図３９はデータ信号線駆動回路の例であ
る。点順次駆動方式では図３９に示すように、映像信号
線ＤＡＴに入力された映像信号をシフトレジスタの各段
の出力パルスに同期させてサンプリング回路ＡＳを開閉
することによりデータ信号線ＳＬに書き込む。

【０００７】このことをより具体的に述べると、隣接す
る２個のラッチ回路ＳＲの出力信号Ｎの重なり信号を複
数のインバータ回路からなるバッファ回路で増幅すると
共に、必要に応じて反転信号を生成してサンプリング信
号Ｓ及び／Ｓとする。このサンプリング信号を用いてサ
ンプリング回路（アナログスイッチ）ＡＷを開閉して映
像信号線ＤＡＴから映像データをデータ信号線ＳＬに供
給するものである。

【０００８】図４０は走査信号線駆動回路の例である。
図４０に示すように、ＮＡＮＤ回路によって隣接するラ
ッチ回路ＳＲの出力信号の重なりをとり、更にこれと外
部からのパルス幅制御信号ＧＰＳとの重なりをとること
によって所望のパルス幅を得ている。

【０００９】ところで、近年、液晶表示装置の小型化や
高解像度化、実装コストの低減などのために、表示を司
る画素アレイとそれらを駆動するための駆動回路とを同
一基板上に一体形成する技術が注目を集めている。この
ような駆動回路一体型の液晶表示装置では、現在、最も
広く用いられている透過型液晶表示装置を構成する場
合、その基板に透明基板を用いる必要があり、そのた
め、画素アレイ及び駆動回路を構成する能動素子として
石英基板やガラス基板上に構成することができる多結晶
シリコン薄膜トランジスタを用いる場合が多い。

【００１０】

【発明が解決しようとする課題】上述した従来の画像表
示装置においては、図３９及び図４０に示すように、シ
フトレジスタ回路へクロック信号ＣＫＳ及びＣＫＧ、ス
タート信号ＳＰＳ及びＳＰＧ等の駆動回路の電源電圧と
同振幅の信号を外部から直接入力していた。

【００１１】ところで、上述の駆動回路一体型の液晶表
示装置に用いられる多結晶シリコン薄膜トランジスタお
いては、そのトランジスタ特性が単結晶シリコントラン
ジスタに比べて劣っている。特に、閾値電圧の絶対値が
１〜６Ｖと高く、従って駆動電源電圧も１０〜２０Ｖま
で高くせざるを得ないのが現状である。

【００１２】また、この際、同時に外部から入力される
クロック信号等の振幅も大きくする必要があるが、その
場合、外部回路（クロック信号などを生成するコントロ
ール回路等）の消費電力が大幅に増加することになると
共に、信号線による不要輻射による影響も大きなものと
なる。

【００１３】この問題に対して、従来は液晶表示装置の
駆動回路側に信号昇圧回路（レベルシフタ）を搭載する
ことにより、入出力インターフェースの低電圧化を図る
ことが提案されている。図４１は低電圧インターフェー
スを実現するための走査信号線駆動回路の構成例であ
る。図４１において、外部から入力されるクロック信号
ＣＬＫやスタート信号ＳＰＳ及びＳＰＧ、パルス信号Ｇ
ＰＳは駆動回路よりも小振幅である。これらの信号は、
先ずレベルシフタ回路（昇圧回路）ＬＳに入力され駆動
回路の電源電圧まで昇圧された後、駆動回路に供給され
ている。尚、データ信号線駆動回路側においても、同様
な構成が可能である。図４２及び図４３は従来のレベル
シフタ回路ＬＳの構成例であり、ＬＳＩで一般に用いら
れているものである。実際の液晶表示装置では、外部か
らの信号線（ＧＰＳ等）は、駆動回路領域の長手方向に
わたって伸延しているので、それによる負荷は極めて大
きい。従って負荷の大きな信号線を高周波数で駆動する
ために、レベルシフタ回路後に大きなバッファ回路を設
ける必要あり、そのことにより消費電力が大幅に増加す
ると共に、駆動回路の信頼性の低下が懸念されている。

【００１４】本発明は、このような従来技術の課題を解
決すべくなされたものであり、昇圧機能を内蔵させるこ
とにより、表示上の不具合を来すことなく、低電圧イン
ターフェースと低消費電力を両立させた論理演算回路、
及びこれを用いることにより低消費電力性と高表示品位
を兼ね備えた画像表示装置を提供することである。

【００１５】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る論理回路は、複数の入力信号に基づ
いて論理演算を行うＣＭＯＳ論理回路において、前記入
力信号のうちの少なくとも一部は、その振幅が前記ＣＭ
ＯＳ論理回路の駆動電源よりも小さく、前記論理回路
は、２つの電流経路のそれぞれにｎチャネル型トランジ
スタからなる回路部分及びｐチャネル型トランジスタか
らなる回路部分が設けられ、その何れか一方のチャネル
型トランジスタからなる回路部 分には、一方の電流経路
に、前記論理回路と同様の論理演算結果を出力するＣＭ
ＯＳロジック回路のｎチャネル型トランジスタからなる
回路部分と同一構成の第１回路が設けられ、他方の電流
経路に、前記論理回路と同様の論理演算結果を出力する
ＣＭＯＳロジック回路のｐチャネル型トランジスタから
なる回路部分と同一構成の第２回路が設けられ、前記論
理回路の他方のチャネル型トランジスタからなる回路部
分には、前記一方の電流経路に、前記論理回路と同様の
論理演算結果を出力するＣＭＯＳロジック回路のｐチャ
ネル型トランジスタからなる回路部分と同一構成の第３
回路が設けられ、前記他方の電流経路に、前記論理回路
と同様の論理演算結果を出力するＣＭＯＳロジック回路
のｎチャネル型トランジスタからなる回路部分と同一構
成の第４回路が設けられ、かつ、前記２つの電流経路の
それぞれの電源側に、ゲート電極が互いに他方の電流経
路の出力部に接続されるトランジスタが設けらているこ
とを特徴としている。

【００１６】また、本発明に係る論理回路は、上記の論
理回路において、前記一方のチャンネル型トランジスタ
からなる回路部分における、前記第１及び第２回路のう
ちの少なくとも一方は、互いに直列に接続された複数の
トランジスタを含み、前記複数の入力信号のうち、振幅
が小さい方の信号は、前記一方のチャンネル型トランジ
スタからなる回路部分において、前記直列に接続された
複数のトランジスタのうちの電源側のトランジスタに入
力されていることを特徴としている。

【００１７】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、前
記論理回路は、２つの電流経路のそれぞれにｎチャネル
型トランジスタからなる回路部分及びｐチャネル型トラ
ンジスタからなる回路部分が設けられ、その何れか一方
のチャネル型トランジスタからなる回路部分には、一方
の電流経路に、前記論理回路と同様の論理演算結果を出
力するＣＭＯＳロジック回路のｎチャネル型トランジス
タからなる回路部分と同一構成の第１回路が設けられ、
他方の電流経路に、前記論理回路と同様の論理演算結果
を出力するＣＭＯＳロジック回路のｐチャネル型トラン
ジスタからなる回路部分と同一構成の第２回路が設けら
れ、前記論理回路の他方のチャネル型トランジスタから
なる回路部分には、前記２つの電流経路にそれぞれ設け
られたトランジスタのゲート電極が、互いのドレイン電
極に相互に接続されており、前記一方のチャンネル型ト
ランジスタからなる回路部分における、前記第１及び第
２回路のうちの少なくとも一方は、互いに直列に接続さ
れた複数のトランジスタを含み、前記複数の入力信号の
うち、振幅が小さい方の信号は、前記一方のチャンネル
型トランジスタからなる回路部分において、前記直列に
接続された複数のトランジスタのうちの電源側のトラン
ジスタに入力されていることを特徴としている。

【００１８】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、前
記論理回路は、２つの電流経路のそれぞれにｎチャネル
型トランジスタからなる回路部分及びｐチャネル型トラ
ンジスタからなる回路部分が設けられ、その何れか一方
のチャネル型トランジスタからなる回路部分には、一方
の電流経路に、前記論理回路と同様の論理演算結果を出
力するＣＭＯＳロジック回路のｎチャネル型トランジス
タからなる回路部分と同一構成の第１回路が設けられ、
他方の電流経路に、前記論理回路と同様の論理演算結果
を出力するＣＭＯＳロジック回路のｐチャネル型トラン
ジスタからなる回路部分と同一構成の第２回路が設けら
れ、前記論理回路の他方のチャネル型トランジスタから
なる回路部分には、前記２つの電流経路のそれぞれにお
いて、前記入力信号のうち、少なくとも一部がゲート電
極に入力されるトランジスタが設けられ、かつ、前記２
つの電流経路のそれぞれの電源側に、ゲート電極が互い
に他方の電流経路の出力部に接続されるトランジスタが
設けらており、前記一方のチャンネル型トランジスタか
らなる回路部分における、前記第１及び第２回路のうち
の少なくとも一方は、互いに直列 に接続された複数のト
ランジスタを含み、前記複数の入力信号のうち、振幅が
小さい方の信号は、前記一方のチャンネル型の回路部分
において、前記直列に接続された複数のトランジスタの
うちの電源側のトランジスタに入力されていることを特
徴としている。

【００１９】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、互いのゲ
ート電極が相手のドレイン電極に接続されると共に、そ
れぞれ第１の出力端子及び第２の出力端子に接続される
第１のトランジスタ及び第２のトランジスタと、ゲート
電極が第１の入力端子に接続され、ドレイン電極が第２
の出力端子に接続される第３のトランジスタと、ゲート
電極が第２の入力端子に接続され、ドレイン電極が前記
第３のトランジスタのソース電極に接続され、ソース電
極が第２の電源電位に接続される第４のトランジスタ
と、ゲート電極が第３の入力端子に接続され、ドレイン
電極が前記第１の出力端子に接続され、ソース電極が前
記第２の電源電位に接続される第５のトランジスタと、
ゲート電極が第４の入力端子に接続され、ドレイン電極
が前記第１の出力端子に接続され、ソース電極が前記第
２の電源電位に接続される第６のトランジスタと、を備
え、前記第１の入力端子及び前記第３の入力端子に入力
される信号は、互いに逆位相であり、前記第２の入力端
子及び前記第４の入力端子に入力される信号は、互いに
逆位相であり、前記第１のトランジスタ及び前記第２の
トランジスタは、その他のトランジスタとは異なるチャ
ネル型のトランジスタであることを特徴としている。

【００２０】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、互いのゲ
ート電極が相手のドレイン電極に接続されると共に、そ
れぞれ第１の出力端子及び第２の出力端子に接続される
第１のトランジスタ及び第２のトランジスタと、ゲート
電極が第１の入力端子に接続され、ドレイン電極が前記
第２の出力端子に接続される第３のトランジスタと、ゲ
ート電極が第２の入力端子に接続され、ドレイン電極が
前記第３のトランジスタのソース電極に接続され、ソー
ス電極が第２の電源電位に接続される第４のトランジス
タと、ゲート電極が第３の入力端子に接続され、ドレイ
ン電極が前記第２の出力端子に接続され、ソース電極が
前記第２の電源電位に接続される第５のトランジスタ
と、ゲート電極が第４の入力端子に接続され、ソース電
極が前記第２の電源電位に接続される第６のトランジス
タと、ゲート電極が第５の入力端子に接続され、ソース
電極が前記第２の電源電位に接続される第７のトランジ
スタと、ゲート電極が第６の入力端子に接続され、ドレ
イン電極が前記第１の出力端子に接続され、ソース電極
が前記第６のトランジスタ及び前記第７のトランジスタ
のドレイン電極に接続される第８のトランジスタと、を
備え、前記第１の入力端子及び前記第５の入力端子に入
力される信号は、互いに逆位相であり、前記第２の入力
端子及び前記第４の入力端子に入力される信号は、互い
に逆位相であり、前記第３の入力端子及び前記第６の入
力端子に入力される信号は、互いに逆位相であり、前記
第１のトランジスタ及び前記第２のトランジスタは、そ
の他のトランジスタとは異なるチャネル型のトランジス
タであることを特徴としている。

【００２１】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、互いのゲ
ート電極が相手のドレイン電極に接続されると共に、そ
れぞれ第１の出力端子及び第２の出力端子に接続される
第１のトランジスタ及び第２のトランジスタと、ゲート
電極が第１の入力端子に接続され、ドレイン電極が前記
第２の出力端子に接続される第３のトランジスタと、ゲ
ート電極が第２の入力端子に接続され、ドレイン電極が
前記第３のトランジスタのソース電極に接続され、ソー
ス電極が第２の電源電位に接続される第４のトランジス
タと、ゲート電極が第３の入力端子に接続され、ドレイ
ン電極が前記第２の出力端子に接続され、ソース電極が
前記第２の電源電位に接続される第５のトランジスタ
と、ゲート電極が第４の入力端子に接続され、ドレイン
電極が前記第１の出力端子に接続される第６のトランジ
スタと、ゲート電極が第５の入力端子に接続され、ドレ
イン電極が前記第１の出力端子に接続される第７のトラ
ンジスタと、ゲート電極が第６の入力端子に接続され、
ドレイン電極が前記第６のトランジスタ及び前記第７の
トランジスタのソース電極に接続され、ソース電極が前
記第２の電源電位に接続される第８のトランジスタと、
を備え、前記第１の入力端子及び前記第５の入力端子に
入力される信号は、互いに逆位相であり、前記第２の入
力端子及び前記第４の入力端子に入力される信号は、互
いに逆位相であり、前記第３の入力端子及び前記第６の
入力端子に入力される信号は、互いに逆位相であり、前
記第１のトランジスタ及び前記第２のトランジスタは、
その他のトランジスタとは異なるチャネル型のトランジ
スタであることを特徴としている。

【００２２】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、ゲート電
極がそれぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ソース電極が
前記第１のトランジスタのドレイン電極に接続され、ド
レイン電極が前記第２の出力端子に接続される第３のト
ランジスタと、ゲート電極が第２の入力端子に接続さ
れ、ソース電極が前記第２のトランジスタのドレイン電
極に接続され、ドレイン電極が前記第１の出力端子に接
続される第４のトランジスタと、ゲート電極が第３の入
力端子に接続され、ドレイン電極が前記第２の出力端子
に接続される第５のトランジスタと、ゲート電極が前記
第１の入力端子に接続され、ソース電極が第２の電源電
位に接続され、ドレイン電極が前記第５のトランジスタ
のソース電極に接続される第６のトランジスタと、ゲー
ト電極が第４の入力端子に接続され、ソース電極が前記
第２の電源電位に接続され、ドレイン電極が前記第１の
出力端子に接続される第７のトランジスタと、ゲート電
極が前記第２の入力端子に接続され、ソース電極が前記
第２の電源電位に接続され、ドレイン電極が前記第１の
出力端子に接続される第８のトランジスタと、を備え、
前記第１の入力端子及び前記第２の入力端子に入力され
る信号は、互いに逆位相であり、前記第３の入力端子及
び前記第４の入力端子に入力される信号は、互いに逆位
相であり、前記第１乃至前記第４のトランジスタは、そ
の他のトランジスタとは異なるチャネル型のトランジス
タであることを特徴としている。

【００２３】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、ゲート電
極がそれぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ソース電極が
前記第１のトランジスタのドレイン電極に接続され、ド
レイン電極が前記第２の出力端子に接続される第３のト
ランジスタと、ゲート電極が第２の入力端子に接続さ
れ、ソース電極が前記第１のトランジスタのドレイン電
極に接続され、ドレイン電極が前記第２の出力端子に接
続される第４のトランジスタと、ゲート電極が第３の入
力端子に接続され、ソース電極が前記第２のトランジス
タのドレイン電極に接続される第５のトランジスタと、
ゲート電極が第４の入力端子に接続され、ソース電極が
前記第５のトランジスタのドレイン電極に接続され、ド
レイン電極が前記第１の出力端子に接続される第６のト
ランジスタと、ゲート電極が第５の入力端子に接続さ
れ、ドレイン電極が前記第２の出力端子に接続される第
７のトランジスタと、ゲート電極が前記第２の入力端子
に接続され、ソース電極が第２の電源電位に接続され、
ドレイン電極が前記第７のトランジスタのソース電極に
接続される第８のトランジスタと、ゲート電極が第６の
入力端子に接続され、ソース電極が前記第２の電源電位
に接続され、ドレイン電極が前記第１の出力端子に接続
される第９のトランジスタ と、ゲート電極が前記第４の
入力端子に接続され、ソース電極が前記第２の電源電位
に接続され、ドレイン電極が前記第１の出力端子に接続
される第１０のトランジスタと、を備え、前記第１の入
力端子及び前記第３の入力端子に入力される信号は、互
いに逆位相であり、前記第２の入力端子及び前記第４の
入力端子に入力される信号は、互いに逆位相であり、前
記第１乃至前記第６のトランジスタは、その他のトラン
ジスタとは異なるチャネル型のトランジスタであること
を特徴としている。

【００２４】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、ゲート電
極がそれぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ソース電極が
前記第１のトランジスタのドレイン電極に接続され、ド
レイン電極が前記第２の出力端子に接続される第３のト
ランジスタと、ゲート電極が第２の入力端子に接続さ
れ、ソース電極が前記第２のトランジスタのドレイン電
極に接続され、ドレイン電極が前記第１の出力端子に接
続される第４のトランジスタと、ゲート電極が第３の入
力端子に接続され、ドレイン電極が前記第２の出力端子
に接続される第５のトランジスタと、ゲート電極が前記
第１の入力端子に接続され、ソース電極が第２の電源電
位に接続され、ドレイン電極が前記第５のトランジスタ
のソース電極に接続される第６のトランジスタと、ゲー
ト電極が第４の入力端子に接続され、ソース電極が前記
第２の電源電位に接続され、ドレイン電極が前記第２の
出力端子に接続される第７のトランジスタと、ゲート電
極が第５の入力端子に接続され、ドレイン電極が前記第
１の出力端子に接続される第８のトランジスタと、ゲー
ト電極が前記第２の入力端子に接続され、ソース電極が
前記第２の電源電位に接続され、ドレイン電極が前記第
８のトランジスタのソース電極に接続される第９のトラ
ンジスタと、ゲート電極が第６の入力端子に接続され、
ソース電極が前記第２の電源電位に接続され、ドレイン
電極が前記第８のトランジスタのソース電極に接続され
る第１０のトランジスタと、を備え、前記第１の入力端
子及び前記第２の入力端子に入力される信号は、互いに
逆位相であり、前記第３の入力端子及び前記第６の入力
端子に入力される信号は、互いに逆位相であり、前記第
４の入力端子及び前記第５の入力端子に入力される信号
は、互いに逆位相であり、前記第１乃至前記第４のトラ
ンジスタは、その他のトランジスタとは異なるチャネル
型のトランジスタであることを特徴としている。

【００２５】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、ゲート電
極がそれぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ソース電極が
前記第１のトランジスタのドレイン電極に接続される第
３のトランジスタと、ゲート電極が第２の入力端子に接
続され、ソース電極が前記第３のトランジスタのドレイ
ン電極に接続され、ドレイン電極が前記第２の出力端子
に接続される第４のトランジスタと、ゲート電極が第３
の入力端子に接続され、ソース電極が前記第３のトラン
ジスタのドレイン電極に接続され、ドレイン電極が前記
第２の出力端子に接続される第５のトランジスタと、ゲ
ート電極が第４の入力端子に接続され、ソース電極が前
記第２のトランジスタのドレイン電極に接続され、ドレ
イン電極が前記第１の出力端子に接続される第６のトラ
ンジスタと、ゲート電極が第５の入力端子に接続され、
ソース電極が前記第２のトランジスタのドレイン電極に
接続される第７のトランジスタと、ゲート電極が第６の
入力端子に接続され、ソース電極が前記第７のトランジ
スタのドレイン電極に接続され、ドレイン電極が前記第
１の出力端子に接続される第８のトランジスタと、ゲー
ト電極が第７の入力端子に接続され、ドレイン電極が前
記第２の出力端子に接続される第９のトランジスタと、
ゲート電極が第８の入力端子に接続され、ソース電極が
前記第２の電源電位に接続され、ドレイン電極が前記第
９のトランジスタのソース電極に接続される第１０のト
ランジスタと、ゲート電極が第９の入力端子に接続さ
れ、ソース電極が前記第２の電源電位に接続され、ドレ
イン電極が前記第２の出力端子に接続される第１１のト
ランジスタと、ゲート電極が第１０の入力端子に接続さ
れ、ドレイン電極が前記第１の出力端子に接続される第
１２のトランジスタと、ゲート電極が第１１の入力端子
に接続され、ソース電極が前記第２の電源電位に接続さ
れ、ドレイン電極が前記第１２のトランジスタのソース
電極に接続される第１３のトランジスタと、ゲート電極
が第１２の入力端子に接続され、ソース電極が前記第２
の電源電位に接続され、ドレイン電極が前記第１２のト
ランジスタのソース電極に接続される第１４のトランジ
スタと、を備え、前記第１の入力端子及び前記第４の入
力端子に入力される信号は、互いに逆位相であり、前記
第２の入力端子及び前記第６の入力端子に入力される信
号は、互いに逆位相であり、前記第３の入力端子及び前
記第５の入力端子に入力される信号は、互いに逆位相で
あり、前記第１乃至前記第８のトランジスタは、その他
のトランジスタとは異なるチャネル型のトランジスタで
あることを特徴としている。

【００２６】また、本発明に係る論理回路は、上記何れ
かの論理回路において、前記入力信号の少なくとも一部
は、信号の入力を制御するための転送用トランジスタを
介して入力されることを特徴としている。

【００２７】また、本発明に係る論理回路は、前記入力
信号の少なくとも一部が転送用トランジスタを介して入
力される上記論理回路において、前記転送用トランジス
タにより信号入力が制御されるトランジスタのゲート電
極と一方の電源電位との間に、誤動作防止用トランジス
タが接続され、前記誤動作防止用トランジスタのゲート
電極は、前記電源電位とは異なる電源電位に接続される
ことを特徴としている。

【００２８】あるいは、本発明に係る論理回路は、前記
入力信号の少なくとも一部が転送用トランジスタを介し
て入力される上記論理回路において、前記転送用トラン
ジスタにより信号入力が制御されるトランジスタのゲー
ト電極と一方の電源電位との間に、誤動作防止用トラン
ジスタが接続され、前記誤動作防止用トランジスタのゲ
ート電極には、前記転送用トランジスタとは逆位相の信
号が入力されることを特徴としている。

【００２９】また、本発明に係る論理回路は、前記入力
信号の少なくとも一部が転送用トランジスタを介して入
力される上記何れかの論理回路において、前記転送用ト
ランジスタのゲート電極には、前記入力信号の何れかが
入力されることを特徴としている。

【００３０】また、本発明に係る論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、前記入力信号のうちの少なくとも一部は、その振
幅が前記ＣＭＯＳ論理回路の駆動電源よりも小さく、互
いのソース電極が第１の電極電位に接続され、互いのゲ
ート電極が相手のドレイン電極に接続されると共に、そ
れぞれ第１の出力端子及び第２の出力端子に接続される
第１のトランジスタ及び第２のトランジスタと、ゲート
電極に第１の入力信号が入力され、ドレイン電極が前記
第２の出力端子に接続される第３のトランジスタと、ド
レイン電極が前記第３のトランジスタのソース電極に接
続され、ソース電極が第２の電源電位に接続される第４
のトランジスタと、ゲート電極に第３の入力信号が入力
され、ドレイン電極が前記第１の出力端子に接続され、
ソース電極が前記第２の電源電位に接続される第５のト
ランジスタと、ドレイン電極が前記第１の出力端子に接
続され、ソース電極が前記第２の電源電位に接続される
第６のトランジスタと、ゲート電極に第１の入力信号が
入力され、ドレイン電極が前記第４のトランジスタのゲ
ート電極に接続され、ソース電極に第２の入力信号が入
力される第７のトランジスタと、ゲート電極に第１の入
力信号が入力され、ドレイン電極が前記第６のトランジ
スタのゲート電極に接続され、ソース電極に第４の入力
信号が入力される第８のトランジスタと、ゲート電極に
第３の入力信号が入力され、ドレイン電極が前記第４の
トランジスタのゲート電極に接続され、ソー ス電極が前
記第２の電源電位に接続される第９のトランジスタと、
ゲート電極に第３の入力信号が入力され、ドレイン電極
が前記第６のトランジスタのゲート電極に接続され、ソ
ース電極が前記第２の電源電位に接続される第１０のト
ランジスタと、を備え、前記第１の入力信号及び前記第
３の入力信号は、互いに逆位相であり、前記第２の入力
信号及び前記第４の入力信号は、互いに逆位相であり、
前記第１のトランジスタ及び前記第２のトランジスタ
は、前記第３から第１０のトランジスタとは異なるチャ
ネル型のトランジスタであることを特徴としている。

【００３１】また、本発明に係る画像表示装置は、列方
向に複数配列されたデータ信号線及び行方向に複数配列
された走査信号線に囲まれ、マトリクス状に配列された
複数の画素と、データ信号線に映像データを供給するデ
ータ信号線駆動回路と、走査信号線に走査信号を供給す
る走査信号線駆動回路とを備えた画像表示装置におい
て、データ信号線駆動回路及び走査信号線駆動回路の少
なくとも一方が、上記何れかの論理回路を有することを
特徴としている。

【００３２】また、本発明に係る画像表示装置は、上記
画像表示装置において、データ信号線駆動回路を構成す
るシフトレジスタ回路の出力パルス及び外部より入力さ
れるパルス幅制御信号を入力信号とし、出力パルスより
もパルス幅の小さい出力信号を生成するための論理回路
が、上記何れかの論理回路であることを特徴としてい
る。

【００３３】また、本発明に係る画像表示装置は、上記
画像表示装置において、走査信号線駆動回路を構成する
シフトレジスタ回路の出力パルス及び外部より入力され
るパルス幅制御信号を入力信号とし、出力パルスよりも
パルス幅の小さい出力信号を生成するための論理回路
が、上記何れかの論理回路であることを特徴としてい
る。

【００３４】また、本発明に係る画像表示装置は、上記
画像表示装置において、走査信号線駆動回路を構成する
シフトレジスタ回路の出力パルス及び外部より入力され
る複数の制御信号のうちの１つの信号を入力信号とし、
異なる組み合わせのシフトレジスタ回路に対して、信号
を同時に出力するための論理回路の少なくとも一部が、
上記何れかの論理回路であることを特徴としている。

【００３５】また、本発明に係る画像表示装置は、上記
画像表示装置において、データ信号線駆動回路及び走査
信号線駆動回路の少なくとも一方が、画素と同一基板上
に形成されていることを特徴としている。

【００３６】また、本発明に係る画像表示装置は、上記
画像表示装置において、データ信号線駆動回路、走査信
号線駆動回路及び画素を構成する能動素子が、多結晶シ
リコン薄膜トランジスタであることを特徴としている。

【００３７】また、本発明に係る画像表示装置は、上記
画像表示装置において、能動素子が、概ね６００℃以下
のプロセスで形成されることを特徴としている。

【００３８】本発明は上述した従来技術の問題点に鑑
み、駆動回路の消費電力を低減することができる論理回
路及びそれを用いた画像表示装置を提供するものであ
る。

【００３９】本発明の論理回路によれば、複数の入力信
号に基づいて論理演算を行うＣＭＯＳ論理回路であっ
て、入力信号のうちの少なくとも一部は、その振幅を、
論理回路の駆動電源よりも小さくするようにした。その
ことにより、論理回路の出力振幅を大きく取る必要があ
る場合や、駆動電圧をある程度以上大きくしないと論理
回路が正常に動作しない場合にも、入力信号の振幅を小
さくすることができるので、入力信号を生成する外部回
路の負担が軽くなるとともに、消費電力の削減を図るこ
とができる。また、本発明の論理回路によれば、２つの
電流経路のそれぞれに設けられた、ｎチャネル型トラン
ジスタからなる回路部分及びｐチャネル型トランジスタ
からなる回路部分の何れか一方のチャネル型トランジス
タからなる回路部分において、一方の電流経路には、同
様の論理演算結果を出力するＣＭＯＳロジック回路のｎ
チャネル型トランジスタからなる回路部分と同一構成の
回路が設けられ、他方の電流経路には、同様の論理演算
結果を出力するＣＭＯＳロジック回路のｐチャネル型ト
ランジスタからなる回路部分と同一構成の回路が設けら
れ、他方のチャネル型トランジスタからなる回路部分で
は、２つの電流経路にそれぞれ設けられたトランジスタ
のゲート電極が、互いのドレイン電極に相互に接続され
るようにした。そのことにより、一方のチャネル型トラ
ンジスタからなる回路部分では、論理演算回路を構成す
ることができる。また、他方のチャネル型トランジスタ
からなる回路部分では、トランジスタのゲート電極とド
レイン電極を相互に接続させてフィードバックループを
構成しているので、貫通電流を抑制するとともに、内部
状態を安定に保つことができる。

【００４０】これにより、入力信号の振幅を出力される
パルス信号の振幅、即ち、論理回路の電源電圧よりも小
さくすることが可能となる。そのため本発明の論理回路
によれば、入力信号のレベルが切り替わる毎には電流は
流れず、出力信号が反転する時のみ電流が流れるので、
消費電力の増加が殆どない。

【００４１】また、本発明の論理回路によれば、従来の
ＣＭＯＳロジック回路に比べ、僅かにトランジスタを２
個加えるだけでよく、極めて少ない素子数でレベルシフ
ト機能と論理演算機能とを両立させることができる。

【００４２】また、本発明の論理回路によれば、動作時
の何れのタイミングにおいても、電流の経路が１本であ
り、内部の遅延についても、ロジックゲート１段分の遅
延で動作するので、極めて高速に動作させることができ
る。

【００４３】また、本発明の論理回路によれば、複数の
入力信号のうち、振幅が小さい方の信号は、一方のチャ
ンネル型の回路部分において、直列に接続されたトラン
ジスタのうちの電源側に入力されるようにした。そのこ
とにより、振幅の小さい信号が電源電位側のトランジス
タに入力されるので、トランジスタが充分に動作するた
め、論理回路の安定動作と高速動作を実現することが可
能となる。直列に接続された複数のトランジスタにおい
ては、各トランジスタのソース電極と電源電位との電位
差は、電源電位側のトランジスタの方が低い。トランジ
スタの駆動力は、そのゲート電極とソース電極との電位
差で決まるため、小振幅の信号は、電源電位側のトラン
ジスタに入力する方が望ましい。

【００４４】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方のチャンネル型の回路部
分における一方の電流経路側に第３及び第４のトランジ
スタを直列に配置し、他方の電流経路側に第５及び第６
のトランジスタを並列に配置するよにした。そして第３
及び第５のトランジスタに入力される信号を逆位相に
し、第４及び第６のトランジスタに入力される信号を逆
位相にした。そのことにより、上述の効果に加えて、論
理回路を構成するトランジスタ数が６個と少ないので、
極めて回路規模の小さい論理否定積回路を構成すること
ができる。この論理回路は、入力信号及び反転入力信号
を入れ替えることにより、論理否定和回路として機能さ
せることもできる。

【００４５】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方の電流経路側に直列に配
置された第３及び第４のトランジスタに対して並列に第
５のトランジスタを設け、他方の電流経路側に並列に配
置された第５及び第６のトランジスタに対して直列に、
かつ第２の出力端子側に第８のトランジスタを設けた。
そして第３及び第６のトランジスタに入力される信号を
逆位相にし、第４及び第７のトランジスタに入力される
信号を逆位相にし、第５及び第８のトランジスタに入力
される信号を逆位相にした。そのことにより、上述の効
果に加えて、論理回路を構成するトランジスタ数が８個
と少ないので、極めて回路規模の小さい論理積−論理否
定和回路を構成することができる。この論理回路は、入
力信号及び反転入力信号を入れ替えることにより、論理
和−論理否定積回路として機能させることもできる。

【００４６】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方の電流経路側に直列に配
置された第３及び第４のトランジスタに対して並列に第
５のトランジスタを設け、他方の電流経路側に並列に配
置された第５及び第６のトランジスタに対して直列に、
かつ第２の電源電位側に第８のトランジスタを設けた。
そして第３及び第６のトランジスタに入力される信号を
逆位相にし、第４及び第７のトランジスタに入力される
信号を逆位相にし、第５及び第８のトランジスタに入力
される信号を逆位相にした。そのことにより、上述の効
果に加えて、論理回路を構成するトランジスタ数が８個
と少ないので、極めて回路規模の小さい論理積−論理否
定和回路を構成することができる。この論理回路は、入
力信号及び反転入力信号を入れ替えることにより、論理
和−論理否定積回路として機能させることもできる。

【００４７】また、本発明の論理回路によれば、第１の
電源電位が高電源側である場合において、入力信号また
は入力信号の反転信号がゲート電極に入力されるｐチャ
ネル型トランジスタを付加することにより、これらのｐ
チャネル型トランジスタが、出力ノードまたは反転出力
ノードが低レベル（接地電位）となる動作時において、
電源電位側からの電流を制限する働きをするため、動作
マージンを大きくすることができる。

【００４８】また、本発明の論理回路によれば、入力信
号の少なくとも一部は、信号の入力を制御するための転
送用トランジスタを介して入力するようにした。そのこ
とにより、信号が不要な場合に論理回路が入力信号線か
ら切り離されるので、入力信号線の容量性負荷が軽減さ
れるという利点を有する。従って、入力信号の減衰や波
形歪みが軽減され、論理回路の動作マージンが大きくな
ると共に、入力信号線を駆動する際の消費電力を削減す
ることができる。

【００４９】また、本発明の論理回路によれば、転送用
トランジスタにより信号入力が制御されるトランジスタ
のゲート電極と一方の電源電位との間に、トランジスタ
を接続し、このトランジスタのゲート電極を異なる電源
電位に接続するようにした。そのことにより、信号入力
部には、常にこのトランジスタを介して電源電位が供給
されるので、入力信号線から電気的に切り離された時に
も、誤動作することなく安定状態を維持することが可能
となると共に、入力信号線の容量性負荷が軽減されると
いう利点を有する。但し、このときトランジスタの駆動
力は、入力信号を転送する転送用トランジスタよりも充
分小さくしておく必要がある。

【００５０】また、本発明の論理回路によれば、転送用
トランジスタにより信号入力が制御されるトランジスタ
のゲート電極と一方の電源電位との間に、トランジスタ
を接続し、このトランジスタのゲート電極に転送用トラ
ンジスタと逆位相の信号を入力するようにした。そのこ
とにより、信号入力部は、信号入力が必要な期間及びそ
の前後の期間のみ、入力信号線に電気的に接続され、そ
れ以外の期間は、入力信号線から電気的に切り離される
ので、誤動作することなく安定状態を維持することが可
能となると共に、入力信号線の容量性負荷が軽減される
という利点を有する。この場合には、信号入力部は、何
れか一方の経路としか電気的に接続されないので、トラ
ンジスタの駆動力は、入力信号を転送する転送用トラン
ジスタよりも充分小さくしておく必要はない。

【００５１】また、本発明の論理回路によれば、転送用
トランジスタのゲート電極に、入力信号の内の１つを入
力し、それを制御信号として用いるようにした。そのこ
とにより制御信号用の信号線及び端子を削減することが
できる。

【００５２】また、本発明の画像表示装置によれば、画
像表示装置において、走査信号線及びデータ信号線に信
号を供給する走査信号線駆動回路及びデータ信号線駆動
回路の少なくとも一方に、上述の何れかの論理回路を備
えるようにした。そのことにより、画像表示装置の低消
費電力化が期待できる。即ち、入力信号の振幅を駆動電
圧よりも小さくすることができるため、信号生成用の外
部回路の消費電力を小さくすることができる。また、一
般に、論理演算回路は信号の切り替わり時に大きな貫通
電流が流れるが、本発明によれば、入力信号の切り替わ
り時ではなく、出力信号の切り替わり時にのみ貫通電流
が流れるので、消費電力を極めて小さくすることができ
る。

【００５３】また、本発明の画像表示装置によれば、デ
ータ信号線駆動回路を構成するシフトレジスタ回路の出
力パルスと、外部より入力されるパルス幅制御信号とを
入力信号とし、出力パルスよりもパルス幅の小さい出力
信号を生成するために上述の何れかの論理回路を用いる
ようにした。そのことにより、画像表示装置の低消費電
力化が期待できる。即ち、入力信号の振幅を、駆動電圧
よりも小さくすることができるため、信号生成用の外部
回路の消費電力を小さくすることができる。また、一般
に、論理演算回路は信号の切り替わり時に大きな貫通電
流が流れるが、本発明によれば、入力信号の切り替わり
時ではなく、出力信号の切り替わり時にのみ貫通電流が
流れるので、消費電力を極めて小さすることができる。
また、シフトレジスタ回路の出力信号よりもパルス幅の
小さい出力信号を生成するので、この出力信号を基に映
像信号をデータ信号線にサンプリングすることにより、
隣接間でのサンプリングの時間的重なりがなくなり、表
示品位が改善すると期待できる。

【００５４】また、本発明の画像表示装置によれば、走
査信号線駆動回路を構成するシフトレジスタ回路の出力
パルスと、外部より入力されるパルス幅制御信号とを入
力信号とし、出力パルスよりもパルス幅の小さい出力信
号を生成するために上述の何れかの論理回路を用いるよ
うにした。そのことにより、画像表示装置の低消費電力
化が期待できる。即ち、入力信号の振幅を、駆動電圧よ
りも小さくすることができるため、信号生成用の外部回
路の消費電力を小さくすることができる。また、一般
に、論理演算回路は信号の切り替わり時に大きな貫通電
流が流れるが、本発明によれば、入力信号の切り替わり
時ではなく、出力信号の切り替わり時にのみ貫通電流が
流れるので、消費電力を極めて小さくすることができ
る。また、シフトレジスタ回路の出力信号よりもパルス
幅の小さい出力信号を生成するので、この出力信号を基
に映像信号を画素に書き込むことにより、隣接水平ライ
ン間での走査信号の時間的重なりがなくなり、表示品位
が改善すると期待できる。

【００５５】また、本発明の画像表示装置によれば、走
査信号線駆動回路を構成するシフトレジスタ回路の出力
パルスと、外部より入力される複数の制御信号のうちの
１つの信号を入力信号とし、異なる組み合わせのシフト
レジスタ回路に対して、信号を同時に出力するために上
述の何れかの論理回路を用いるようにした。そのことに
より、画像表示装置の低消費電力化が期待できる。即
ち、入力信号の振幅を、駆動電圧よりも小さくすること
ができるため、信号生成用の外部回路の消費電力を小さ
くすることができる。また、一般に、論理演算回路は、
信号の切り替わり時に大きな貫通電流が流れるが、本発
明によれば、入力信号の切り替わり時ではなく、出力信
号の切り替わり時にのみ貫通電流が流れるので、消費電
力を極めて小さくすることができる。また、外部より入
力される複数の制御信号により、出力信号のタイミング
を変えることができるので、同時に複数の走査信号線を
活性化させることが可能となり、また、同時に活性化さ
れる走査信号線の組み合わせを変えることも可能とな
る。従って、例えばＶＧＡ仕様の画像表示装置において
ＮＴＳＣ画像を表示するためなどに有効な、２水平ライ
ン組違い走査を実現することができる。

【００５６】また、本発明の画像表示装置によれば、上
述の何れかの論理回路を備えたデータ信号線駆動回路及
び走査信号線駆動回路の少なくとも一方が、画素と同一
基板上に形成されるようにした。そのことにより、デー
タ信号線駆動回路及び走査信号線駆動回路は、画像表示
装置の辺方向に広く分散配置されているので、入力信号
線などの配線が長くなり、配線容量も大きくなるが、入
力信号の振幅を小さくすることができるので、入力信号
などを生成するための外部回路の負荷の増大を抑えるこ
とができる。また、このような構成においては、表示を
行うための画素と、画素を駆動するためのデータ信号線
駆動回路及び走査信号線駆動回路を、同一基板上に同一
工程で製造することができるので、製造コストや実装コ
ストの低減と、実装良品率のアップが期待できる。

【００５７】また、本発明の画像表示装置によれば、上
述の何れかの論理回路を備えたデータ信号線駆動回路、
走査信号線駆動回路及び画素とを構成する能動素子を、
多結晶シリコン薄膜トランジスタで構成するようにし
た。そのことにより、従来のアクティブマトリクス型液
晶表示装置に用いられていた非晶質シリコン薄膜トラン
ジスタに比べて、極めて駆動力の高い特性が得られる利
点を有する。

【００５８】また、多結晶シリコン薄膜トランジスタ
は、単結晶シリコントランジスタに比べて、駆動力が１
〜２桁程小さいため、従来のレベルシフタ回路を用いて
大きな負荷を有する配線を駆動するためには、レベルシ
フタ回路の直後に極めて大きなバッファ回路を用いる必
要があるが、本発明によれば、大きなバッファ回路は不
要であるので、低消費電力化を実現することができる。

【００５９】また、本発明の画像表示装置によれば、能
動素子が概ね６００℃以下のプロセスで形成されように
した。そのことにより、歪み点温度が低く、安価であ
り、かつ基板サイズを大型化することが容易なガラス基
板を用いることができるようになり、上述の効果に加え
て、大型の画像表示装置を低コストで製造することが可
能となるという利点を有する。

【００６０】

【発明の実施の形態】（実施の形態１） 以下、本発明の論理回路に係る実施形態について図面を
用いて説明する。図１は本発明に係る論理回路の構成例
を示したブロック図である。図１において、論理回路の
駆動電圧は１５Ｖ、入力信号ＩＮ２及び／ＩＮ２の振幅
は１５Ｖであるのに対し、入力信号ＩＮ１及び／ＩＮ１
の振幅は５Ｖである。

【００６１】このように、本発明に係る論理回路では駆
動電圧よりも低い電圧の入力信号を入力することによ
り、入力信号線に係る消費電力を抑制することが可能と
なる。

【００６２】また、図１において、入力信号ＩＮ２及び
／ＩＮ２の振幅と、入力信号ＩＮ１及び／ＩＮ１の振幅
が異なっているが、例えばこれらが共に５Ｖであっても
差し支えない。これは以下の実施形態においても同様で
ある。

【００６３】尚、これ以降に示す図面において、一部の
信号では、その反転信号を必要とするものもあるが、図
示を省略している場合がある。

【００６４】図２及び図３は本発明に係る論理回路の基
本構成を示した図である。図２において、電源電圧は１
５Ｖであり、入力信号ＩＮ２及び／ＩＮ２の振幅も１５
Ｖであるのに対し、入力信号ＩＮ１及び／ＩＮ１の振幅
は５Ｖである。

【００６５】また、ｐチャネル型トランジスタＭ１及び
Ｍ２は、それぞれのゲート電極とドレイン電極とが交互
に接続されており、ラッチ回路を構成している。一方、
入力信号ＩＮ１及び／ＩＮ１、ＩＮ２及び／ＩＮ２は、
それぞれｎチャネル型トランジスタの部分ＣＩＲ１及び
ＣＩＲ２に入力されている。ここで、ＣＩＲ１及びＣＩ
Ｒ２の構成は、一般的なＣＭＯＳロジック回路と同様の
構成を有するものである。即ち、ＣＩＲ１は、本実施形
態の論理回路と同様の論理演算結果を出力するＣＭＯＳ
ロジック回路のｎチャネル型トランジスタからなる回路
部分と同一構成であり、ＣＩＲ２は、本実施形態の論理
回路と同様の論理演算結果を出力するＣＭＯＳロジック
回路のｐチャネル型トランジスタからなる回路部分と同
一構成である。

【００６６】図３は、図２におけるトランジスタのチャ
ネル型を逆転させた場合の例を示す図である。図３にお
いて、電源電圧は１５Ｖであり、入力信号ＩＮ２及び／
ＩＮ２の振幅も１５Ｖであるのに対し、入力信号ＩＮ１
及び／ＩＮ１の振幅は５Ｖである。但し、入力信号ＩＮ
１及び／ＩＮ１の絶対値は、図２に示した例とは異なっ
ている。

【００６７】また、ｎチャネル型トランジスタＭ１及び
Ｍ２は、それぞれのゲート電極とドレイン電極とが交互
に接続されており、ラッチ回路を構成している。一方、
入力信号ＩＮ１及び／ＩＮ１、ＩＮ２及び／ＩＮ２は、
それぞれｎチャネル型トランジスタの部分ＣＩＲ１及び
ＣＩＲ２に入力されている。ここで、ＣＩＲ１及びＣＩ
Ｒ２の構成は、一般的なＣＭＯＳロジック回路と同様の
接続関係を有するものである。即ち、ＣＩＲ１は、本実
施形態の論理回路と同様の論理演算結果を出力するＣＭ
ＯＳロジック回路のｐチャネル型トランジスタからなる
回路部分と同一構成であり、ＣＩＲ２は、本実施形態の
論理回路と同様の論理演算結果を出力するＣＭＯＳロジ
ック回路のｎチャネル型トランジスタからなる回路部分
と同一構成である。

【００６８】図４及び図５は本発明に係る論理回路の他
の構成を示した図である。ｐチャネル型トランジスタＭ
１及びＭ２は、それぞれのドレイン電極と出力端子間に
トランジスタＭ３及びＭ４が接続されており、トランジ
スタＭ３及びＭ４のゲート電極は入力端子に接続されて
いる。

【００６９】一方、入力信号ＩＮ１及び／ＩＮ１、ＩＮ
２及び／ＩＮ２は、それぞれｎチャネル型トランジスタ
の部分ＣＩＲ１及びＣＩＲ２に入力されている。ここ
で、ＣＩＲ１及びＣＩＲ２の構成は、一般的なＣＭＯＳ
ロジック回路と同様の構成を有するものである。即ち、
ＣＩＲ１は、本実施形態の論理回路と同様の論理演算結
果を出力するＣＭＯＳロジック回路のｎチャネル型トラ
ンジスタからなる回路部分と同一構成であり、ＣＩＲ２
は、本実施形態の論理回路と同様の論理演算結果を出力
するＣＭＯＳロジック回路のｐチャネル型トランジスタ
からなる回路部分と同一構成である。

【００７０】図６及び図７は本発明に係る論理回路の他
の構成を示した図である。ＣＩＲ１及びＣＩＲ２はｎチ
ャネル型トランジスタで構成され、ＣＩＲ３及びＣＩＲ
４はｐチャネル型トランジスタで構成されている。ここ
で、ＣＩＲ１、ＣＩＲ２、ＣＩＲ３及びＣＩＲ４の構成
は、一般的なＣＭＯＳロジック回路と同様の構成を有す
るものである。即ち、ＣＩＲ１及びＣＩＲ４は、本実施
形態の論理回路と同様の論理演算結果を出力するＣＭＯ
Ｓロジック回路のｎチャネル型トランジスタからなる回
路部分と同一構成であり、ＣＩＲ２及びＣＩＲ３は、本
実施形態の論理回路と同様の論理演算結果を出力するＣ
ＭＯＳロジック回路のｐチャネル型トランジスタからな
る回路部分と同一構成である。ｐチャネル型トランジス
タＭ１及びＭ２は、それぞれの電流経路の電源側に設け
られ、ゲート電極が互いに他方の電流経路の出力端子に
接続されている。

【００７１】尚、以下の実施形態の説明においては、主
に図２に示した基本構成に対応する回路図を示すが、図
３に示したような、トランジスタのチャネル型を入れ替
えた構成であってもよいことは言うまでもない。

【００７２】（実施の形態２） 次に本発明の論理回路に係る具体的な実施形態について
図面を用いて説明する。図８は、本発明に係る論理回路
の具体的構成例を示した回路図である。本回路は、論理
否定積（ＮＡＮＤ）回路の機能を有するものであるが、
入力信号と出力信号の取り方によっては、ＮＡＮＤ回路
の他にも、論理否定和（ＮＯＲ）回路、論理積（ＡＮ
Ｄ）回路、論理和（ＯＲ）回路の何れにも成りうるもの
である。即ち、入力信号をＩＮ１及びＩＮ２とし、出力
信号を／ＯＵＴとすると論理否定積回路となり、入力信
号を／ＩＮ１及び／ＩＮ２とし、出力信号をＯＵＴとす
ると論理否定和回路となる。また、入力信号をＩＮ１及
びＩＮ２とし、出力信号をＯＵＴとすると論理積回路と
なり、入力信号を／ＩＮ１及び／ＩＮ２とし、出力信号
を／ＯＵＴとすると論理和回路となる。

【００７３】図８に示す構成において、ｐチャネル型ト
ランジスタＭ１及びＭ２は、それぞれのゲート電極とド
レイン電極とが相互に接続されており、ラッチ回路を構
成している。一方、入力信号ＩＮ１及び／ＩＮ１、ＩＮ
２及び／ＩＮ２は、ｎチャネル型トランジスタの部分に
入力されている。具体的に述べると、入力信号ＩＮ１及
びＩＮ２の入力部は、図３５に示す従来のＮＡＮＤ回路
のｎチャネル型トランジスタの部分（または、図３６に
示す従来のＮＯＲ回路のｐチャネル型トランジスタの部
分）と同様の構成であり、入力信号／ＩＮ１及び／ＩＮ
２の入力部は、図３５に示す従来のＮＡＮＤ回路のｐチ
ャネル型トランジスタの部分（または、図３６に示す従
来のＮＯＲ回路のｎチャネル型トランジスタの部分）と
同様の構成である。

【００７４】また、図８に示す構成において、振幅が小
さい方の入力信号ＩＮ２は、接地電源ＧＮＤに近い側の
トランジスタＭ４に入力されているが、必ずしも接地電
源の近い側に入力する必要はなく、遠い側のトランジス
タＭ３に入力しても、論理的には正常に動作する。これ
は他の実施形態においても同様である。しかし、トラン
ジスタＭ３とトランジスタＭ４の接続点の電位が、トラ
ンジスタＭ４の抵抗分だけ接地電位よりも高くなる場合
があり、その場合には、トランジスタＭ３のゲートに実
質的に印加される電圧が低下し、駆動力も低下するの
で、入力振幅の小さい信号を接地電位に近い側に入力す
る方が動作マージンが大きくなり好ましい。

【００７５】尚、上述の実施形態は、入力信号が２本
（反転信号は含まず）の場合を示したが、入力信号が３
本以上の場合であっても、同様の構成が可能である。

【００７６】（実施の形態３） 次に本発明の論理回路に係る他の実施形態について図面
を用いて説明する。図９及び図１０は、本発明に係る論
理回路の他の具体的構成例を示した回路図である。

【００７７】本回路は、論理積−論理否定和（ＡＮＤ−
ＮＯＲ）回路の機能を有するものであるが、入力信号と
出力信号の取り方によっては、ＡＮＤ−ＮＯＲ回路の他
にも、論理和−論理否定積（ＯＲ−ＮＡＮＤ）回路、論
理積−論理和（ＡＮＤ−ＯＲ）回路、論理和−論理積
（ＯＲ−ＡＮＤ）回路の何れにも成りうるものである。
即ち、入力信号をＩＮ１、ＩＮ２及びＩＮ３とし、出力
信号を／ＯＵＴとすると、論理積−論理否定和回路とな
り、入力信号を／ＩＮ１、／ＩＮ２及び／ＩＮ３とし、
出力信号をＯＵＴとすると、論理和−論理否定積回路と
なる。また、入力信号をＩＮ１、ＩＮ２及びＩＮ３と
し、出力信号をＯＵＴとすると、論理積−論理和回路と
なり、入力信号を／ＩＮ１、／ＩＮ２及び／ＩＮ３と
し、出力信号を／ＯＵＴとすると、論理和−論理積回路
となる。

【００７８】図９及び図１０に示した構成において、ｐ
チャネル型トランジスタＭ１及びＭ２は、それぞれのゲ
ート電極とドレイン電極とが交互に接続されており、ラ
ッチ回路を構成している。一方、入力信号ＩＮ１及び／
ＩＮ１、ＩＮ２及び／ＩＮ２、ＩＮ３及び／ＩＮ３は、
ｎチャネル型トランジスタの部分に入力されている。具
体的に述べると、入力信号ＩＮ１、ＩＮ２及びＩＮ３の
入力部は、図３７に示す従来のＡＮＤ−ＮＯＲ回路のｎ
チャネル型トランジスタの部分（または、図３８に示す
従来のＯＲ−ＮＡＮＤ回路のｐチャネル型トランジスタ
の部分）と同様の構成であり、入力信号／ＩＮ１、／Ｉ
Ｎ２及び／ＩＮ３の入力部は、図３７に示す従来のＡＮ
Ｄ−ＮＯＲ回路のｐチャネル型トランジスタの部分（ま
たは、図３８に示す従来のＯＲ−ＮＡＮＤ回路のｎチャ
ネル型トランジスタの部分）と同様の構成である。

【００７９】また、図９は、入力信号ＩＮ１及び／ＩＮ
１が接地電位に近い側のトランジスタに入力されてお
り、これは、入力信号ＩＮ２及び／ＩＮ２の振幅が小さ
い場合に適した構成である。一方、図１０は、入力信号
／ＩＮ３が接地電位に近い側のトランジスタに入力され
ており、これは、入力信号ＩＮ３及び／ＩＮ３の振幅が
小さい場合に適した構成である。

【００８０】（実施の形態４） 次に本発明の論理回路に係る他の実施形態について図面
を用いて説明する。図１１、図１２及び図１３は、本発
明に係る論理回路の具体的構成例を示した回路図であ
る。図１１に示す回路は、論理否定積（ＮＡＮＤ）回路
の機能を有するものであるが、入力信号と出力信号の取
り方によっては、ＮＡＮＤ回路の他にも、論理否定和
（ＮＯＲ）回路、論理積（ＡＮＤ）回路、論理和（Ｏ
Ｒ）回路の何れにも成りうるものである。即ち、入力信
号をＩＮ１及びＩＮ２とし、出力信号を／ＯＵＴとする
と論理否定積回路となり、入力信号を／ＩＮ１及び／Ｉ
Ｎ２とし、出力信号をＯＵＴとすると論理否定和回路と
なる。また、入力信号をＩＮ１及びＩＮ２とし、出力信
号をＯＵＴとすると論理積回路となり、入力信号を／Ｉ
Ｎ１及び／ＩＮ２とし、出力信号を／ＯＵＴとすると論
理和回路となる。

【００８１】図１１に示す構成において、ｐチャネル型
トランジスタＭ１及びＭ２のドレイン電極と出力端子の
間には、それぞれトランジスタＭ３及びＭ４が接続され
ており、トランジスタＭ３及びＭ４のゲート電極は、そ
れぞれ入力信号ＩＮ２及び／ＩＮ２に接続されている。
一方、入力信号ＩＮ１及び／ＩＮ１、ＩＮ２及び／ＩＮ
２は、ｎチャネル型トランジスタの部分に入力されてい
る。具体的に述べると、入力信号ＩＮ１及びＩＮ２の入
力部は、図３５に示す従来のＮＡＮＤ回路のｎチャネル
型トランジスタの部分（または、図３６に示す従来のＮ
ＯＲ回路のｐチャネル型トランジスタの部分）と同様の
構成であり、入力信号／ＩＮ１及び／ＩＮ２の入力部
は、図３５に示す従来のＮＡＮＤ回路のｐチャネル型ト
ランジスタの部分（または、図３６に示す従来のＮＯＲ
回路のｎチャネル型トランジスタの部分）と同様の構成
である。

【００８２】図１２に示す回路は、論理積−論理否定和
（ＡＮＤ−ＮＯＲ）回路の機能を有するものであるが、
入力信号と出力信号の取り方によっては、ＡＮＤ−ＮＯ
Ｒ回路の他にも、論理和−論理否定積（ＯＲ−ＮＡＮ
Ｄ）回路、論理積−論理和（ＡＮＤ−ＯＲ）回路、論理
和−論理積（ＯＲ−ＡＮＤ）回路の何れにも成りうるも
のである。即ち、入力信号をＩＮ１、ＩＮ２及びＩＮ３
とし、出力信号を／ＯＵＴとすると、論理積−論理否定
和回路となり、入力信号を／ＩＮ１、／ＩＮ２及び／Ｉ
Ｎ３とし、出力信号をＯＵＴとすると、論理和−論理否
定積回路となる。また、入力信号をＩＮ１、ＩＮ２及び
ＩＮ３とし、出力信号をＯＵＴとすると、論理積−論理
和回路となり、入力信号を／ＩＮ１、／ＩＮ２及び／Ｉ
Ｎ３とし、出力信号を／ＯＵＴとすると、論理和−論理
積回路となる。

【００８３】図１２に示した構成において、ｐチャネル
型トランジスタＭ１及びＭ２のドレイン電極と出力端子
の間には、それぞれトランジスタＭ３及びＭ４が接続さ
れており、トランジスタＭ３及びＭ４のゲート電極は、
それぞれ入力信号ＩＮ１及び／ＩＮ１に接続されてい
る。

【００８４】一方、入力信号ＩＮ１及び／ＩＮ１、ＩＮ
２及び／ＩＮ２、ＩＮ３及び／ＩＮ３は、ｎチャネル型
トランジスタの部分に入力されている。具体的に述べる
と、入力信号ＩＮ１、ＩＮ２及びＩＮ３の入力部は、図
３７に示す従来のＡＮＤ−ＮＯＲ回路のｎチャネル型ト
ランジスタの部分（または、図３８に示す従来のＯＲ−
ＮＡＮＤ回路のｐチャネル型トランジスタの部分）と同
様の構成であり、入力信号／ＩＮ１、／ＩＮ２及び／Ｉ
Ｎ３の入力部は、図３７に示す従来のＡＮＤ−ＮＯＲ回
路のｐチャネル型トランジスタの部分（または、図３８
に示す従来のＯＲ−ＮＡＮＤ回路のｎチャネル型トラン
ジスタの部分）と同様の構成である。

【００８５】また、図１２は、入力信号ＩＮ１及び／Ｉ
Ｎ１が接地電位に近い側のトランジスタに入力されてお
り、これは、入力信号ＩＮ２及び／ＩＮ２の振幅が小さ
い場合に適した構成である。

【００８６】また、図１３に示す構成において、ｐチャ
ネル型トランジスタＭ１及びＭ２のドレイン電極と出力
端子の間には、それぞれトランジスタＭ３及びＭ４、Ｍ
５及びＭ６が接続されており、トランジスタＭ３及びＭ
４のゲート電極は、それぞれ入力信号ＩＮ１及びＩＮ２
に接続され、トランジスタＭ５及びＭ６のゲート電極
は、それぞれ入力信号／ＩＮ１及び／ＩＮ２に接続され
ている。

【００８７】入力信号ＩＮ２、ＩＮ３及び／ＩＮ１、／
ＩＮ２の入力部は、図３７に示す従来のＡＮＤ−ＮＯＲ
回路のｎチャネル型トランジスタの部分（または、図３
８に示す従来のＯＲ−ＮＡＮＤ回路のｐチャネル型トラ
ンジスタの部分）と同様の構成であり、入力信号ＩＮ
１、ＩＮ２及び／ＩＮ２、／ＩＮ３の入力部は、図３７
に示す従来のＡＮＤ−ＮＯＲ回路のｐチャネル型トラン
ジスタの部分（または、図３８に示す従来のＯＲ−ＮＡ
ＮＤ回路のｎチャネル型トランジスタの部分）と同様の
構成である。

【００８８】（実施の形態５） 次に本発明の論理回路に係る他の実施形態について図面
を用いて説明する。図１４は、本発明に係る論理回路の
具体的構成例を示した回路図である。

【００８９】図１４に示す構成において、ｐチャネル型
トランジスタＭ１及びＭ２のドレイン電極と出力端子の
間には、それぞれトランジスタＭ３、Ｍ４及びＭ５、Ｍ
６、Ｍ７及びＭ８が接続されており、トランジスタＭ
３、Ｍ４及びＭ５のゲート電極は、それぞれ入力信号Ｉ
Ｎ１、ＩＮ２及びＩＮ３に接続され、トランジスタＭ
６、Ｍ７及びＭ８のゲート電極は、それぞれ入力信号／
ＩＮ１、／ＩＮ２及び／ＩＮ３に接続されている。

【００９０】入力信号ＩＮ４、ＩＮ５、ＩＮ６及び／Ｉ
Ｎ１、／ＩＮ２、／ＩＮ３の入力部は、図３７に示す従
来のＡＮＤ−ＮＯＲ回路のｎチャネル型トランジスタの
部分（または、図３８に示す従来のＯＲ−ＮＡＮＤ回路
のｐチャネル型トランジスタの部分）と同様の構成であ
り、入力信号ＩＮ１、ＩＮ２、ＩＮ３及び／ＩＮ４、／
ＩＮ５、／ＩＮ６の入力部は、図３７に示す従来のＡＮ
Ｄ−ＮＯＲ回路のｐチャネル型トランジスタの部分（ま
たは、図３８に示す従来のＯＲ−ＮＡＮＤ回路のｎチャ
ネル型トランジスタの部分）と同様の構成である。

【００９１】（実施の形態６） 次に本発明の論理回路に係る他の実施形態について図面
を用いて説明する。図１５、図１６、図１７及び図１８
は、図８に示したＮＡＮＤ回路の変形例を示した回路図
であり、図１９、図２０、図２１及び図２２は、図１１
に示したＮＡＮＤ回路の変形例を示した回路図である。

【００９２】図１５においては、図８における入力信号
ＩＮ２及び／ＩＮ２が、転送用トランジスタＭ７及びＭ
８を介して、トランジスタＭ４及びＭ６に入力される構
成をとなっている。

【００９３】この転送用トランジスタＭ７及びＭ８のゲ
ート電極には、制御信号ＣＲＬが入力されており、必要
な期間（出力が切り替わる可能性がある期間）だけ転送
用トランジスタを開く（接続する）ことにより、入力信
号ＩＮ２及び／ＩＮ２の信号線の負荷を軽減することが
できる。例えば、入力信号ＩＮ２のパルス幅が、入力信
号ＩＮ１のパルス幅よりも小さい場合（入力信号ＩＮ２
のパルスが入力信号ＩＮ１のパルスに含まれる場合）に
は、上述の制御信号ＣＲＬとして入力信号ＩＮ１を用い
ればよい。これは、図１６及び図１７の例に関しても同
様である。

【００９４】図１６においては、図１５の構成に加え
て、入力信号ＩＮ２及び／ＩＮ２が入力されるトランジ
スタＭ４及びＭ６と、転送用トランジスタＭ７及びＭ８
との間に、接地トランジスタＭ９及びＭ１０が配置され
ている。

【００９５】この接地トランジスタＭ９及びＭ１０は、
転送用トランジスタＭ７及びＭ８が非接続状態になった
ときに、電気的に浮遊状態になって誤動作することを防
止するための誤動作防止手段である。この接地トランジ
スタＭ９及びＭ１０は常時接続状態にあるので、制御信
号ＣＲＬがアクティブのときには入力信号ＩＮ２及び／
ＩＮ２が優先されるように、駆動力を小さくしておく必
要がある。また、図１６に示す構成においては、誤動作
防止手段としての接地トランジスタＭ９及びＭ１０は抵
抗であっても差し支えない。

【００９６】図１７においては、図１５の構成に加え
て、入力信号ＩＮ２及び／ＩＮ２が入力されるトランジ
スタＭ４及びＭ６と、転送用トランジスタＭ７及びＭ８
との間に、接地トランジスタＭ９及びＭ１０が配置され
ているが、そのゲート電極は、転送用トランジスタに入
力される制御信号の反転信号／ＣＲＬが入力されてい
る。

【００９７】この接地トランジスタＭ９及びＭ１０は、
図１６の例と同様に、転送用トランジスタＭ７及びＭ８
が非接続状態になったときに、電気的に浮遊状態になっ
て誤動作することを防止するためのものである。このと
き、接地トランジスタＭ９及びＭ１０は、転送用トラン
ジスタが非接続状態になったときだけ接地電位に接続さ
れるので、トランジスタの駆動力に拘わらず信号入力部
の電位降下をもたらすことはない。

【００９８】図１８においては、図１７の構成におい
て、転送用トランジスタＭ７のゲート電極には、トラン
ジスタＭ３に入力される信号ＩＮ１が入力されている。

【００９９】このように入力信号の内の１つを転送用ト
ランジスタの制御信号として用いることにより、端子数
を削減することができる。

【０１００】尚、説明を省略したが図１９、図２０、図
２１及び図２２に示した構成においては、転送用トラン
ジスタはＭ９及びＭ１０で示され、接地トランジスタは
Ｍ１１及びＭ１２で示されている。また、これらの構成
は、上述の図１５、図１６、図１７及び図１８と同様の
作用、効果を奏するものである。

【０１０１】（実施の形態７） 次に本発明の画像表示装置に係る実施形態について図面
を用いて説明する。図２３及び図２４は、本発明に係る
画像表示装置の構成例を示した図である。

【０１０２】図２３における構成は、従来の画像表示装
置と同一のものであり、マトリクス状に配置された画素
ＰＩＸからなる画素アレイＡＲＹと、走査信号線駆動回
路（ゲートドライバ）ＧＤと、データ信号線駆動回路
（データドライバ）ＳＤとからなるアクティブマトリク
ス型液晶表示装置であるが、そのデータ信号線駆動回路
ＳＤ及び走査信号線駆動回路の少なくともいずれか一方
が、上述の論理回路を有している。尚、画素ＰＩＸ部分
の構成例は図２４に示したとおりである。

【０１０３】画像表示装置としての液晶表示装置におい
ては、液晶素子を駆動するために、１０〜２０Ｖの比較
的高い駆動電圧を必要とするので、駆動回路もこれに近
い電圧で駆動されることが一般的である。これに対し
て、画像表示装置に入力される信号は、ＩＣで生成され
るので、通常３.３〜５Ｖである。したがって、この間
に何らかの電圧変換回路（レベルシフト回路）を介する
ことになるが、本発明によれば、上述したように、駆動
回路内の論理回路がレベルシフト機能を有しているの
で、別途レベルシフタ回路を付加することなく、良好な
画像表示を実現することができる。

【０１０４】図２５は本発明に係る画像表示装置に用い
られるデータ信号線駆動回路の構成例を示した図であ
り、図２６及び図２８は本発明に係る画像表示装置に用
いられる走査信号線駆動回路の構成例を示した図であ
る。

【０１０５】図２５に示すデータ信号線駆動回路の構成
例において、データ信号線駆動回路は、１５Ｖの電源電
圧で駆動されているが、入力信号ＰＣＳの振幅は５Ｖで
ある。これは、入力信号ＰＣＳが入力される論理否定積
回路ＬＳ＿ＮＡＮＤに、上述の論理回路を採用すること
で実現することができる。

【０１０６】このときの信号波形を図２９に示す。これ
により、シフトレジスタ回路の出力信号Ｎよりもパルス
幅の小さい信号Ｏを生成することができる。

【０１０７】また、クロック信号ＣＫＳの振幅も５Ｖで
あるが、これは、図２７に示すようなラッチ回路により
構成したシフトレジスタ回路を用いることにより実現す
ることができる。また、開始信号ＳＰＳの振幅は１５Ｖ
としているが、これは、図４２乃至図４３に示す従来の
レベルシフタ回路を用いて５Ｖから昇圧することができ
る。これらを組み合わせることにより、電圧１５Ｖで駆
動されるデータ信号線駆動回路のすべての入力信号を５
Ｖ振幅とすることができる。

【０１０８】図２６に示す走査信号線駆動回路の構成例
において、走査信号線駆動回路は、１５Ｖの電源電圧で
駆動されているが、入力信号ＰＣＧの振幅は５Ｖであ
る。これは、入力信号ＰＣＧが入力される論理否定和回
路ＬＳ＿ＮＯＲに、上述の論理回路を採用することで実
現することができる。

【０１０９】このときの信号波形を図３０に示す。これ
により、シフトレジスタ回路の出力信号Ｎよりもパルス
幅の小さい信号Ｏを生成することができる。

【０１１０】また、クロック信号ＣＫＧの振幅も５Ｖで
あるが、これは、図２７に示すようなラッチ回路により
構成したシフトレジスタ回路を用いることにより実現す
ることができる。また、開始信号ＳＰＧの振幅は１５Ｖ
としているが、これは、図４２乃至図４３に示す従来の
レベルシフタ回路を用いて５Ｖから昇圧することができ
る。これらを組み合わせることにより、電圧１５Ｖで駆
動される走査信号線駆動回路のすべての入力信号を５Ｖ
振幅とすることができる。

【０１１１】図２８に示す走査信号線駆動回路の構成例
において、走査信号線駆動回路は、１５Ｖの電源電圧で
駆動されているが、入力信号ＦＲ１及びＦＲ２の振幅は
５Ｖである。これは、入力信号ＦＲ１及びＦＲ２が入力
される論理否定和回路ＬＳ＿ＮＯＲに、上述の論理回路
を採用することで実現することができる。

【０１１２】このときの信号波形を図３１に示す。入力
信号ＦＲ１及びＦＲ２の信号レベルによって、図３１に
示すように、信号出力の組み合わせを変えることが可能
となるので、２水平ライン組み違い走査を実現すること
ができる。また、クロック信号ＣＫＧの振幅も５Ｖであ
るが、これは、図２７に示すようなラッチ回路により構
成したシフトレジスタ回路を用いることにより実現する
ことができる。また、開始信号ＳＰＧの振幅は１５Ｖと
しているが、これは、図４２ないし図４３に示す従来の
レベルシフタ回路を用いて５Ｖから昇圧することができ
る。これらを組み合わせることにより、電圧１５Ｖで駆
動される走査信号線駆動回路のすべての入力信号を５Ｖ
振幅とすることができる。本発明の対象技術である論理
回路及び画像表示装置の例として、ここでは、液晶表示
装置と、そのデータ信号線駆動回路及び走査信号線駆動
回路を構成する論理演算回路について述べる。ただし、
本発明はこれに限定されることなく、他の画像表示装置
や他の論理演算回路についても有効なものである。

【０１１３】（実施の形態８） 次に本発明に係る画像表示装置の他の実施形態について
図面を用いて説明する。図３２は、本発明に係る画像表
示装置の他の構成例を示した図である。

【０１１４】図３２示した画像表示装置においては、画
素ＰＩＸと、データ信号線駆動回路ＳＤと、走査信号線
駆動回路ＧＤとは、同一基板ＳＵＢ上に構成されており
（ドライバモノリシック構造）、外部コントロール回路
ＣＴＬからの信号と、外部電源回路ＶＧＥＮからの駆動
電源とによって駆動している。

【０１１５】このような構成においては、データ信号線
駆動回路及び走査信号線駆動回路は、画面（表示領域）
とほぼ同じ長さの領域に広く分散して配置されているの
で、入力信号などの配線長は極めて長くなっている。し
たがって、入力信号配線などの負荷容量も極めて大きく
なるので、信号振幅を小さくすることによる低消費電力
化の効果が大きい。

【０１１６】また、データ信号線駆動回路及び走査信号
線駆動回路を画素と同一基板上に（モノリシックに）形
成することにより、別々に構成して実装するよりも、駆
動回路の製造コストや実装コストの低減を図ることがで
きるとともに、信頼性の向上にも効果がある。

【０１１７】図３３は、本発明に係る画像表示装置を構
成する多結晶シリコン薄膜トランジスタの構造例を示し
た図である。

【０１１８】図３３に示す多結晶シリコン薄膜トランジ
スタは、絶縁性基板上の多結晶シリコン薄膜を活性層と
する順スタガー（トップゲート）構造のものであるが、
本発明はこれに限るものではなく、逆スタガー構造等の
他の構造のものであってよい。

【０１１９】上記のような多結晶シリコン薄膜トランジ
スタを用いることによって、実用的な駆動能力を有する
走査信号線駆動回路及びデータ信号線駆動回路を、画素
アレイと同一基板上にほぼ同一の製造工程で構成するこ
とができる。

【０１２０】図３４は、本発明に係る画像表示装置を構
成する多結晶シリコン薄膜トランジスタの製造工程を示
す構造断面図の例である。

【０１２１】以下に、概ね摂氏６００℃以下で多結晶シ
リコン薄膜トランジスタを形成するときの製造プロセス
について、簡単に説明する。図３４は、本発明に係る画
像表示装置を構成する薄膜トランジスタの製造工程の例
を示した図である。図３４（ａ）〜（ｋ）は、各工程で
の断面図である。

【０１２２】図３４においては、まず、ガラス基板
（ａ）上に堆積した非晶質シリコン薄膜（ｂ）に、エキ
シマレーザを照射して、多結晶シリコン薄膜を形成する
（ｃ）。次に、この多結晶シリコン薄膜を所望の形状に
パターニングし（ｄ）、二酸化シリコンからなるゲート
絶縁膜を形成する（ｅ）。更に、薄膜トランジスタのゲ
ート電極をアルミニウム等で形成（ｆ）した後、薄膜ト
ランジスタのソース・ドレイン領域に不純物（ｎ型領域
には燐、ｐ型領域には硼素）を注入する（ｇ，ｈ）。そ
の後、二酸化シリコンまたは窒化シリコン等からなる層
間絶縁膜を堆積し（ｉ）、コンタクトホールを開口
（ｊ）した後、アルミニウム等の金属配線を形成する。
この工程において、プロセスの最高温度は、ゲート絶縁
膜形成時の６００℃であるので、米国コーニング社の１
７３７ガラス等の高耐熱性ガラスが使用できる。

【０１２３】尚、液晶表示装置においては、この後に、
更に、別の層間絶縁膜を介して、透明電極（透過型液晶
表示装置の場合）や反射電極（反射型液晶表示装置の場
合）を形成することになる。

【０１２４】ここで、図３４に示すような製造工程で、
多結晶シリコン薄膜トランジスタを、概ね摂氏６００℃
以下で形成することにより、安価で大面積のガラス基板
を用いることができるようになるので、画像表示装置の
低価格化と大面積化が実現される。

【０１２５】以上のように、本発明の論理回路及びこの
論理回路を画像表示装置に適用した場合について各種の
実施形態によって具体的に説明したが、本発明は全ての
実施形態において、論理回路を構成するトランジスタの
極性、電源及び信号の極性等を逆にしても論理回路とし
て成立し、実施形態に示す同様の効果が期待できる。ま
た、論理回路への入力信号数に関しても特に制限はな
い。また、本発明はこの上述の実施形態に限定されるも
のではなく、その要旨を逸脱せず、当初の作用効果を損
なわない範囲において種々の変更が可能であることは言
うまでもない。

【０１２６】以上、実施の形態１から８において説明し
たように、本実施形態の論理回路は、次のような特徴点
を有している。

【０１２７】（１）本実施形態の論理回路は、複数の入
力信号に基づいて論理演算を行うＣＭＯＳ論理回路にお
いて、入力信号のうちの少なくとも一部は、その振幅が
ＣＭＯＳ論理回路の駆動電源よりも小さいことを特徴と
している。

【０１２８】（２）また、本実施形態の論理回路は、上
記（１）に記載の論理回路において、２つの電流経路の
それぞれにｎチャネル型トランジスタからなる回路部分
及びｐチャネル型トランジスタからなる回路部分が設け
られ、その何れか一方のチャネル型トランジスタからな
る回路部分において、一方の電流経路には、論理回路と
同様の論理演算結果を出力するＣＭＯＳロジック回路の
ｎチャネル型トランジスタからなる回路部分と同一構成
の回路が設けられ、他方の電流経路には、論理回路と同
様の論理演算結果を出力するＣＭＯＳロジック回路のｐ
チャネル型トランジスタからなる回路部分と同一構成の
回路が設けられ、論理回路の他方のチャネル型トランジ
スタからなる回路部分では、２つの電流経路にそれぞれ
設けられたトランジスタのゲート電極が、互いのドレイ
ン電極に相互に接続されることを特徴としている。

【０１２９】（３）また、本実施形態の論理回路は、上
記（１）に記載の論理回路において、論理回路は、２つ
の電流経路のそれぞれにｎチャネル型トランジスタから
なる回路部分及びｐチ ャネル型トランジスタからなる回
路部分が設けられ、その何れか一方のチャネル型トラン
ジスタからなる回路部分において、一方の電流経路に
は、論理回路と同様の論理演算結果を出力するＣＭＯＳ
ロジック回路のｎチャネル型トランジスタからなる回路
部分と同一構成の回路が設けられ、他方の電流経路に
は、論理回路と同様の論理演算結果を出力するＣＭＯＳ
ロジック回路のｐチャネル型トランジスタからなる回路
部分と同一構成の回路が設けられ、論理回路の他方のチ
ャネル型トランジスタからなる回路部分では、２つの電
流経路のそれぞれにおいて、入力信号のうち、少なくと
も一部がゲート電極に入力されるトランジスタが設けら
れ、かつ、２つの電流経路のそれぞれの電源側に、ゲー
ト電極が互いに他方の電流経路の出力部に接続されるト
ランジスタが設けらていることを特徴としている。

【０１３０】（４）また、本実施形態の論理回路は、上
記（１）に記載の論理回路において、論理回路は、２つ
の電流経路のそれぞれにｎチャネル型トランジスタから
なる回路部分及びｐチャネル型トランジスタからなる回
路部分が設けられ、その何れか一方のチャネル型トラン
ジスタからなる回路部分において、一方の電流経路に
は、論理回路と同様の論理演算結果を出力するＣＭＯＳ
ロジック回路のｎチャネル型トランジスタからなる回路
部分と同一構成の回路が設けられ、他方の電流経路に
は、論理回路と同様の論理演算結果を出力するＣＭＯＳ
ロジック回路のｐチャネル型トランジスタからなる回路
部分と同一構成の回路が設けられ、論理回路の他方のチ
ャネル型トランジスタからなる回路部分では、一方の電
流経路に、論理回路と同様の論理演算結果を出力するＣ
ＭＯＳロジック回路のｐチャネル型トランジスタからな
る回路部分と同一構成の回路が設けられ、他方の電流経
路に、論理回路と同様の論理演算結果を出力するＣＭＯ
Ｓロジック回路のｎチャネル型トランジスタからなる回
路部分と同一構成の回路が設けられ、かつ、２つの電流
経路のそれぞれの電源側に、ゲート電極が互いに他方の
電流経路の出力部に接続されるトランジスタが設けらて
いることを特徴としている。

【０１３１】（５）また、本実施形態の論理回路は、上
記（１）乃至（４）の何れかに記載の論理回路におい
て、複数の入力信号のうち、振幅が小さい方の信号は、
一方のチャンネル型の回路部分において、直列に接続さ
れたトランジスタのうちの電源側に入力されていること
を特徴としている。

【０１３２】（６）また、本実施形態の論理回路は、上
記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、互
いのゲート電極が相手のドレイン電極に接続されると共
に、それぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ドレイン電極
が第２の出力端子に接続される第３のトランジスタと、
ゲート電極が第２の入力端子に接続され、ドレイン電極
が第３のトランジスタのソース電極に接続され、ソース
電極が第２の電源電位に接続される第４のトランジスタ
と、ゲート電極が第３の入力端子に接続され、ドレイン
電極が第１の出力端子に接続され、ソース電極が第２の
電源電位に接続される第５のトランジスタと、ゲート電
極が第４の入力端子に接続され、ドレイン電極が第１の
出力端子に接続され、ソース電極が第２の電源電位に接
続される第６のトランジスタと、を備え、第１の入力端
子及び第３の入力端子に入力される信号は、互いに逆位
相であり、第２の入力端子及び第４の入力端子に入力さ
れる信号は、互いに逆位相であり、第１のトランジスタ
及び第２のトランジスタは、その他のトランジスタとは
異なるチャネル型のトランジスタであることを特徴とし
ている。

【０１３３】（７）また、本実施形態の論理回路は、上
記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、互
いのゲート電極が相手のドレイン電極に接続されると共
に、それぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続 され、ドレイン電極
が第２の出力端子に接続される第３のトランジスタと、
ゲート電極が第２の入力端子に接続され、ドレイン電極
が第３のトランジスタのソース電極に接続され、ソース
電極が第２の電源電位に接続される第４のトランジスタ
と、ゲート電極が第３の入力端子に接続され、ドレイン
電極が第２の出力端子に接続され、ソース電極が第２の
電源電位に接続される第５のトランジスタと、ゲート電
極が第４の入力端子に接続され、ソース電極が第２の電
源電位に接続される第６のトランジスタと、ゲート電極
が第５の入力端子に接続され、ソース電極が第２の電源
電位に接続される第７のトランジスタと、ゲート電極が
第６の入力端子に接続され、ドレイン電極が第１の出力
端子に接続され、ソース電極が第６のトランジスタ及び
第７のトランジスタのドレイン電極に接続される第８の
トランジスタと、を備え、第１の入力端子及び第５の入
力端子に入力される信号は、互いに逆位相であり、第２
の入力端子及び第４の入力端子に入力される信号は、互
いに逆位相であり、第３の入力端子及び第６の入力端子
に入力される信号は、互いに逆位相であり、第１のトラ
ンジスタ及び第２のトランジスタは、その他のトランジ
スタとは異なるチャネル型のトランジスタであることを
特徴としている。

【０１３４】（８）また、本実施形態の論理回路は、上
記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、互
いのゲート電極が相手のドレイン電極に接続されると共
に、それぞれ第１の出力端子及び第２の出力端子に接続
される第１のトランジスタ及び第２のトランジスタと、
ゲート電極が第１の入力端子に接続され、ドレイン電極
が第２の出力端子に接続される第３のトランジスタと、
ゲート電極が第２の入力端子に接続され、ドレイン電極
が第３のトランジスタのソース電極に接続され、ソース
電極が第２の電源電位に接続される第４のトランジスタ
と、ゲート電極が第３の入力端子に接続され、ドレイン
電極が第２の出力端子に接続され、ソース電極が第２の
電源電位に接続される第５のトランジスタと、ゲート電
極が第４の入力端子に接続され、ドレイン電極が第１の
出力端子に接続される第６のトランジスタと、ゲート電
極が第５の入力端子に接続され、ドレイン電極が第１の
出力端子に接続される第７のトランジスタと、ゲート電
極が第６の入力端子に接続され、ドレイン電極が第６の
トランジスタ及び第７のトランジスタのソース電極に接
続され、ソース電極が第２の電源電位に接続される第８
のトランジスタと、を備え、第１の入力端子及び第５の
入力端子に入力される信号は、互いに逆位相であり、第
２の入力端子及び第４の入力端子に入力される信号は、
互いに逆位相であり、第３の入力端子及び第６の入力端
子に入力される信号は、互いに逆位相であり、第１のト
ランジスタ及び第２のトランジスタは、その他のトラン
ジスタとは異なるチャネル型のトランジスタであること
を特徴としている。

【０１３５】（９）また、本実施形態の論理回路は、上
記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、ゲ
ート電極がそれぞれ第１の出力端子及び第２の出力端子
に接続される第１のトランジスタ及び第２のトランジス
タと、ゲート電極が第１の入力端子に接続され、ソース
電極が第１のトランジスタのドレイン電極に接続され、
ドレイン電極が第２の出力端子に接続される第３のトラ
ンジスタと、ゲート電極が第２の入力端子に接続され、
ソース電極が第２のトランジスタのドレイン電極に接続
され、ドレイン電極が第１の出力端子に接続される第４
のトランジスタと、ゲート電極が第３の入力端子に接続
され、ドレイン電極が第２の出力端子に接続される第５
のトランジスタと、ゲート電極が第１の入力端子に接続
され、ソース電極が第２の電源電位に接続され、ドレイ
ン電極が第５のトランジスタのソース電極に接続される
第６のトランジスタと、ゲート電極が第４の入力端子に
接続され、ソース電極が第２の電源電位に接続され、ド
レイン電極が第１の出力端子に接続される第７のトラン
ジスタと、ゲート電極が第２の入力端子に接続され、ソ
ース電極が第２の電源電位に接続され、ドレイン電極が
第１の出力端子に接続される第８のトランジスタと、を
備え、第１の入力端子及び第２の入力端子に入力される
信号は、互いに逆位相であり、第３の入力端子及び第４
の入力端子に入力される信号は、互いに逆位相であり、
第１乃至第４のトランジスタは、その他のトラ ンジスタ
とは異なるチャネル型のトランジスタであることを特徴
としている。

【０１３６】（１０）また、本実施形態の論理回路は、
上記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、ゲ
ート電極がそれぞれ第１の出力端子及び第２の出力端子
に接続される第１のトランジスタ及び第２のトランジス
タと、ゲート電極が第１の入力端子に接続され、ソース
電極が第１のトランジスタのドレイン電極に接続され、
ドレイン電極が第２の出力端子に接続される第３のトラ
ンジスタと、ゲート電極が第２の入力端子に接続され、
ソース電極が第１のトランジスタのドレイン電極に接続
され、ドレイン電極が第２の出力端子に接続される第４
のトランジスタと、ゲート電極が第３の入力端子に接続
され、ソース電極が第２のトランジスタのドレイン電極
に接続される第５のトランジスタと、ゲート電極が第４
の入力端子に接続され、ソース電極が第５のトランジス
タのドレイン電極に接続され、ドレイン電極が第１の出
力端子に接続される第６のトランジスタと、ゲート電極
が第５の入力端子に接続され、ドレイン電極が第２の出
力端子に接続される第７のトランジスタと、ゲート電極
が第２の入力端子に接続され、ソース電極が第２の電源
電位に接続され、ドレイン電極が第７のトランジスタの
ソース電極に接続される第８のトランジスタと、ゲート
電極が第６の入力端子に接続され、ソース電極が第２の
電源電位に接続され、ドレイン電極が第１の出力端子に
接続される第９のトランジスタと、ゲート電極が第４の
入力端子に接続され、ソース電極が第２の電源電位に接
続され、ドレイン電極が第１の出力端子に接続される第
１０のトランジスタと、を備え、第１の入力端子及び第
３の入力端子に入力される信号は、互いに逆位相であ
り、第２の入力端子及び第４の入力端子に入力される信
号は、互いに逆位相であり、第１乃至第６のトランジス
タは、その他のトランジスタとは異なるチャネル型のト
ランジスタであることを特徴としている。

【０１３７】（１１）また、本実施形態の論理回路は、
上記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、ゲ
ート電極がそれぞれ第１の出力端子及び第２の出力端子
に接続される第１のトランジスタ及び第２のトランジス
タと、ゲート電極が第１の入力端子に接続され、ソース
電極が第１のトランジスタのドレイン電極に接続され、
ドレイン電極が第２の出力端子に接続される第３のトラ
ンジスタと、ゲート電極が第２の入力端子に接続され、
ソース電極が第２のトランジスタのドレイン電極に接続
され、ドレイン電極が第１の出力端子に接続される第４
のトランジスタと、ゲート電極が第３の入力端子に接続
され、ドレイン電極が第２の出力端子に接続される第５
のトランジスタと、ゲート電極が第１の入力端子に接続
され、ソース電極が第２の電源電位に接続され、ドレイ
ン電極が第５のトランジスタのソース電極に接続される
第６のトランジスタと、ゲート電極が第４の入力端子に
接続され、ソース電極が第２の電源電位に接続され、ド
レイン電極が第２の出力端子に接続される第７のトラン
ジスタと、ゲート電極が第５の入力端子に接続され、ド
レイン電極が第１の出力端子に接続される第８のトラン
ジスタと、ゲート電極が第２の入力端子に接続され、ソ
ース電極が第２の電源電位に接続され、ドレイン電極が
第８のトランジスタのソース電極に接続される第９のト
ランジスタと、ゲート電極が第６の入力端子に接続さ
れ、ソース電極が第２の電源電位に接続され、ドレイン
電極が第８のトランジスタのソース電極に接続される第
１０のトランジスタと、を備え、第１の入力端子及び第
２の入力端子に入力される信号は、互いに逆位相であ
り、第３の入力端子及び第６の入力端子に入力される信
号は、互いに逆位相であり、第４の入力端子及び第５の
入力端子に入力される信号は、互いに逆位相であり、第
１乃至第４のトランジスタは、その他のトランジスタと
は異なるチャネル型のトランジスタであることを特徴と
している。

【０１３８】（１２）また、本実施形態の論理回路は、
上記（１）乃至（５）の何れかに記載の論理回路におい
て、互いのソース電極が第１の電極電位に接続され、ゲ
ート電極がそれぞれ第１の出力端子及び第２の出力端子
に接続される第１のトランジスタ及び第２のトランジス
タと、ゲート電極が第１の入力端子に接続され、ソース
電極が第１のトランジスタのドレイン電極に接続される
第３のトランジスタと、ゲート電極が第２の入力端子に
接続され、ソース電極が第３のトランジスタのドレイン
電極に接続され、ドレイン電極が第２の出力端子に接続
される第４のトランジスタと、ゲート電極が第３の入力
端子に接続され、ソース電極が第３のトランジスタのド
レイン電極に接続され、ドレイン電極が第２の出力端子
に接続される第５のトランジスタと、ゲート電極が第４
の入力端子に接続され、ソース電極が第２のトランジス
タのドレイン電極に接続され、ドレイン電極が第１の出
力端子に接続される第６のトランジスタと、ゲート電極
が第５の入力端子に接続され、ソース電極が第２のトラ
ンジスタのドレイン電極に接続される第７のトランジス
タと、ゲート電極が第６の入力端子に接続され、ソース
電極が第７のトランジスタのドレイン電極に接続され、
ドレイン電極が第１の出力端子に接続される第８のトラ
ンジスタと、ゲート電極が第７の入力端子に接続され、
ドレイン電極が第２の出力端子に接続される第９のトラ
ンジスタと、ゲート電極が第８の入力端子に接続され、
ソース電極が第２の電源電位に接続され、ドレイン電極
が第９のトランジスタのソース電極に接続される第１０
のトランジスタと、ゲート電極が第９の入力端子に接続
され、ソース電極が第２の電源電位に接続され、ドレイ
ン電極が第２の出力端子に接続される第１１のトランジ
スタと、ゲート電極が第１０の入力端子に接続され、ド
レイン電極が第１の出力端子に接続される第１２のトラ
ンジスタと、ゲート電極が第１１の入力端子に接続さ
れ、ソース電極が第２の電源電位に接続され、ドレイン
電極が第１２のトランジスタのソース電極に接続される
第１３のトランジスタと、ゲート電極が第１２の入力端
子に接続され、ソース電極が第２の電源電位に接続さ
れ、ドレイン電極が第１２のトランジスタのソース電極
に接続される第１４のトランジスタと、を備え、第１の
入力端子及び第４の入力端子に入力される信号は、互い
に逆位相であり、第２の入力端子及び第６の入力端子に
入力される信号は、互いに逆位相であり、第３の入力端
子及び第５の入力端子に入力される信号は、互いに逆位
相であり、第１乃至第８のトランジスタは、その他のト
ランジスタとは異なるチャネル型のトランジスタである
ことを特徴としている。

【０１３９】（１３）また、本実施形態の論理回路は、
上記（１）乃至（１２）の何れかに記載の論理回路にお
いて、入力信号の少なくとも一部は、信号の入力を制御
するための転送用トランジスタを介して入力されること
を特徴としている。

【０１４０】（１４）また、本実施形態の論理回路は、
上記（１３）に記載の論理回路において、転送用トラン
ジスタにより信号入力が制御されるトランジスタのゲー
ト電極と一方の電源電位との間に、誤動作防止用トラン
ジスタが接続され、誤動作防止用トランジスタのゲート
電極は、電源電位とは異なる電源電位に接続されること
を特徴としている。

【０１４１】（１５）また、本実施形態の論理回路は、
上記（１）乃至（１３）の何れかに記載の論理回路にお
いて、転送用トランジスタにより信号入力が制御される
トランジスタのゲート電極と一方の電源電位との間に、
誤動作防止用トランジスタが接続され、誤動作防止用ト
ランジスタのゲート電極には、転送用トランジスタとは
逆位相の信号が入力されることを特徴としている。

【０１４２】（１６）また、本実施形態の論理回路は、
上記（１）乃至（１５）の何れかに記載の論理回路にお
いて、転送用トランジスタのゲート電極には、入力信号
の何れかが入力されることを特徴としている。

【０１４３】また、実施の形態１から８において説明し
たように、本実施形態の画像表示装置は、次のような特
徴点を有している。

【０１４４】（１７）本実施形態の画像表示装置は、列
方向に複数配列されたデータ信号線及び行方 向に複数配
列された走査信号線に囲まれ、マトリクス状に配列され
た複数の画素と、データ信号線に映像データを供給する
データ信号線駆動回路と、走査信号線に走査信号を供給
する走査信号線駆動回路とを備えた画像表示装置におい
て、データ信号線駆動回路及び走査信号線駆動回路の少
なくとも一方が、上記（１）乃至（１６）の何れかに記
載の論理回路を有することを特徴としている。

【０１４５】（１８）また、本実施形態の画像表示装置
は、上記（１７）に記載の画像表示装置において、デー
タ信号線駆動回路を構成するシフトレジスタ回路の出力
パルス及び外部より入力されるパルス幅制御信号を入力
信号とし、出力パルスよりもパルス幅の小さい出力信号
を生成するための論理回路が、上記（１）乃至（１６）
の何れかに記載の論理回路であることを特徴としてい
る。

【０１４６】（１９）また、本実施形態の画像表示装置
は、上記（１７）に記載の画像表示装置において、走査
信号線駆動回路を構成するシフトレジスタ回路の出力パ
ルス及び外部より入力されるパルス幅制御信号を入力信
号とし、出力パルスよりもパルス幅の小さい出力信号を
生成するための論理回路が、上記（１）乃至（１６）の
何れかに記載の論理回路であることを特徴としている。

【０１４７】（２０）また、本実施形態の画像表示装置
は、上記（１７）に記載の画像表示装置において、走査
信号線駆動回路を構成するシフトレジスタ回路の出力パ
ルス及び外部より入力される複数の制御信号のうちの１
つの信号を入力信号とし、異なる組み合わせのシフトレ
ジスタ回路に対して、信号を同時に出力するための論理
回路の少なくとも一部が、上記（１）乃至（１５）のい
ずれかに記載の論理回路であることを特徴としている。

【０１４８】（２１）また、本実施形態の画像表示装置
は、上記（１８）乃至（２０）の何れかに記載の画像表
示装置において、データ信号線駆動回路及び走査信号線
駆動回路を構成する論理回路が、転送用トランジスタの
ゲート電極に、前記シフトレジスタの出力信号が入力さ
れる論理回路であることを特徴としている。

【０１４９】（２２）また、本実施形態の画像表示装置
は、上記（１７）乃至（２１）の何れかに記載の画像表
示装置において、データ信号線駆動回路及び走査信号線
駆動回路の少なくとも一方が、画素と同一基板上に形成
されていることを特徴としている。

【０１５０】（２３）また、本実施形態の画像表示装置
は、上記（２２）に記載の画像表示装置において、デー
タ信号線駆動回路、走査信号線駆動回路及び画素を構成
する能動素子が、多結晶シリコン薄膜トランジスタであ
ることを特徴としている。

【０１５１】（２４）また、本実施形態の画像表示装置
は、上記（２３）に記載の画像表示装置において、能動
素子が、概ね６００℃以下のプロセスで形成されること
を特徴としている。

【０１５２】本発明は上述した従来技術の問題点に鑑
み、駆動回路の消費電力を低減することができる論理回
路及びそれを用いた画像表示装置を提供するものであ
る。

【０１５３】本発明の論理回路によれば、複数の入力信
号に基づいて論理演算を行うＣＭＯＳ論理回路であっ
て、入力信号のうちの少なくとも一部は、その振幅を、
論理回路の駆動電源よりも小さくするようにした。その
ことにより、論理回路の出力振幅を大きく取る必要があ
る場合や、駆動電圧をある程度以上大きくしないと論理
回路が正常に動作しない場合にも、入力信号の振幅を小
さくすることができるので、入力信号を生成する外部回
路の負担が軽くなるとともに、消費電力の削減を図るこ
とができる。また、本発明の論理回路によれば、２つの
電流経路のそれぞれに設けられた、ｎチャネル型トラン
ジスタからなる回路部分 及びｐチャネル型トランジスタ
からなる回路部分の何れか一方のチャネル型トランジス
タからなる回路部分において、一方の電流経路には、同
様の論理演算結果を出力するＣＭＯＳロジック回路のｎ
チャネル型トランジスタからなる回路部分と同一構成の
回路が設けられ、他方の電流経路には、同様の論理演算
結果を出力するＣＭＯＳロジック回路のｐチャネル型ト
ランジスタからなる回路部分と同一構成の回路が設けら
れ、他方のチャネル型トランジスタからなる回路部分で
は、２つの電流経路にそれぞれ設けられたトランジスタ
のゲート電極が、互いのドレイン電極に相互に接続され
るようにした。そのことにより、一方のチャネル型トラ
ンジスタからなる回路部分では、論理演算回路を構成す
ることができる。また、他方のチャネル型トランジスタ
からなる回路部分では、トランジスタのゲート電極とド
レイン電極を相互に接続させてフィードバックループを
構成しているので、貫通電流を抑制するとともに、内部
状態を安定に保つことができる。

【０１５４】これにより、入力信号の振幅を出力される
パルス信号の振幅、即ち、論理回路の電源電圧よりも小
さくすることが可能となる。そのため本発明の論理回路
によれば、入力信号のレベルが切り替わる毎には電流は
流れず、出力信号が反転する時のみ電流が流れるので、
消費電力の増加が殆どない。

【０１５５】また、本発明の論理回路によれば、従来の
ＣＭＯＳロジック回路に比べ、僅かにトランジスタを２
個加えるだけでよく、極めて少ない素子数でレベルシフ
ト機能と論理演算機能とを両立させることができる。

【０１５６】また、本発明の論理回路によれば、動作時
の何れのタイミングにおいても、電流の経路が１本であ
り、内部の遅延についても、ロジックゲート１段分の遅
延で動作するので、極めて高速に動作させることができ
る。

【０１５７】また、本発明の論理回路によれば、複数の
入力信号のうち、振幅が小さい方の信号は、一方のチャ
ンネル型の回路部分において、直列に接続されたトラン
ジスタのうちの電源側に入力されるようにした。そのこ
とにより、振幅の小さい信号が電源電位側のトランジス
タに入力されるので、トランジスタが充分に動作するた
め、論理回路の安定動作と高速動作を実現することが可
能となる。直列に接続された複数のトランジスタにおい
ては、各トランジスタのソース電極と電源電位との電位
差は、電源電位側のトランジスタの方が低い。トランジ
スタの駆動力は、そのゲート電極とソース電極との電位
差で決まるため、小振幅の信号は、電源電位側のトラン
ジスタに入力する方が望ましい。

【０１５８】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方のチャンネル型の回路部
分における一方の電流経路側に第３及び第４のトランジ
スタを直列に配置し、他方の電流経路側に第５及び第６
のトランジスタを並列に配置するよにした。そして第３
及び第５のトランジスタに入力される信号を逆位相に
し、第４及び第６のトランジスタに入力される信号を逆
位相にした。そのことにより、上述の効果に加えて、論
理回路を構成するトランジスタ数が６個と少ないので、
極めて回路規模の小さい論理否定積回路を構成すること
ができる。この論理回路は、入力信号及び反転入力信号
を入れ替えることにより、論理否定和回路として機能さ
せることもできる。

【０１５９】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方の電流経路側に直列に配
置された第３及び第４のトランジスタに対して並列に第
５のトランジスタを設け、他方の電流経路側に並列に配
置された第５及び第６のトランジスタに対して直列に、
かつ第２の出力端子側に第８のトランジスタを設けた。
そして第３及び第６のトランジスタに入力される信号を
逆位相にし、第４及び第７のトランジスタに入力される
信号を逆位相にし、第５及び第８のトランジスタに入力
される信号を逆位相にした。そのことにより、上述の効
果に加えて、論理回路を構成するトランジスタ数が８個
と少ないので、極めて 回路規模の小さい論理積−論理否
定和回路を構成することができる。この論理回路は、入
力信号及び反転入力信号を入れ替えることにより、論理
和−論理否定積回路として機能させることもできる。

【０１６０】また、本発明の論理回路によれば、上述の
論理回路の構成において、一方の電流経路側に直列に配
置された第３及び第４のトランジスタに対して並列に第
５のトランジスタを設け、他方の電流経路側に並列に配
置された第５及び第６のトランジスタに対して直列に、
かつ第２の電源電位側に第８のトランジスタを設けた。
そして第３及び第６のトランジスタに入力される信号を
逆位相にし、第４及び第７のトランジスタに入力される
信号を逆位相にし、第５及び第８のトランジスタに入力
される信号を逆位相にした。そのことにより、上述の効
果に加えて、論理回路を構成するトランジスタ数が８個
と少ないので、極めて回路規模の小さい論理積−論理否
定和回路を構成することができる。この論理回路は、入
力信号及び反転入力信号を入れ替えることにより、論理
和−論理否定積回路として機能させることもできる。

【０１６１】また、本発明の論理回路によれば、第１の
電源電位が高電源側である場合において、入力信号また
は入力信号の反転信号がゲート電極に入力されるｐチャ
ネル型トランジスタを付加することにより、これらのｐ
チャネル型トランジスタが、出力ノードまたは反転出力
ノードが低レベル（接地電位）となる動作時において、
電源電位側からの電流を制限する働きをするため、動作
マージンを大きくすることができる。

【０１６２】また、本発明の論理回路によれば、入力信
号の少なくとも一部は、信号の入力を制御するための転
送用トランジスタを介して入力するようにした。そのこ
とにより、信号が不要な場合に論理回路が入力信号線か
ら切り離されるので、入力信号線の容量性負荷が軽減さ
れるという利点を有する。従って、入力信号の減衰や波
形歪みが軽減され、論理回路の動作マージンが大きくな
ると共に、入力信号線を駆動する際の消費電力を削減す
ることができる。

【０１６３】また、本発明の論理回路によれば、転送用
トランジスタにより信号入力が制御されるトランジスタ
のゲート電極と一方の電源電位との間に、トランジスタ
を接続し、このトランジスタのゲート電極を異なる電源
電位に接続するようにした。そのことにより、信号入力
部には、常にこのトランジスタを介して電源電位が供給
されるので、入力信号線から電気的に切り離された時に
も、誤動作することなく安定状態を維持することが可能
となると共に、入力信号線の容量性負荷が軽減されると
いう利点を有する。但し、このときトランジスタの駆動
力は、入力信号を転送する転送用トランジスタよりも充
分小さくしておく必要がある。

【０１６４】また、本発明の論理回路によれば、転送用
トランジスタにより信号入力が制御されるトランジスタ
のゲート電極と一方の電源電位との間に、トランジスタ
を接続し、このトランジスタのゲート電極に転送用トラ
ンジスタと逆位相の信号を入力するようにした。そのこ
とにより、信号入力部は、信号入力が必要な期間及びそ
の前後の期間のみ、入力信号線に電気的に接続され、そ
れ以外の期間は、入力信号線から電気的に切り離される
ので、誤動作することなく安定状態を維持することが可
能となると共に、入力信号線の容量性負荷が軽減される
という利点を有する。この場合には、信号入力部は、何
れか一方の経路としか電気的に接続されないので、トラ
ンジスタの駆動力は、入力信号を転送する転送用トラン
ジスタよりも充分小さくしておく必要はない。

【０１６５】また、本発明の論理回路によれば、転送用
トランジスタのゲート電極に、入力信号の内の１つを入
力し、それを制御信号として用いるようにした。そのこ
とにより制御信号用の信号線及び端子を削減することが
できる。

【０１６６】また、本発明の画像表示装置によれば、画
像表示装置において、走査信号線及びデータ信号線に信
号を供給する走査信号線駆動回路及びデータ信号線駆動
回路の少なくとも一方に、上述の何れかの論理回路を備
えるようにした。そのことにより、画像表示装置の低消
費電力化が期待できる。即ち、入力信号の振幅を駆動電
圧よりも小さくすることができるため、信号生成用の外
部回路の消費電力を小さくすることができる。また、一
般に、論理演算回路は信号の切り替わり時に大きな貫通
電流が流れるが、本発明によれば、入力信号の切り替わ
り時ではなく、出力信号の切り替わり時にのみ貫通電流
が流れるので、消費電力を極めて小さくすることができ
る。

【０１６７】また、本発明の画像表示装置によれば、デ
ータ信号線駆動回路を構成するシフトレジスタ回路の出
力パルスと、外部より入力されるパルス幅制御信号とを
入力信号とし、出力パルスよりもパルス幅の小さい出力
信号を生成するために上述の何れかの論理回路を用いる
ようにした。そのことにより、画像表示装置の低消費電
力化が期待できる。即ち、入力信号の振幅を、駆動電圧
よりも小さくすることができるため、信号生成用の外部
回路の消費電力を小さくすることができる。また、一般
に、論理演算回路は信号の切り替わり時に大きな貫通電
流が流れるが、本発明によれば、入力信号の切り替わり
時ではなく、出力信号の切り替わり時にのみ貫通電流が
流れるので、消費電力を極めて小さすることができる。
また、シフトレジスタ回路の出力信号よりもパルス幅の
小さい出力信号を生成するので、この出力信号を基に映
像信号をデータ信号線にサンプリングすることにより、
隣接間でのサンプリングの時間的重なりがなくなり、表
示品位が改善すると期待できる。

【０１６８】また、本発明の画像表示装置によれば、走
査信号線駆動回路を構成するシフトレジスタ回路の出力
パルスと、外部より入力されるパルス幅制御信号とを入
力信号とし、出力パルスよりもパルス幅の小さい出力信
号を生成するために上述の何れかの論理回路を用いるよ
うにした。そのことにより、画像表示装置の低消費電力
化が期待できる。即ち、入力信号の振幅を、駆動電圧よ
りも小さくすることができるため、信号生成用の外部回
路の消費電力を小さくすることができる。また、一般
に、論理演算回路は信号の切り替わり時に大きな貫通電
流が流れるが、本発明によれば、入力信号の切り替わり
時ではなく、出力信号の切り替わり時にのみ貫通電流が
流れるので、消費電力を極めて小さくすることができ
る。また、シフトレジスタ回路の出力信号よりもパルス
幅の小さい出力信号を生成するので、この出力信号を基
に映像信号を画素に書き込むことにより、隣接水平ライ
ン間での走査信号の時間的重なりがなくなり、表示品位
が改善すると期待できる。

【０１６９】また、本発明の画像表示装置によれば、走
査信号線駆動回路を構成するシフトレジスタ回路の出力
パルスと、外部より入力される複数の制御信号のうちの
１つの信号を入力信号とし、異なる組み合わせのシフト
レジスタ回路に対して、信号を同時に出力するために上
述の何れかの論理回路を用いるようにした。そのことに
より、画像表示装置の低消費電力化が期待できる。即
ち、入力信号の振幅を、駆動電圧よりも小さくすること
ができるため、信号生成用の外部回路の消費電力を小さ
くすることができる。また、一般に、論理演算回路は、
信号の切り替わり時に大きな貫通電流が流れるが、本発
明によれば、入力信号の切り替わり時ではなく、出力信
号の切り替わり時にのみ貫通電流が流れるので、消費電
力を極めて小さくすることができる。また、外部より入
力される複数の制御信号により、出力信号のタイミング
を変えることができるので、同時に複数の走査信号線を
活性化させることが可能となり、また、同時に活性化さ
れる走査信号線の組み合わせを変えることも可能とな
る。従って、例えばＶＧＡ仕様の画像表示装置において
ＮＴＳＣ画像を表示するためなどに有効な、２水平ライ
ン組違い走査を実現することができる。

【０１７０】また、本発明の画像表示装置によれば、上
述の何れかの論理回路を備えたデータ信号線駆動回路及
び走査信号線駆動回路の少なくとも一方が、画素と同一
基板上に形成されるよ うにした。そのことにより、デー
タ信号線駆動回路及び走査信号線駆動回路は、画像表示
装置の辺方向に広く分散配置されているので、入力信号
線などの配線が長くなり、配線容量も大きくなるが、入
力信号の振幅を小さくすることができるので、入力信号
などを生成するための外部回路の負荷の増大を抑えるこ
とができる。また、このような構成においては、表示を
行うための画素と、画素を駆動するためのデータ信号線
駆動回路及び走査信号線駆動回路を、同一基板上に同一
工程で製造することができるので、製造コストや実装コ
ストの低減と、実装良品率のアップが期待できる。

【０１７１】また、本発明の画像表示装置によれば、上
述の何れかの論理回路を備えたデータ信号線駆動回路、
走査信号線駆動回路及び画素とを構成する能動素子を、
多結晶シリコン薄膜トランジスタで構成するようにし
た。そのことにより、従来のアクティブマトリクス型液
晶表示装置に用いられていた非晶質シリコン薄膜トラン
ジスタに比べて、極めて駆動力の高い特性が得られる利
点を有する。

【０１７２】また、多結晶シリコン薄膜トランジスタ
は、単結晶シリコントランジスタに比べて、駆動力が１
〜２桁程小さいため、従来のレベルシフタ回路を用いて
大きな負荷を有する配線を駆動するためには、レベルシ
フタ回路の直後に極めて大きなバッファ回路を用いる必
要があるが、本発明によれば、大きなバッファ回路は不
要であるので、低消費電力化を実現することができる。

【０１７３】また、本発明の画像表示装置によれば、能
動素子が概ね６００℃以下のプロセスで形成されように
した。そのことにより、歪み点温度が低く、安価であ
り、かつ基板サイズを大型化することが容易なガラス基
板を用いることができるようになり、上述の効果に加え
て、大型の画像表示装置を低コストで製造することが可
能となるという利点を有する。

【０１７４】

【発明の効果】上述したように、本発明は駆動回路の消
費電力を低減することができる論理回路及びそれを用い
た画像表示装置を提供するものである。

【０１７５】本発明の論理回路によれば、外部からの入
力信号の振幅を、駆動電圧よりも小さくすることができ
るので、外部回路の負荷を小さくすることができる。

【０１７６】また、本発明の論理回路を信号線駆動回路
に採用した画像表示装置においては、入力されるロジッ
ク信号の振幅を小さくすることができるので、画像の表
示品位の低下を招くことなしに、外部コントローラＩＣ
などの負担を軽くすることができる。

【０１７７】特に、多結晶シリコン薄膜トランジスタを
用いて、走査信号線駆動回路及びデータ信号線駆動回路
を画素と同一基板上に形成する場合には、多結晶シリコ
ン薄膜トランジスタ駆動力が単結晶シリコントランジス
タに比べて小さいにもかかわらず、走査信号線駆動回路
及びデータ信号線駆動回路は、画像表示装置の辺方向に
広く分散配置されているので、入力信号線の負荷が大き
い。従って、それらによる表示不良や消費電力の増大が
懸念されるので、本発明の論理回路を採用する利点は極
めて大きくなる。

【０１７８】以上のように本発明は画像表示装置の低消
費電力化を実現するものであり、今後の情報化社会に欠
かすことのできない画像表示装置、とりわけ駆動回路一
体型液晶表示装置あるいはそれを搭載した携帯機器等の
性能や付加価値の向上に大きな効果を奏するものであ
る。

【図面の簡単な説明】

【図１】本発明に係る論理回路の構成を示すブロック図
である。

【図２】本発明に係る論理回路の構成例を示すブロック
図である。

【図３】本発明に係る論理回路の他の構成例を示すブロ
ック図である。

【図４】本発明に係る論理回路の他の構成例を示すブロ
ック図である。

【図５】本発明に係る論理回路の他の構成例を示すブロ
ック図である。

【図６】本発明に係る論理回路の他の構成例を示すブロ
ック図である。

【図７】本発明に係る論理回路の他の構成例を示すブロ
ック図である。

【図８】本発明に係る論理回路の具体例を示す回路図で
ある。

【図９】本発明に係る論理回路の他の具体例を示す回路
図である。

【図１０】本発明に係る論理回路の他の具体例を示す回
路図である。

【図１１】本発明に係る論理回路の他の具体例を示す回
路図である。

【図１２】本発明に係る論理回路の他の具体例を示す回
路図である。

【図１３】本発明に係る論理回路の他の具体例を示す回
路図である。

【図１４】本発明に係る論理回路の他の具体例を示す回
路図である。

【図１５】本発明に係る論理回路の変形例を示す回路図
である。

【図１６】本発明に係る論理回路の他の変形例を示す回
路図である。

【図１７】本発明に係る論理回路の他の変形例を示す回
路図である。

【図１８】本発明に係る論理回路の他の変形例を示す回
路図である。

【図１９】本発明に係る論理回路の他の変形例を示す回
路図である。

【図２０】本発明に係る論理回路の他の変形例を示す回
路図である。

【図２１】本発明に係る論理回路の他の変形例を示す回
路図である。

【図２２】本発明に係る論理回路の他の変形例を示す回
路図である。

【図２３】本発明に係る画像表示装置の構成例を示すブ
ロック図である。

【図２４】本発明に係る画像表示装置における画素の内
部構造の例を示す図である。

【図２５】本発明に係る画像表示装置におけるデータ信
号線駆動回路の構成例を示す図である。

【図２６】本発明に係る画像表示装置における走査信号
線駆動回路の構成例を示す図である。

【図２７】本発明に係る画像表示装置の駆動回路に用い
られるラッチ回路の構成例を示す図である。

【図２８】本発明に係る画像表示装置における走査信号
線駆動回路の他の構成例を示す図である。

【図２９】本発明に係る画像表示装置におけるデータ信
号線駆動回路の信号波形の例を示す図である。

【図３０】本発明に係る画像表示装置における走査信号
線駆動回路の信号波形の例を示す図である。

【図３１】本発明に係る画像表示装置における走査信号
線駆動回路の信号波形の例を示す図である。

【図３２】本発明に係る画像表示装置の他の構成例を示
すブロック図である。

【図３３】本発明に係る画像表示装置を構成する多結晶
シリコン薄膜トランジスタの断面構造の例を示す図であ
る。

【図３４】本発明に係る画像表示装置を構成する多結晶
シリコン薄膜トランジスタの製造工程の例を示す図であ
る。

【図３５】従来のＣＭＯＳ回路における論理否定積回路
の構成を示す回路図である。

【図３６】従来のＣＭＯＳ回路における論理否定和回路
の構成を示す回路図である。

【図３７】従来のＣＭＯＳ回路における論理積−論理否
定和回路の構成を示す回路図である。

【図３８】従来のＣＭＯＳ回路における論理和−論理否
定積回路の構成を示す回路図である。

【図３９】従来のデータ信号線駆動回路の構成例を示す
回路図である。

【図４０】従来の走査信号線駆動回路の構成例を示す回
路図である。

【図４１】従来の走査信号線駆動回路の他の構成例を示
す回路図である。

【図４２】従来のレベルシフト回路の構成例を示す回路
図である。

【図４３】従来のレベルシフト回路の他の構成例を示す
回路図である。

【符号の説明】

ＩＮ１、／ＩＮ１ 入力信号 ＯＵＴ、／ＯＵＴ 出力信号 ＣＫ、／ＣＫ、ＣＫＳ、ＣＫＧ クロック信号 ＳＰＳ、ＳＰＧ スタート信号 ＰＣＳ、ＰＣＧ パルス幅制御信号 ＦＲ１、ＦＲ２ フレーム切り替え信号 ＤＡＴ 映像信号 ＬＳ＿ＮＡＮＤ レベルシフタ・ＮＡＮＤ ＬＳ＿ＮＯＲ レベルシフタ・ＮＯＲ ＬＳ＿ＳＲ レベルシフタ・ラッチ ＳＲ ラッチ回路 ＡＳ アナログスイッチ ＳＬ データ信号線 ＧＬ 走査信号線 ＳＤ データ信号線駆動回路（データドライバ） ＧＤ 走査信号線駆動回路（ゲートドライバ） ＰＩＸ 画素 ＡＲＹ 画素アレイ ＧＰＳ パルス信号 ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ 画素スイッチ（トランジスタ） ＶＳＨ、ＶＧＨ 電源端子 ＶＳＬ、ＶＧＬ 接地端子 ＬＳ レベルシフタ回路 ＶＧＥＮ 電源回路 ＣＴＬ タイミング回路，コントロール回路 ＳＵＢ 基板 ＣＯＭ コモン端子

フロントページの続き (56)参考文献 特開 平６−260926（ＪＰ，Ａ) 特開 平５−343980（ＪＰ，Ａ) 特開 平９−73426（ＪＰ，Ａ) 特開 平10−190442（ＪＰ，Ａ) 特開 平２−180426（ＪＰ，Ａ) 特開 昭57−166737（ＪＰ，Ａ) 特開2000−187994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0185 G02F 1/133 550 H04N 5/66 102

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 前記論理回路は、２つの電流経路のそれぞれにｎチャネ
   ル型トランジスタからなる回路部分及びｐチャネル型ト
   ランジスタからなる回路部分が設けられ、 その何れか一方のチャネル型トランジスタからなる回路
   部分には、 一方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｎチャネル型トラン
   ジスタからなる回路部分と同一構成の第１回路が設けら
   れ、 他方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｐチャネル型トラン
   ジスタからなる回路部分と同一構成の第２回路が設けら
   れ、 前記論理回路の他方のチャネル型トランジスタからなる
   回路部分には、 前記一方の電流経路に、前記論理回路と同様の論理演算
   結果を出力するＣＭＯＳロジック回路のｐチャネル型ト
   ランジスタからなる回路部分と同一構成の第３回路が設
   けられ、 前記他方の電流経路に、前記論理回路と同様の論理演算
   結果を出力するＣＭＯＳロジック回路のｎチャネル型ト
   ランジスタからなる回路部分と同一構成の第４回路が設
   けられ、 かつ、前記２つの電流経路のそれぞれの電源側に、ゲー
   ト電極が互いに他方の電流経路の出力部に接続されるト
   ランジスタが設けらていることを特徴とする論理回路。
2. 【請求項２】前記一方のチャンネル型トランジスタから
   なる回路部分における、前記第１及び第２回路のうちの
   少なくとも一方は、互いに直列に接続された複数のトラ
   ンジスタを含み、 前記複数の入力信号のうち、振幅が小さい方の信号は、
   前記一方のチャンネル型トランジスタからなる回路部分
   において、前記直列に接続された複数のトランジスタの
   うちの電源側のトランジスタに入力されていることを特
   徴とする請求項１に記載の論理回路。
3. 【請求項３】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 前記論理回路は、２つの電流経路のそれぞれにｎチャネ
   ル型トランジスタからなる回路部分及びｐチャネル型ト
   ランジスタからなる回路部分が設けられ、 その何れか一方のチャネル型トランジスタからなる回路
   部分には、 一方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｎチャネル型トラン
   ジスタからなる回路部分と同一構成の第１回路が設けら
   れ、 他方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｐチャネル型トラン
   ジスタからなる回路部分と同一構成の第２回路が設けら
   れ、 前記論理回路の他方のチャネル型トランジスタからなる
   回路部分には、 前記２つの電流経路にそれぞれ設けられたトランジスタ
   のゲート電極が、互いのドレイン電極に相互に接続され
   ており、 前記一方のチャンネル型トランジスタからなる回路部分
   における、前記第１及び第２回路のうちの少なくとも一
   方は、互いに直列に接続された複数のトランジスタを含
   み、 前記複数の入力信号のうち、振幅が小さい方の信号は、
   前記一方のチャンネル型トランジスタからなる回路部分
   において、前記直列に接続された複数のトランジスタの
   うちの電源側のトランジスタに入力されていることを特
   徴とする論理回路。
4. 【請求項４】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 前記論理
   回路は、２つの電流経路のそれぞれにｎチャネル型トラ
   ンジスタからなる回路部分及びｐチャネル型トランジス
   タからなる回路部分が設けられ、 その何れか一方のチャネル型トランジスタからなる回路
   部分には、 一方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｎチャネル型トラン
   ジスタからなる回路部分と同一構成の第１回路が設けら
   れ、 他方の電流経路に、前記論理回路と同様の論理演算結果
   を出力するＣＭＯＳロジック回路のｐチャネル型トラン
   ジスタからなる回路部分と同一構成の第２回路が設けら
   れ、 前記論理回路の他方のチャネル型トランジスタからなる
   回路部分には、 前記２つの電流経路のそれぞれにおいて、前記入力信号
   のうち、少なくとも一部がゲート電極に入力されるトラ
   ンジスタが設けられ、 かつ、前記２つの電流経路のそれぞれの電源側に、ゲー
   ト電極が互いに他方の電流経路の出力部に接続されるト
   ランジスタが設けらており、 前記一方のチャンネル型トランジスタからなる回路部分
   における、前記第１及び第２回路のうちの少なくとも一
   方は、互いに直列に接続された複数のトランジスタを含
   み、 前記複数の入力信号のうち、振幅が小さい方の信号は、
   前記一方のチャンネル型の回路部分において、前記直列
   に接続された複数のトランジスタのうちの電源側のトラ
   ンジスタに入力されていることを特徴とする論理回路。
5. 【請求項５】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、互いの
   ゲート電極が相手のドレイン電極に接続されると共に、
   それぞれ第１の出力端子及び第２の出力端子に接続され
   る第１のトランジスタ及び第２のトランジスタと、 ゲート電極が第１の入力端子に接続され、ドレイン電極
   が第２の出力端子に接続される第３のトランジスタと、 ゲート電極が第２の入力端子に接続され、ドレイン電極
   が前記第３のトランジスタのソース電極に接続され、ソ
   ース電極が第２の電源電位に接続される第４のトランジ
   スタと、 ゲート電極が第３の入力端子に接続され、ドレイン電極
   が前記第１の出力端子に接続され、ソース電極が前記第
   ２の電源電位に接続される第５のトランジスタと、 ゲート電極が第４の入力端子に接続され、ドレイン電極
   が前記第１の出力端子に接続され、ソース電極が前記第
   ２の電源電位に接続される第６のトランジスタと、を備
   え、 前記第１の入力端子及び前記第３の入力端子に入力され
   る信号は、互いに逆位相であり、前記第２の入力端子及
   び前記第４の入力端子に入力される信号は、互いに逆位
   相であり、 前記第１のトランジスタ及び前記第２のトランジスタ
   は、その他のトランジスタとは異なるチャネル型のトラ
   ンジスタであることを特徴とする論理回路。
6. 【請求項６】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、互いの
   ゲート電極が相手のドレイン電極に接続されると共に、
   それぞれ第１の出力端子及び第２の出力端子に接続され
   る第１のトランジスタ及び第２のトランジスタと、 ゲート電極が第１の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続される第３のトランジスタ
   と、 ゲート電極が第２の入力端子に接続され、ドレイン電極
   が前記第３のトランジスタのソース電極に接続され、ソ
   ース電極が第２の電源電位に接続される第４のトランジ
   スタと、 ゲート電極が第３の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続され、ソース電極が前記第
   ２の電源電位に接続される第５のトランジスタと、 ゲート電極が第４の入力端子に接続され、ソース電極が
   前記第２の電源電位に接続される第６のトランジスタ
   と、 ゲート電極が第５の入力端子に接続され、ソース電極が
   前記第２の電源電位に接続される第７のトランジスタ
   と、 ゲート電極が第６の入力端子に接続され、ドレイン電極
   が前記第１の出力端子に接続され、ソース電極が前記第
   ６のトランジスタ及び前記第７のトランジスタのドレイ
   ン電極に接続される第８のトランジスタと、を備え、 前記第１の入力端子及び前記第５の入力端子に入力され
   る信号は、互いに逆位相であり、前記第２の入力端子及
   び前記第４の入力端子に入力される信号は、互いに逆位
   相であり、前記第３の入力端子及び前記第６の入力端子
   に入力される信号は、互いに逆位相であり、 前記第１のトランジスタ及び前記第２のトランジスタ
   は、その他のトランジスタとは異なるチャネル型のトラ
   ンジスタであることを特徴とする論理回路。
7. 【請求項７】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、互いの
   ゲート電極が相手のドレイン電極に接続されると共に、
   それぞれ第１の出力端子及び第２の出力端子に接続され
   る第１のトランジスタ及び第２のトランジスタと、 ゲート電極が第１の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続される第３のトランジスタ
   と、 ゲート電極が第２の入力端子に接続され、ドレイン電極
   が前記第３のトランジスタのソース電極に接続され、ソ
   ース電極が第２の電源電位に接続される第４のトランジ
   スタと、 ゲート電極が第３の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続され、ソース電極が前記第
   ２の電源電位に接続される第５のトランジスタと、 ゲート電極が第４の入力端子に接続され、ドレイン電極
   が前記第１の出力端子に接続される第６のトランジスタ
   と、 ゲート電極が第５の入力端子に接続され、ドレイン電極
   が前記第１の出力端子に接続される第７のトランジスタ
   と、 ゲート電極が第６の入力端子に接続され、ドレイン電極
   が前記第６のトランジスタ及び前記第７のトランジスタ
   のソース電極に接続され、ソース電極が前記第２の電源
   電位に接続される第８のトランジスタと、を備え、 前記第１の入力端子及び前記第５の入力端子に入力され
   る信号は、互いに逆位相であり、前記第２の入力端子及
   び前記第４の入力端子に入力される信号は、互いに逆位
   相であり、前記第３の入力端子及び前記第６の入力端子
   に入力される信号は、互いに逆位相であり、 前記第１のトランジスタ及び前記第２のトランジスタ
   は、その他のトランジスタとは異なるチャネル型のトラ
   ンジスタであることを特徴とする論理回路。
8. 【請求項８】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、ゲート
   電極がそれぞれ第１の出力端子及び第２の出力端子に接
   続される第１のトランジスタ及び第２のトランジスタ
   と、 ゲート電極が第１の入力端子に接続され、ソース電極が
   前記第１のトランジスタのドレイン電極に接続され、ド
   レイン電極が前記第２の出力端子に接続される第３のト
   ランジスタと、 ゲート電極が第２の入力端子に接続され、ソース電極が
   前記第２のトランジスタのドレイン電極に接続され、ド
   レイン電極が前記第１の出力端子に接続される第４のト
   ランジス タと、 ゲート電極が第３の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続される第５のトランジスタ
   と、 ゲート電極が前記第１の入力端子に接続され、ソース電
   極が第２の電源電位に接続され、ドレイン電極が前記第
   ５のトランジスタのソース電極に接続される第６のトラ
   ンジスタと、 ゲート電極が第４の入力端子に接続され、ソース電極が
   前記第２の電源電位に接続され、ドレイン電極が前記第
   １の出力端子に接続される第７のトランジスタと、 ゲート電極が前記第２の入力端子に接続され、ソース電
   極が前記第２の電源電位に接続され、ドレイン電極が前
   記第１の出力端子に接続される第８のトランジスタと、
   を備え、 前記第１の入力端子及び前記第２の入力端子に入力され
   る信号は、互いに逆位相であり、前記第３の入力端子及
   び前記第４の入力端子に入力される信号は、互いに逆位
   相であり、 前記第１乃至前記第４のトランジスタは、その他のトラ
   ンジスタとは異なるチャネル型のトランジスタであるこ
   とを特徴とする論理回路。
9. 【請求項９】複数の入力信号に基づいて論理演算を行う
   ＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
   記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、ゲート
   電極がそれぞれ第１の出力端子及び第２の出力端子に接
   続される第１のトランジスタ及び第２のトランジスタ
   と、 ゲート電極が第１の入力端子に接続され、ソース電極が
   前記第１のトランジスタのドレイン電極に接続され、ド
   レイン電極が前記第２の出力端子に接続される第３のト
   ランジスタと、 ゲート電極が第２の入力端子に接続され、ソース電極が
   前記第１のトランジスタのドレイン電極に接続され、ド
   レイン電極が前記第２の出力端子に接続される第４のト
   ランジスタと、 ゲート電極が第３の入力端子に接続され、ソース電極が
   前記第２のトランジスタのドレイン電極に接続される第
   ５のトランジスタと、 ゲート電極が第４の入力端子に接続され、ソース電極が
   前記第５のトランジスタのドレイン電極に接続され、ド
   レイン電極が前記第１の出力端子に接続される第６のト
   ランジスタと、 ゲート電極が第５の入力端子に接続され、ドレイン電極
   が前記第２の出力端子に接続される第７のトランジスタ
   と、 ゲート電極が前記第２の入力端子に接続され、ソース電
   極が第２の電源電位に接続され、ドレイン電極が前記第
   ７のトランジスタのソース電極に接続される第８のトラ
   ンジスタと、 ゲート電極が第６の入力端子に接続され、ソース電極が
   前記第２の電源電位に接続され、ドレイン電極が前記第
   １の出力端子に接続される第９のトランジスタと、 ゲート電極が前記第４の入力端子に接続され、ソース電
   極が前記第２の電源電位に接続され、ドレイン電極が前
   記第１の出力端子に接続される第１０のトランジスタ
   と、を備え、 前記第１の入力端子及び前記第３の入力端子に入力され
   る信号は、互いに逆位相であり、前記第２の入力端子及
   び前記第４の入力端子に入力される信号は、互いに逆位
   相であり、 前記第１乃至前記第６のトランジスタは、その他のトラ
   ンジスタとは異なるチャネル型のトランジスタであるこ
   とを特徴とする論理回路。
10. 【請求項１０】複数の入力信号に基づいて論理演算を行
    うＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
    記ＣＭＯＳ論理回路の駆動電源 よりも小さく、 互いのソース電極が第１の電極電位に接続され、ゲート
    電極がそれぞれ第１の出力端子及び第２の出力端子に接
    続される第１のトランジスタ及び第２のトランジスタ
    と、 ゲート電極が第１の入力端子に接続され、ソース電極が
    前記第１のトランジスタのドレイン電極に接続され、ド
    レイン電極が前記第２の出力端子に接続される第３のト
    ランジスタと、 ゲート電極が第２の入力端子に接続され、ソース電極が
    前記第２のトランジスタのドレイン電極に接続され、ド
    レイン電極が前記第１の出力端子に接続される第４のト
    ランジスタと、 ゲート電極が第３の入力端子に接続され、ドレイン電極
    が前記第２の出力端子に接続される第５のトランジスタ
    と、 ゲート電極が前記第１の入力端子に接続され、ソース電
    極が第２の電源電位に接続され、ドレイン電極が前記第
    ５のトランジスタのソース電極に接続される第６のトラ
    ンジスタと、 ゲート電極が第４の入力端子に接続され、ソース電極が
    前記第２の電源電位に接続され、ドレイン電極が前記第
    ２の出力端子に接続される第７のトランジスタと、 ゲート電極が第５の入力端子に接続され、ドレイン電極
    が前記第１の出力端子に接続される第８のトランジスタ
    と、 ゲート電極が前記第２の入力端子に接続され、ソース電
    極が前記第２の電源電位に接続され、ドレイン電極が前
    記第８のトランジスタのソース電極に接続される第９の
    トランジスタと、 ゲート電極が第６の入力端子に接続され、ソース電極が
    前記第２の電源電位に接続され、ドレイン電極が前記第
    ８のトランジスタのソース電極に接続される第１０のト
    ランジスタと、を備え、 前記第１の入力端子及び前記第２の入力端子に入力され
    る信号は、互いに逆位相であり、前記第３の入力端子及
    び前記第６の入力端子に入力される信号は、互いに逆位
    相であり、前記第４の入力端子及び前記第５の入力端子
    に入力される信号は、互いに逆位相であり、 前記第１乃至前記第４のトランジスタは、その他のトラ
    ンジスタとは異なるチャネル型のトランジスタであるこ
    とを特徴とする論理回路。
11. 【請求項１１】複数の入力信号に基づいて論理演算を行
    うＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
    記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、ゲート
    電極がそれぞれ第１の出力端子及び第２の出力端子に接
    続される第１のトランジスタ及び第２のトランジスタ
    と、 ゲート電極が第１の入力端子に接続され、ソース電極が
    前記第１のトランジスタのドレイン電極に接続される第
    ３のトランジスタと、 ゲート電極が第２の入力端子に接続され、ソース電極が
    前記第３のトランジスタのドレイン電極に接続され、ド
    レイン電極が前記第２の出力端子に接続される第４のト
    ランジスタと、 ゲート電極が第３の入力端子に接続され、ソース電極が
    前記第３のトランジスタのドレイン電極に接続され、ド
    レイン電極が前記第２の出力端子に接続される第５のト
    ランジスタと、 ゲート電極が第４の入力端子に接続され、ソース電極が
    前記第２のトランジスタのドレイン電極に接続され、ド
    レイン電極が前記第１の出力端子に接続される第６のト
    ランジスタと、 ゲート電極が第５の入力端子に接続され、ソース電極が
    前記第２のトランジスタのドレイン電極に接続される第
    ７のトランジスタと、 ゲート電極が第６の入力端子に接続され、ソース電極が
    前記第７のトランジスタのドレ イン電極に接続され、ド
    レイン電極が前記第１の出力端子に接続される第８のト
    ランジスタと、 ゲート電極が第７の入力端子に接続され、ドレイン電極
    が前記第２の出力端子に接続される第９のトランジスタ
    と、 ゲート電極が第８の入力端子に接続され、ソース電極が
    前記第２の電源電位に接続され、ドレイン電極が前記第
    ９のトランジスタのソース電極に接続される第１０のト
    ランジスタと、 ゲート電極が第９の入力端子に接続され、ソース電極が
    前記第２の電源電位に接続され、ドレイン電極が前記第
    ２の出力端子に接続される第１１のトランジスタと、 ゲート電極が第１０の入力端子に接続され、ドレイン電
    極が前記第１の出力端子に接続される第１２のトランジ
    スタと、 ゲート電極が第１１の入力端子に接続され、ソース電極
    が前記第２の電源電位に接続され、ドレイン電極が前記
    第１２のトランジスタのソース電極に接続される第１３
    のトランジスタと、 ゲート電極が第１２の入力端子に接続され、ソース電極
    が前記第２の電源電位に接続され、ドレイン電極が前記
    第１２のトランジスタのソース電極に接続される第１４
    のトランジスタと、を備え、 前記第１の入力端子及び前記第４の入力端子に入力され
    る信号は、互いに逆位相であり、前記第２の入力端子及
    び前記第６の入力端子に入力される信号は、互いに逆位
    相であり、前記第３の入力端子及び前記第５の入力端子
    に入力される信号は、互いに逆位相であり、 前記第１乃至前記第８のトランジスタは、その他のトラ
    ンジスタとは異なるチャネル型のトランジスタであるこ
    とを特徴とする論理回路。
12. 【請求項１２】前記入力信号の少なくとも一部は、信号
    の入力を制御するための転送用トランジスタを介して入
    力されることを特徴とする請求項１乃至１１の何れかに
    記載の論理回路。
13. 【請求項１３】前記転送用トランジスタにより信号入力
    が制御されるトランジスタのゲート電極と一方の電源電
    位との間に、誤動作防止用トランジスタが接続され、 前記誤動作防止用トランジスタのゲート電極は、前記電
    源電位とは異なる電源電位に接続されることを特徴とす
    る請求項１２に記載の論理回路。
14. 【請求項１４】前記転送用トランジスタにより信号入力
    が制御されるトランジスタのゲート電極と一方の電源電
    位との間に、誤動作防止用トランジスタが接続され、 前記誤動作防止用トランジスタのゲート電極には、前記
    転送用トランジスタとは逆位相の信号が入力されること
    を特徴とする請求項１２に記載の論理回路。
15. 【請求項１５】前記転送用トランジスタのゲート電極に
    は、前記入力信号の何れかが入力されることを特徴とす
    る請求項１２乃至１４の何れかに記載の論理回路。
16. 【請求項１６】複数の入力信号に基づいて論理演算を行
    うＣＭＯＳ論理回路において、 前記入力信号のうちの少なくとも一部は、その振幅が前
    記ＣＭＯＳ論理回路の駆動電源よりも小さく、 互いのソース電極が第１の電極電位に接続され、互いの
    ゲート電極が相手のドレイン電極に接続されると共に、
    それぞれ第１の出力端子及び第２の出力端子に接続され
    る第１のトランジスタ及び第２のトランジスタと、 ゲート電極に第１の入力信号が入力され、ドレイン電極
    が前記第２の出力端子に接続される第３のトランジスタ
    と、 ドレイン電極が前記第３のトランジスタのソース電極に
    接続され、ソース電極が第２の電源電位に接続される第
    ４のトランジスタと、 ゲート電極に第３の入力信号が入力され、ドレイン電極
    が前記第１の出力端子に接続され、ソース電極が前記第
    ２の電源電位に接続される第５のトランジスタと、 ドレイン電極が前記第１の出力端子に接続され、ソース
    電極が前記第２の電源電位に接続される第６のトランジ
    スタと、 ゲート電極に第１の入力信号が入力され、ドレイン電極
    が前記第４のトランジスタのゲート電極に接続され、ソ
    ース電極に第２の入力信号が入力される第７のトランジ
    スタと、 ゲート電極に第１の入力信号が入力され、ドレイン電極
    が前記第６のトランジスタのゲート電極に接続され、ソ
    ース電極に第４の入力信号が入力される第８のトランジ
    スタと、 ゲート電極に第３の入力信号が入力され、ドレイン電極
    が前記第４のトランジスタのゲート電極に接続され、ソ
    ース電極が前記第２の電源電位に接続される第９のトラ
    ンジスタと、 ゲート電極に第３の入力信号が入力され、ドレイン電極
    が前記第６のトランジスタのゲート電極に接続され、ソ
    ース電極が前記第２の電源電位に接続される第１０のト
    ランジスタと、を備え、 前記第１の入力信号及び前記第３の入力信号は、互いに
    逆位相であり、前記第２の入力信号及び前記第４の入力
    信号は、互いに逆位相であり、 前記第１のトランジスタ及び前記第２のトランジスタ
    は、前記第３から第１０のトランジスタとは異なるチャ
    ネル型のトランジスタであることを特徴とする論理回
    路。
17. 【請求項１７】列方向に複数配列されたデータ信号線及
    び行方向に複数配列された走査信号線に囲まれ、マトリ
    クス状に配列された複数の画素と、 前記データ信号線に映像データを供給するデータ信号線
    駆動回路と、 前記走査信号線に走査信号を供給する走査信号線駆動回
    路とを備えた画像表示装置において、 前記データ信号線駆動回路及び前記走査信号線駆動回路
    の少なくとも一方が、請求項１乃至１６の何れかに記載
    の論理回路を有することを特徴とする画像表示装置。
18. 【請求項１８】前記データ信号線駆動回路を構成するシ
    フトレジスタ回路の出力パルス及び外部より入力される
    パルス幅制御信号を入力信号とし、 前記出力パルスよりもパルス幅の小さい出力信号を生成
    するための論理回路が、請求項１乃至１６の何れかに記
    載の論理回路であることを特徴とする請求項１７に記載
    の画像表示装置。
19. 【請求項１９】前記走査信号線駆動回路を構成するシフ
    トレジスタ回路の出力パルス及び外部より入力されるパ
    ルス幅制御信号を入力信号とし、 前記出力パルスよりもパルス幅の小さい出力信号を生成
    するための論理回路が、請求項１乃至１６の何れかに記
    載の論理回路であることを特徴とする請求項１７に記載
    の画像表示装置。
20. 【請求項２０】前記走査信号線駆動回路を構成するシフ
    トレジスタ回路の出力パルス及び外部より入力される複
    数の制御信号のうちの１つの信号を入力信号とし、 異なる組み合わせのシフトレジスタ回路に対して、信号
    を同時に出力するための論理回路の少なくとも一部が、
    請求項１乃至１６のいずれかに記載の論理回路であるこ
    とを特徴とする請求項１７に記載の画像表示装置。
21. 【請求項２１】前記データ信号線駆動回路及び前記走査
    信号線駆動回路の少なくとも一方が、前記画素と同一基
    板上に形成されていることを特徴とする請求項１７乃至
    ２０の何れかに記載の画像表示装置。
22. 【請求項２２】前記データ信号線駆動回路、前記走査信
    号線駆動回路及び前記画素を構成する能動素子 が、多結
    晶シリコン薄膜トランジスタであることを特徴とする請
    求項２１に記載の画像表示装置。
23. 【請求項２３】前記能動素子が、概ね６００℃以下のプ
    ロセスで形成されることを特徴とする請求項２２に記載
    の画像表示装置。