JP2006098764A - 表示装置の駆動回路 - Google Patents

Abstract

【課題】駆動回路にｎチャネル又はｐチャネルのいずれか一方のＭＯＳトランジスタを用いた場合に、ＭＯＳトランジスタのソース・ドレイン間を電圧が通過しない事態が生じないようにする。
【解決手段】各シフトレジスタＳＲの入力段および出力段に配置されるＭＯＳトランジスタＴ、Ｔ'をｎチャネル又はｐチャネルのいずれか一方で形成して高集積化を図るとともに、各ＭＯＳトランジスタＴ、Ｔ'のゲートに印加される制御信号ＵＤ１、反転制御信号／ＵＤ１の電圧を、ソース又はドレインに印加されるパルス信号ＳＴの電圧とは異なる電圧に設定する。これにより、各ＭＯＳトランジスタＴ、Ｔ'のソース・ドレイン間で電圧が必ず通過するようにする。
【選択図】図２

Description

本発明は、表示装置における走査線あるいは信号線を駆動する駆動回路に関する。

近年、液晶表示装置では信頼性の向上やコスト改善の観点から、ガラス製のアレイ基板上に、複数の走査線と複数の信号線の各交差部に画素が配置され、各画素にスイッチ素子や補助容量などを備えた画素部、走査線を駆動する走査線駆動回路、信号線を駆動する信号線駆動回路といった回路を形成するようになってきている。この一方で、表示装置の額縁部分、すなわち画素部の外側領域部分を縮小する要望があり、ガラス基板上における回路の更なる高集積化が望まれている。

各走査線の電圧には、各画素への電荷の供給能力の確保や供給した電荷の保持のため、アレイ基板に入力する入力信号を作る外部ＩＣのハイレベル電圧ＶＤＤよりも高く、ローレベル電圧ＶＳＳよりも低い電圧を利用することが多い。

走査線駆動回路、信号線駆動回路は、走査線毎あるいは信号線毎に設けられた複数のシフトレジスタを備えており、各シフトレジスタを直列接続することによってパルスの位相をずらしながらパルスを伝播するようになっている。これらのシフトレジスタは消費電力的に有利であることから、各駆動回路の電圧には電圧ＶＤＤ、ＶＳＳがそのまま用いられる。そして、各シフトレジスタの入力段および出力段にスイッチ素子を設けることでパルスの伝播方向を反対方向に変更可能にした駆動回路が提案されている（特許文献１参照）。

このような各駆動回路内においてＭＯＳトランジスタを用いてスイッチ素子を形成する場合には、ｎチャネルとｐチャネルを組み合わせた素子が使われる。これは、ソース又はドレインに印加される電圧と、ゲートに印加される電圧が同じ電位である場合には、ＭＯＳトランジスタの閾値の影響でｎチャネルではハイレベル電圧がトランジスタを通過できず、ｐチャネルではローレベル電圧がトランジスタを通過できないため、互いのトランジスタを補う必要があるからである。
特開２００４−１８５６８４号公報

しかしながら、パルスの伝播方向を変更可能にした駆動回路の内部では、各シフトレジスタに対応してスイッチ素子を配置する必要があるため、素子数が多くなり、ｎチャネルとｐチャネルの両方のＭＯＳトランジスタを用いることが回路の高集積化を阻害する要因となっている。

本発明は、上記に鑑みてなされたものであり、その課題とするところは、ｎチャネル又はｐチャネルのいずれか一方のＭＯＳトランジスタを用いた場合に、ＭＯＳトランジスタのソース・ドレイン間を電圧が通過しない事態が生じないようにした表示装置の駆動回路を提供することにある。

本発明に係る表示装置の駆動回路は、入力されたパルス信号の位相をシフトして出力する複数のシフトレジスタと、各シフトレジスタによるパルス信号の伝播方向を切り替えるために各シフトレジスタの入力段および出力段に配置されたｎチャネル又はｐチャネルのいずれか一方の複数のＭＯＳトランジスタと、を有し、各ＭＯＳトランジスタのゲートに印加される電圧をソース又はドレインに印加される電圧と異なる電圧にしたことを特徴とする。

本発明にあっては、各シフトレジスタの入力段および出力段に配置されるＭＯＳトランジスタをｎチャネル又はｐチャネルのいずれか一方にすることで高集積化を図るとともに、各ＭＯＳトランジスタのゲートに印加される電圧をソース又はドレインに印加される電圧と異なる電圧にしたことで、ＭＯＳトランジスタのソース・ドレイン間で電圧が必ず通過できるようにしている。

また、上記表示装置の駆動回路は、交差するように配線された複数の走査線および複数の信号線の少なくとも一方を駆動するものであって、各ＭＯＳトランジスタのゲートに印加する電圧として走査線に印加される電圧を用いることを特徴とする。

本発明にあっては、ＭＯＳトランジスタのゲートに印加する電圧として走査線に印加される電圧を用いることで、ゲートの電源電圧を走査線の電源電圧と共通にして、電源の増加を防止し、消費電力の増加を抑制している。

ここで、走査線のハイレベル電圧は、各画素への電荷の供給能力の確保や供給した電荷の保持のため、各ＭＯＳトランジスタのソース・ドレインに印加されるハイレベル電圧ＶＤＤよりも高く設定することが望ましい。また、走査線のローレベル電圧は、ＭＯＳトランジスタのソース・ドレインに印加されるローレベル電圧ＶＳＳよりも低く設定することが望ましい。

本発明に係る表示装置の駆動回路によれば、ｎチャネル又はｐチャネルのいずれか一方のＭＯＳトランジスタを用いて駆動回路を形成した場合に、ＭＯＳトランジスタのソース・ドレイン間を電圧が通過しない事態を防止することができる。

図１は、一実施の形態における表示装置の概略構成を示す平面図である。本実施の形態では、表示装置としてアクティブマトリクス型の液晶表示装置を例に説明する。本液晶表示装置では、走査線駆動回路１１、信号線駆動回路１２、画素部１３が、ガラス製のアレイ基板１上に同一の製造プロセスにより一体的に形成される。走査線駆動回路１１からは複数の走査線Ｙ１〜Ｙｎ（以下、総称して「Ｙ」という）が延出され、信号線駆動回路１２からは複数の信号線Ｓ１〜Ｓｍ（以下、総称して「Ｓ」という）が延出され、各走査線Ｙと各信号線Ｓは画素部１３上で交差するように配線される。

各走査線Ｙと各信号線Ｓとの各交差部には画素１４が配置される。これにより、各画素１４はアレイ基板１上でマトリクス状に配置されることになる。各画素にはスイッチ素子、補助容量、画素電極がそれぞれ配置される。本液晶表示装置では、スイッチ素子の一例として、ＭＯＳ型の薄膜トランジスタを用いる。

走査線駆動回路１１は、各走査線Ｙに対して位相がシフトされた走査信号を順次出力する。信号線駆動回路１２は、各信号線Ｓに対して外部から入力されてきた映像信号を順次出力する。

各画素では、走査線を通じて供給されてくる走査信号によってスイッチ素子がオンすることで、信号線を通じて供給されてきた映像信号をこのスイッチ素子を通じて画素電極に出力し、映像信号の電圧に応じて液晶を駆動して映像表示を行う。

図２は、駆動回路内部の主要な構成を示す回路図である。この構成は、走査線駆動回路１１又は信号線駆動回路１２の少なくとも一方に適用される。同図の駆動回路は、複数のシフトレジスタＳＲ１，ＳＲ２，…ＳＲｎと、複数のｎＭＯＳトランジスタＴ１，Ｔ２，…Ｔｎ＋１と、同じく複数のｎＭＯＳトランジスタＴ'１，Ｔ'２，…Ｔ'ｎ＋１を備える。ｎＭＯＳトランジスタＴ、Ｔ'としては、各画素のスイッチ素子と同様に薄膜トランジスタを用いることが望ましい。

各シフトレジスタＳＲは、入力されたパルス信号の位相をシフトして出力する。シフトレジスタＳＲ１の出力信号ＯＵＴ１、ＳＲ２の出力信号ＯＵＴ２、…シフトレジスタＳＲｎの出力信号ＯＵＴｎは、本駆動回路が走査線駆動回路１１の場合には、それぞれバッファでレベル調整されて走査線に出力される。走査線のハイレベル電圧は、各画素への電荷の供給能力の確保や供給した電荷の保持のため、スイッチ素子、その他の回路に用いられるハイレベル電圧ＶＤＤよりも高い電圧ＶＤＤＧに設定されている。

一方、本駆動回路が信号線駆動回路１２の場合には、各出力信号ＯＵＴは、各信号線に設けられ各信号線への映像信号の供給・非供給を制御するアナログスイッチの制御電極に出力される。

シフトレジスタＳＲ１の入力端子ｉｎは、トランジスタＴ１のドレインおよびトランジスタＴ'２のドレインに接続され、出力端子ｏｕｔはトランジスタＴ'１のソースおよびトランジスタＴ２のソースに接続される。シフトレジスタＳＲ２の入力端子ｉｎは、トランジスタＴ２のドレインおよびトランジスタＴ'３のドレインに接続され、出力端子ｏｕｔはトランジスタＴ'２のソースおよびトランジスタＴ３のソースに接続される。他のシフトレジスタの接続構成も同様であり、シフトレジスタＳＲｎの入力端子ｉｎは、トランジスタＴｎのドレインおよびトランジスタＴ'ｎ＋１のドレインに接続され、出力端子ｏｕｔはトランジスタＴ'ｎのソースおよびトランジスタＴｎ＋１のソースに接続される。

トランジスタＴ１のソースにはパルス信号ＳＴが印加される。このパルス信号ＳＴのハイレベル電圧はＶＤＤ、ローレベル電圧はＶＳＳである。

各トランジスタＴ１，Ｔ２，…Ｔｎ＋１のそれぞれのゲートには制御信号ＵＤ１が印加され、各トランジスタＴ'１，Ｔ’２，…Ｔ'ｎ＋１のそれぞれのゲートには制御信号ＵＤ１の反転信号である反転制御信号／ＵＤ１が印加される。

制御信号ＵＤ１と反転制御信号／ＵＤ１は、図３に示す回路により生成される。すなわち、ハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳによる制御信号ＵＤの電位レベルを、レベルシフタ１５によりハイレベル電圧ＶＤＤＧとローレベル電圧ＶＳＳに変換して制御信号ＵＤ１とし、これをインバータＩで反転して反転制御信号／ＵＤ１とする。電源電圧ＶＤＤＧは、走査線の電源電圧と同じ電源によるものであり、電源電圧ＶＤＤよりも高く設定される。

次に、本駆動回路の動作について説明する。制御信号ＵＤ１の電位がＶＤＤＧのときの各部の電圧波形は図４のようになる。制御信号ＵＤ１の電位がハイレベルであるので、トランジスタＴ１，Ｔ２，…Ｔｎ＋１はオンし、反転制御信号／ＵＤ１の電位がローレベルであるので各トランジスタＴ'１，Ｔ’２，…Ｔ'ｎ＋１はオフする。

この状態で、パルス信号ＳＴが入力されると、パルス信号ＳＴは、トランジスタＴ１を介してシフトレジスタＳＲ１の入力端子ｉｎに入力される。シフトレジスタＳＲ１ではパルス信号の位相をずらして出力信号ＯＵＴ１とし、これをトランジスタＴ２を介してシフトレジスタＳＲ２の入力端子ｉｎに出力する。シフトレジスタＳＲ２では出力信号ＯＵＴ１の位相をずらして出力信号ＯＵＴ２とし、これをトランジスタＴ３を介してシフトレジスタＳＲ３の入力端子ｉｎに出力する。他のシフトレジスタも同様に動作し、シフトレジスタＳＲｎは、出力信号ＯＵＴｎ−１の位相をずらして出力信号ＯＵＴｎを出力する。このように、各シフトレジスタＳＲ１，ＳＲ２，…ＳＲｎはこの順でパルス信号を伝播していく。このパルスの伝播方向をここでは順方向とよぶ。

一方、制御信号ＵＤ１の電位がＶＳＳのときの各部の電圧波形は図５のようになる。制御信号ＵＤ１の電位がローレベルであるので、トランジスタＴ１，Ｔ２，…Ｔｎ＋１はオフし、反転制御信号／ＵＤ１の電位がハイレベルであるので各トランジスタＴ'１，Ｔ’２，…Ｔ'ｎ＋１はオンする。

この状態で、パルス信号ＳＴが入力されると、パルス信号ＳＴは、トランジスタＴ'ｎ＋１を介してシフトレジスタＳＲｎの入力端子ｉｎに入力される。シフトレジスタＳＲｎではパルス信号ＳＴの位相をずらして出力信号ＯＵＴｎとし、これをトランジスタＴ'ｎを介してシフトレジスタＳＲｎ−１の入力端子ｉｎに出力する。他のシフトレジスタも同様に動作し、シフトレジスタＳＲ２は、出力信号ＯＵＴ２をトランジスタＴ'２を介してシフトレジスタの入力端子ｉｎに出力する。シフトレジスタＳＲ１は、出力信号ＯＵＴ２の位相をずらして出力信号ＯＵＴ１を出力する。このように、各シフトレジスタＳＲｎ，ＳＲｎ−１，…ＳＲ１はこの順でパルス信号を伝播していく。このパルスの伝播方向をここでは逆方向とよぶ。

このように、本実施の形態では、パルス信号の伝播方向を切り替えるために各シフトレジスタＳＲの入力段および出力段に配置されるトランジスタを全てｎＭＯＳとすることで、高集積化を図るようにしている。

その一方で、各ｎＭＯＳトランジスタのゲートに印加される電圧とソースおよびドレインに印加される電圧が同じ電位となった場合には、トランジスタの閾値の関係でハイレベル電圧がトランジスタを通過できなくなる。本実施の形態では、これを防止するために、各トランジスタＴ１，Ｔ２，…Ｔｎ＋１、Ｔ'１，Ｔ’２，…Ｔ'ｎ＋１のそれぞれについて、ソースおよびドレインにはハイレベル電位がＶＤＤのパルス信号を印加し、ゲートにはハイレベル電位がそれよりも高いＶＤＤＧの制御信号ＵＤ１、反転制御信号／ＵＤ１を印加する。これにより、各トランジスタのゲートには、ソースおよびドレインに印加される電圧とは異なる電圧が印加されるようにする。

ところで、このように制御信号の電源電圧にＶＤＤよりも高いＶＤＤＧを用いることで、配線の負荷容量を駆動するための消費電力が増えることが懸念されるが、この電源電圧ＶＤＤＧは、走査線に印加する電源電圧ＶＤＤＧと共通の電源を用いたものであるので、電源が増加することはなく、また、消費電力が増加するのはパルス信号の伝播方向を切り替えるときであるところ、一般には伝播方向を頻繁に切り替えることはないので、全体の消費電力に影響を与えるほど電力が増加することはない。

続いて、比較例の駆動回路について説明する。図６の回路図に示すように、比較例の駆動回路の基本的な構成は図１と同様であるが、図６では図１のｎＭＯＳトランジスタＴ１，Ｔ２，…Ｔｎ＋１をスイッチ回路ＳＷ１，ＳＷ２，…ＳＷｎ＋１に置き換えるとともに、ｎＭＯＳトランジスタＴ'１，Ｔ’２，…Ｔ'ｎ＋１をスイッチ回路ＳＷ'１，ＳＷ'２，…ＳＷ'ｎ＋１に置き換えた構成である。また、比較例では、ハイレベル電圧がＶＤＤ、ローレベル電圧がＶＳＳの制御信号ＵＤと、これを反転した反転制御信号／ＵＤが用いられる。反転制御信号／ＵＤは、図７に示すように、制御信号ＵＤの電位をインバータＩで反転することで生成される。

各スイッチ回路ＳＷ，ＳＷ'は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを直列接続して形成される。制御信号ＵＤは、各スイッチ回路ＳＷ１，ＳＷ２，…ＳＷｎ＋１のｎＭＯＳトランジスタのゲート、および各スイッチ回路ＳＷ'１，ＳＷ'２，…ＳＷ'ｎ＋１のｐＭＯＳトランジスタのゲートにそれぞれ入力される。反転制御信号／ＵＤは、各スイッチ回路ＳＷ１，ＳＷ２，…ＳＷｎ＋１のｐＭＯＳトランジスタのゲート、および各スイッチ回路ＳＷ'１，ＳＷ'２，…ＳＷ'ｎ＋１のｎＭＯＳトランジスタのゲートにそれぞれ入力される。

制御信号ＵＤの電位がＶＤＤのときの各部の電圧波形は図８のようになり、制御信号ＵＤの電位がＶＳＳのときの各部の電圧波形は図９のようになる。制御信号ＵＤおよび反転制御信号／ＵＤのハイレベル電圧はＶＤＤ、ローレベル電圧はＶＳＳであり、それぞれパルス信号ＳＴのハイレベル電圧ＶＤＤ、ローレベル電圧ＶＳＳと同じ電位である。

比較例では、各ＭＯＳトランジスタのゲートに印加されるハイレベル電圧、ローレベル電圧とソースおよびドレインに印加されるハイレベル電圧、ローレベル電圧がそれぞれ同じであるため、各ＭＯＳトランジスタでソース・ドレイン間で電圧が通過しないことがあるので、これを補うために各スイッチ回路ＳＷ，ＳＷ'をｐチャネルとｎチャネルの両方を用いて形成する必要がある。このため、ＭＯＳトランジスタの数が本実施形態の駆動回路と比べて２倍となっている。なお、比較例の駆動回路の基本的な動作については本実施形態の駆動回路と同様であるので、ここでは説明を省略する。

したがって、本実施の形態によれば、各シフトレジスタＳＲの入力段および出力段に配置されるＭＯＳトランジスタＴ、Ｔ'をｎチャネルのみにすることで高集積化を図ることができる。特に、比較例と比べるとＭＯＳトランジスタの数を半分にすることができ、ＭＯＳトランジスタの回路規模を半分にすることができる。

また、本実施の形態によれば、各ＭＯＳトランジスタＴ、Ｔ'のゲートに印加される制御信号ＵＤ１、反転制御信号／ＵＤ１の電圧を、ソース又はドレインに印加されるパルス信号ＳＴの電圧とは異なる電圧にしたことで、各ＭＯＳトランジスタＴ、Ｔ'のソース・ドレイン間で電圧を必ず通過させることができる。

さらに、本実施の形態によれば、各ＭＯＳトランジスタＴ、Ｔ'のゲートに印加する電圧として、走査線に印加される電源電圧ＶＤＤＧを用いることで、ゲートの電源を走査線の電源と共通にして、電源の増加を防止し、消費電力の増加を抑制することができる。

なお、本実施の形態においては、各ＭＯＳトランジスタＴ、Ｔ'をｎチャネルのみとしたが、ｐチャネルのみとしてもよい。

また、本実施の形態では、ｎＭＯＳトランジスタのゲートに印加するローレベル側の電圧を電源電圧ＶＳＳとしたが、電源電圧ＶＳＳよりも低い電圧を用いるようにしてもよい。この場合にも、ゲートに印加するローレベル電圧を走査線のローレベル電圧と共通にすることが望ましい。

一実施の形態における表示装置の概略的な構成を示す平面図である。 上記表示装置における駆動回路の構成を示す回路図である。 上記駆動回路に用いられる制御信号ＵＤ１を生成する回路の構成を示す回路図である。 制御信号ＵＤ１の電位がハイレベルのときの上記駆動回路における各部の電圧波形を示すタイミングチャートである。 制御信号ＵＤ１の電位がローレベルのときの上記駆動回路における各部の電圧波形を示すタイミングチャートである。 比較例の駆動回路の構成を示す回路図である。 比較例の駆動回路に用いられる反転制御信号／ＵＤを生成する回路を示す回路図である。 制御信号ＵＤの電位がハイレベルのときの比較例の駆動回路における各部の電圧波形を示すタイミングチャートである。 制御信号ＵＤの電位がローレベルのときの比較例の駆動回路における各部の電圧波形を示すタイミングチャートである。

符号の説明

１…アレイ基板
１１…走査線駆動回路
１２…信号線駆動回路
１３…画素部
１４…画素
１５…レベルシフタ
Ｙ１〜Ｙｎ…走査線
Ｓ１〜Ｓｍ…信号線
Ｉ…インバータ
ＳＲ１〜ＳＲｎ…シフトレジスタ
Ｔ１〜Ｔｎ＋１…ｎＭＯＳトランジスタ
Ｔ'１〜Ｔ'ｎ＋１…ｎＭＯＳトランジスタ

Claims (4)

1. 入力されたパルス信号の位相をシフトして出力する複数のシフトレジスタと、
   各シフトレジスタによるパルス信号の伝播方向を切り替えるために各シフトレジスタの入力段および出力段に配置されたｎチャネル又はｐチャネルのいずれか一方の複数のＭＯＳトランジスタと、を有し、
   各ＭＯＳトランジスタのゲートに印加される電圧をソース又はドレインに印加される電圧と異なる電圧にしたことを特徴とする表示装置の駆動回路。
2. 前記駆動回路は、交差するように配線された複数の走査線および複数の信号線の少なくとも一方を駆動するものであって、
   各ＭＯＳトランジスタのゲートに印加する電圧として走査線に印加される電圧を用いることを特徴とする請求項１記載の表示装置の駆動回路。
3. 前記走査線に印加されるハイレベル電圧は、各ＭＯＳトランジスタのソース・ドレインに印加されるハイレベル電圧よりも高く設定されていることを特徴とする請求項２記載の表示装置の駆動回路。
4. 前記走査線に印加されるローレベル電圧は、各ＭＯＳトランジスタのソース・ドレインに印加されるローレベル電圧よりも低く設定されていることを特徴とする請求項２又は３記載の表示装置の駆動回路。
   

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