JP2752554B2 - 表示装置の駆動回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置等の表示装置において、ビデオ信号をデ
ータ信号線へ出力する表示装置の駆動回路に関する。

【０００２】

【従来の技術】上記アクティブマトリクス型液晶表示装
置は、マトリクス状に形成された画素を薄膜トランジス
タ等のスイッチング素子によって各々駆動することによ
り表示を行う。従来のアクティブマトリクス型液晶表示
装置として、画素が形成されている表示部と、画素を駆
動するデータ信号線駆動回路（以下「ソースドライバ」
と称す。）とを同一基板に形成したドライバモノシリッ
ク型表示装置が知られている。このドライバモノシリッ
ク型表示装置は、製造過程において、画素のスイッチン
グ素子とソースドライバとを同じプロセスで作り込むの
で、画素のスイッチング素子とソースドライバを構成す
る素子とは、同一構造であることが望ましい。透過型表
示装置では、スイッチング素子を石英ガラスなどの透明
基板に薄膜プロセスにより形成しなければならない一方
で、ソースドライバを構成する素子は、必要な動作速度
が得られなければならない。これらのことから、通常多
結晶シリコンの薄膜トランジスタ（以下、「ポリシリコ
ンＴＦＴ」と称す。）が、画素のスイッチング素子及び
ソースドライバを構成する素子して用いられる。

【０００３】このポリシリコンＴＦＴは、その移動度が
概略１０〜１００ｃｍ²／Ｖ・ｓ程度であり、ポリシリ
コンＴＦＴを用いて構成されるシフトレジスタにおいて
安定して動作する限界の動作速度は、現状では最高で数
ＭＨz程度である。ところが、画素数のかなり多い表示
装置、例えば水平画素数が７２０個であるＮＴＳＣ−Ｔ
Ｖ（National Television System Committee televisio
n）ディスプレイにおいては、ソースドライバを構成す
るシフトレジスタには１４．４ＭＨzの動作速度が要求
される。そこで、シフトレジスタの動作速度を低速化さ
せたソースドライバが使用される。

【０００４】図７に、シフトレジスタの動作速度を低速
化させたソースドライバの構成図を示す。このソースド
ライバは、図示するように、４系統のシフトレジスタ１
１〜１４と、シフトレジスタ１１〜１４に開閉を制御さ
れたサンプリングアナログスイッチ２１、２２、…と、
ビデオ信号Ｖideoが送られるビデオ信号配線３０と、ス
イッチ２１、２２、…を介してビデオ信号配線３０と接
続されたサンプリングコンデンサ４１、４２、…とから
構成されている。図示しない画素に接続されたデータ信
号線Ｓ１、Ｓ２、…は、スイッチ２１、２２、…とサン
プリングコンデンサ４１、４２、…との間に分岐して接
続されている。データ信号線Ｓ１、Ｓ２、…は、連続す
る４本、例えばＳ１、Ｓ２、Ｓ３及びＳ４を１組とし、
各々異なるシフトレジスタ１１〜１４に制御されたスイ
ッチ２１、２２、…に接続されている。詳細には、シフ
トレジスタ１１は３本おきにデータ信号線Ｓ１、Ｓ５、
Ｓ９、…に接続され、又シフトレジスタ１２は３本おき
にデータ信号線Ｓ２、Ｓ６、…に接続されている。シフ
トレジスタ１３、１４についても同様に、３本おきにデ
ータ信号線Ｓ３、Ｓ４、…に接続されている。

【０００５】上記構成において、スイッチ２１、２２、
…は、ビデオ信号配線３０に印加されるビデオ信号Ｖid
eoをサンプリングするためのものである。サンプリング
コンデンサ４１、４２、…は、サンプリングしたビデオ
信号Ｖideoを保持するためのものである。

【０００６】上記ソースドライバの動作を、図８に示す
タイムチャートに基づいて説明する。４系統のシフトレ
ジスタ１１〜１４の起動は、各シフトレジスタ１１〜１
４に共通のシフトスタートパルスＳＰで制御される。シ
フトレジスタ１１、１２、１３、１４はそれぞれ位相の
異なるシフトクロックφ１及びその反転信号φ１バー、
φ２及びその反転信号φ２バー、φ３及びその反転信号
φ３バー、φ４及びその反転信号φ４バーにより制御さ
れる。隣合うサンプリングアナログスイッチ２１、２
２、…に対応するシフトクロックφ１〜φ４、φ１バー
〜φ４バーは、それぞれシフトパルス幅τ0の１／８の
時間幅だけ位相がずれている。その結果、シフトレジス
タ１１〜１４の出力であるサンプリングスイッチ制御信
号ＳＲ１、ＳＲ２、…は、それぞれシフトパルス幅τ0
の１／８の時間幅だけ位相のずれた波形となる。スイッ
チ２１、２２、…は、サンプリングスイッチ制御信号Ｓ
Ｒ１、ＳＲ２…がハイレベルの期間に導通する。スイッ
チ２１、２２、…が導通している期間τ0に、サンプリ
ングコンデンサ４１、４２、…にビデオ信号Ｖideoがサ
ンプリングされる。しかし、実際に、サンプングコンデ
ンサ４１、４２、…に保持されるのは、スイッチ２１、
２２、…が、ＯＮからＯＦＦに切り替わる時点に保持さ
れたビデオ信号Ｖideoの電圧となる。

【０００７】以上のように動作するので、上記ソースド
ライバにおける各制御信号ＳＲ１、ＳＲ２…相互間の時
間のずれを、シフトレジスタが１系統のみのソースドラ
イバにおける場合と同様になるようにしても、上記ソー
スドライバにおけるシフトパルス幅τ0は、１系統のみ
のシフトレジスタを有するソースドライバのシフトパル
ス幅の４倍にでき、各系統のシフトレジスタ１１〜１４
を低速で動作させることが可能になる。

【０００８】

【発明が解決しようとする課題】ところで、上述したよ
うに、相前後するサンプリングスイッチ制御信号ＳＲ
１、ＳＲ２、…のハイレベルである期間が互いにオーバ
ーラップしている。そのため、例えば８個の制御信号Ｓ
Ｒ１〜ＳＲ８が同時にアクティブになっており、８個の
サンプリングスイッチ２１〜２８が同時に導通状態とな
る。すなわち、ビデオ信号Ｖideoは８個のスイッチ２１
〜２８を通し、８個のサンプリングコンデンサ４１〜４
８へと供給される。これは、８個の制御信号ＳＲ２〜Ｓ
Ｒ９にも同様であり、結果的に、ビデオ信号配線３０、
あるいはビデオ信号Ｖideoを出力する回路部に対して
は、常に８個分のサンプリングコンデンサ４１、４２、
の容量が負荷となる。更に、ビデオ信号配線３０の配線
抵抗が存在するため、ＲＣ積分回路が構成されているこ
とになる。従って、サンプリングコンデンサ４１、４
２、…では、このＲＣ積分回路の作用によりビデオ信号
Ｖideoに対する応答が悪化し、もとのビデオ信号Ｖideo
と比べ波形がくずれたものとなる。そのようなくずれた
波形を有する信号は、液晶表示装置入力部に於て本来ビ
デオ信号Ｖideoがもっていた帯域情報が失われているの
で、くずれた波形を有する信号に基づく映像表示では、
水平解像度の低くなるという問題が生じる。

【０００９】本発明は、上記従来技術の問題点を解決す
べくなされたものであり、複数系統のシフトレジスタに
よってシフトレジスタの動作速度を低減するとともに、
ビデオ信号の波形をくずすことなく水平解像度の高い、
ドライバモノリシック液晶表示装置を用いた表示を行う
ことのできる表示装置の駆動回路を提供することを目的
とする。

【００１０】

【課題を解決するための手段】本発明の表示装置の駆動
回路は、ビデオ信号をデータ線へ出力する表示装置の駆
動回路において、相前後する信号をハイレベルである期
間の一部を重ねると共に、該期間をずらして出力する複
数系統のシフトレジスタと、該シフトレジスタからの信
号のうちの１信号と、該１信号のハイレベルである期間
と重なるハイレベルである期間を有する別の信号との間
で、該１信号と該別の信号とが同時にハイレベルである
期間をアクティブとする制御信号を出力する制御信号発
生手段と、該制御信号に基づいてＯＮ／ＯＦＦが制御さ
れるスイッチ手段と、該スイッチ手段を介して、該ビデ
オ信号をサンプリングするサンプリングコンデンサとを
備えており、そのことによって上記目的が達成される。

【００１１】

【作用】本発明の表示装置の駆動回路においては、複数
系統のシフトレジスタによって、相前後してハイレベル
である期間の一部が重なると共に、その期間がずれた信
号を出力させる。よって、従来と同様な低速度でシフト
レジスタを動作させることができる。

【００１２】更に、シフトレジスタからの信号のうちの
１信号と、その１信号のハイレベルである期間と重なる
ハイレベルである期間を有する別の信号との間で、その
１信号と他の信号とが同時にハイレベルである期間につ
いて、制御信号発生手段がアクティブとする制御信号を
出力する。スイッチ手段はその制御信号に基づいてＯＮ
／ＯＦＦ制御され、導通する期間が従来より短くなり、
そのため同時に導通状態となるスイッチ手段の数が減少
し、ビデオ信号送信用の配線に対するサンプリングコン
デンサの負荷が低減される。

【００１３】

【実施例】本発明を実施例について以下に説明する。

【００１４】図１に、本発明を適用したソースドライバ
の構成図を示す。図７に示す従来のソースドライバと同
一構成部分には同一符号を付記している。

【００１５】本実施例のソースドライバは、図示するよ
うに、４系統のシフトレジスタ１１〜１４と、シフトレ
ジスタ１１〜１４に開閉を制御されたサンプリングアナ
ログスイッチ２１、２２、…と、シフトレジスタ１１〜
１４とスイッチ２１、２２、…の間に設けられた制御信
号発生手段５１、５２、…と、ビデオ信号Ｖideoが送ら
れるビデオ信号配線３０と、スイッチ２１、２２、…を
介してビデオ信号配線３０と接続されたサンプリングコ
ンデンサ４１、４２、…とから構成されている。図示し
ない画素に接続されたデータ信号線Ｓ１、Ｓ２、…は、
スイッチ２１、２２、…とサンプリングコンデンサ４
１、４２、…との間に分岐して接続されている。データ
信号線Ｓ１、Ｓ２、…は、連続する４本、例えばＳ１、
Ｓ２、Ｓ３及びＳ４を１組とし、各々異なるシフトレジ
スタ１１〜１４に制御されたスイッチ２１、２２、…に
接続されている。詳細には、シフトレジスタ１１は３本
おきにデータ信号線Ｓ１、Ｓ５、Ｓ９、…に接続され、
又シフトレジスタ１２は３本おきにデータ信号線Ｓ２、
Ｓ６、…に接続されている。シフトレジスタ１３、１４
についても同様に、３本おきにデータ信号線Ｓ３、Ｓ
４、…に接続されている。

【００１６】上記構成において、スイッチ２１、２２、
…は、ＮＭＯＳ（N-channel metaloxide semiconducto
r）で構成されており、ビデオ信号配線３０に印加され
るビデオ信号Ｖideoをサンプリングするためのものであ
る。サンプリングコンデンサ４１、４２、…は、サンプ
リングしたビデオ信号Ｖideoを保持するためのものであ
る。制御信号発生手段５１、５２、…は、ＮＡＮＤゲー
ト５１ａ、５２ａ、…とその出力に接続されたインバー
タ５１ｂ、５２ｂ、…とによって構成されている。ＮＡ
ＮＤゲート５１ａ、５２ａ、…には、シフトレジスタ１
１〜１４の２つの出力信号が入力されており、インバー
タ５１ｂ、５２ｂ、…の出力信号が、スイッチ２１、２
２、…を制御する。

【００１７】図２及び図３に、上記ソースドライバに用
いられたシフトレジスタ１１〜１４の回路図を示す。図
中のクロックドインバータには、各々そのクロックドイ
ンバータを制御する信号の種類を付記している。４系統
のシフトレジスタ１１〜１４は、それぞれ同じ回路構成
であり、図２に示すように、インバータとクロックドイ
ンバータとを組み合わせた回路である。シフトレジスタ
１１〜１４の回路構成は、図３で示すように、双方向シ
フト対応の回路構成であってもよい。

【００１８】図４に、上記シフトレジスタ１１〜１４に
おけるタイムチャートを示す。シフトレジスタ１１〜１
４は、図示するように、シフトスタートパルスＳＰとシ
フトクロックφｉ及びその反転信号φｉバーとにより制
御される。その結果、シフトレジスタ１１〜１４は、信
号Ｏ１、Ｏ２、…に示すように、パルス幅τ0を有する
シフトパルスを順次出力する。

【００１９】尚、図３に示す双方向対応のシフトレジス
タ１１〜１４においては、シフト方向設定用の信号Ｒ、
Ｌに基づきシフト方向が制御される。信号Ｒがハイレベ
ルであり、且つ信号Ｌがローレベルである場合は、信号
Ｒにより制御されるクロックドインバータは常時、反転
信号を出力し、信号Ｌにより制御されるクロックドイン
バータは常時、出力ハイインピーダンスとなって、図面
の左方向から右方向へシフトするシフトレジスタにな
る。また、信号Ｒがローレベルであり、且つ信号Ｌがハ
イレベルである場合は、その反対で、図面の右方向から
左方向へシフトするシフトレジスタとなる。しかし、シ
フトクロックφｉ、φｉバーに対しての動作は、図２に
示すシフトレジスタ１１〜１４の場合と同様に考えてよ
く、図４に示すタイムチャートは、信号Ｒがハイレベル
であり、且つ信号Ｌがローレベルである場合に該当す
る。

【００２０】図５に、本実施例のソースドライバの駆動
時におけるタイムチャートを示す。図５に基づいて、こ
のソースドライバの動作を説明する。

【００２１】４系統のシフトレジスタ１１〜１４の起動
は、上述したように、シフトスタートパルスＳＰにより
制御される。このシフトスタートパルスＳＰは、各シフ
トレジスタ１１〜１４に共通の信号でよい。シフトレジ
スタ１１、１２、１３、１４はそれぞれ位相の異なるシ
フトクロックφ１及びその反転信号φ１バー、φ２及び
その反転信号φ２バー、φ３及びその反転信号φ３バ
ー、φ４及びその反転信号φ４バーにより制御される。
隣合うサンプリングアナログスイッチ２１、２２、…に
対応するシフトクロックφ１〜φ４、φ１バー〜φ４バ
ーは、それぞれシフトパルス幅τ0の１／８の時間幅だ
け位相がずれている。その結果、シフトレジスタ１１〜
１４の出力信号ＳＲ１、ＳＲ２、…においては、隣合う
制御信号発生手段５１、５２、…に出力される信号は、
例えば、図５に示すＳＲ１とＳＲ２とに見られるよう
に、それぞれシフトパルス幅τ0の１／８の時間幅だけ
位相のずれた波形となる。尚、図４に示すシフトレジス
タ１１〜１４の出力信号Ｏ１、Ｏ２、…は、図５に示す
シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、
…において、３本おきの信号、例えばＳＲ１、ＳＲ５、
ＳＲ９、…に該当する。

【００２２】本実施例のソースドライバにおいては、シ
フトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…
のうちの、ある出力信号ＳＲｊ（ｊは１以上の整数）
と、その出力信号ＳＲｊより７本後の信号ＳＲｊ+7とを
ＮＡＮＤゲート５１ａ、５２ａ、…に入力し、両者の論
理積の反転信号Ｓａｊを得る。このＮＡＮＤゲート５１
ａ、５２ａ、…の出力信号Ｓａ１バー、Ｓａ２バー、…
をインバータ５１ｂ、５２ｂ、…に入力して反転させ、
インバータ５１ｂ、５２ｂ、…の出力として信号Ｓａ
１、Ｓａ２、…を得る。この出力信号Ｓａ１、Ｓａ２、
…を、ＮＭＯＳで形成されたサンプリングアナログスイ
ッチ２１、２２、…に入力し、ＯＮ／ＯＦＦ制御する。
ＯＮの時にはスイッチ２１、２２、…を導通させて、ス
イッチ２１、２２、…と接続されたサンプリングコンデ
ンサ４１、４２、…をビデオ信号Ｖideoの電圧まで充電
する。その後、サンプリングコンデンサ４１、４２、…
は、対応するスイッチ２１、２２、…がＯＮからＯＦＦ
に切り替わる時点におけるビデオ信号Ｖideoの電圧レベ
ルをそのまま保持する。この保持された電圧が、液晶表
示装置のデータ信号線Ｓ１、Ｓ２、…への入力信号とな
る。

【００２３】上述のように動作するソースドライバにお
いては、サンプリングアナログスイッチ２１、２２、…
を制御する信号Ｓａ１、Ｓａ２、…は、制御信号発生手
段５１、５２、…により、図５のタイムチャートに示す
ように、１／８τ0のパルス幅を有する信号となってい
る。そのため、２つ以上のサンプリングアナログスイッ
チ２１、２２、…が同時に導通することはなく、ビデオ
信号配線３０に対する負荷は、常にただ１個のサンプリ
ングコンデンサ４１、４２、…の容量となる。

【００２４】上述した従来例においては、シフトレジス
タ１１〜１４の出力信号ＳＲ１、ＳＲ２、…によりサン
プリングアナログスイッチ２１、２２、…のＯＮ／ＯＦ
Ｆを制御している。その結果、常に８個のサンプリング
コンデンサ４１、４２、…の容量がビデオ信号配線３０
に対する負荷となっている。これに対し、本実施例のソ
ースドライバにおいては、上述のように、ビデオ信号配
線３０に対する負荷は１個のサンプリングコンデンサ４
１、４２、…であるため、ＲＣ時定数も従来の１／８と
なる。従って、ＲＣ積分回路の作用によるビデオ信号Ｖ
ideoの波形くずれ（波形なまり）を従来よりも小さく抑
えることができ、水平解像度の高い表示を行うことが出
来る。

【００２５】上記実施例において、制御信号発生手段５
１、５２、…として、ＡＮＤゲートでなく、ＮＡＮＤゲ
ート５１ａ、５２ａ、…及びインバータ５１ｂ、５２
ｂ、…を用いているのは、ＮＡＮＤゲート５１ａ、５２
ａ、…であればＣＭＯＳ（Complementary metal oxide
semiconductor）構造により容易に構成できるからであ
る。制御信号発生手段５１、５２、…は、上記実施例に
限られず、論理積を得られる方法であれば他の方法、例
えば反転信号のＮＯＲをとる方法等でもよい。

【００２６】サンプリングアナログスイッチ２１、２
２、…の構成についても、上記実施例の外に、図６に示
すような構成にしてもよい。図６に示すスイッチ２１、
２２、…は、ＣＭＯＳで構成されており、インバータ５
１ｂ、５２ｂ、…の出力信号Ｓａ１、Ｓａ２、…とＮＡ
ＮＤゲート５１ａ、５２ａ、…の出力信号Ｓａ１バー、
Ｓａ２バー、…とを併用している。もちろん、スイッチ
２１、２２、…をＰＭＯＳ（P-channel metal oxide se
miconductor）で構成しても構わない。

【００２７】上記実施例においては、シフトレジスタ１
１〜１４を４系統設けたが、本発明は２系統以上のシフ
トレジスタを有するソースドライバであれば適用するこ
とが可能である。また、上記実施例の制御信号発生手段
５１、５２、…において、シフトレジスタ１１〜１４の
出力信号ＳＲ１、ＳＲ２、…のうちの、ある出力信号Ｓ
Ｒｊと組み合わせて論理積をとる信号は、その出力信号
ＳＲｊと同時にアクティブを出力している期間を有する
信号であればよく、例えば６本後の出力信号ＳＲｊ+6等
にしてもよい。このように、信号ＳＲｊと信号ＳＲｊ+6
との論理積をとる場合では、常に２個のサンプリングア
ナログスイッチ２１、２２、…が同時に導通となる。し
かし、従来例と比べるとその数は減っており、やはり水
平解像度の向上効果が期待できる。

【００２８】

【発明の効果】以上の説明から明らかなように、本発明
の表示装置の駆動回路によれば、複数系統のシフトレジ
スタによってシフトレジスタの動作速度を低減するとと
もに、ビデオ信号の波形をくずすことなく水平解像度の
高い、ドライバモノリシック液晶表示装置を用いた表示
を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるソースドライバの構造
図である。

【図２】図１に示すソースドライバに使用するシフトレ
ジスタの内部構成を示す回路図である。

【図３】図１に示すソースドライバに使用する双方向シ
フト対応のシフトレジスタの内部構成を示す回路図であ
る。

【図４】図２に示すシフトレジスタの動作を示すタイム
チャートである。

【図５】図１に示すソースドライバの動作を示すタイム
チャートである。

【図６】図１に示すソースドライバに使用するサンプリ
ングアナログスイッチをＣＭＯＳで構成した場合の回路
図である。

【図７】従来のソースドライバの構成図である。

【図８】図７に示す従来のソースドライバの動作を示す
タイムチャートである。

【符号の説明】

１１〜１４ シフトレジスタ ２１、２２、… サンプリングアナログスイッチ ３０ ビデオ信号配線 ４１、４２、… サンプリングコンデンサ ５１、５２、… 制御信号発生手段 ５１ａ、５２ａ、… ＮＡＮＤゲート ５１ｂ、５２ｂ、… インバータ

フロントページの続き (56)参考文献 特開 平５−241536（ＪＰ，Ａ) 特開 昭62−183272（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 550

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ビデオ信号をデータ線へ出力する表示装
   置の駆動回路において、 相前後する信号をハイレベルである期間の一部を重ねる
   と共に、該期間をずらして出力する複数系統のシフトレ
   ジスタと、 該シフトレジスタからの信号のうちの１信号と、該１信
   号のハイレベルである期間と重なるハイレベルである期
   間を有する別の信号との間で、該１信号と該別の信号と
   が同時にハイレベルである期間をアクティブとする制御
   信号を出力する制御信号発生手段と、 該制御信号に基づいてＯＮ／ＯＦＦが制御されるスイッ
   チ手段と、 該スイッチ手段を介して、該ビデオ信号をサンプリング
   するサンプリングコンデンサとを備えた表示装置の駆動
   回路。