JP2004004624A - 駆動回路及びそれを備えた表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路及びそれを備えた表示装置を提供する。
【解決手段】ソースドライバは、双方向性のシフトレジスタ回路１と、該シフトレジスタ回路１の各出力段（ＳＲ）の出力信号によりＯＮ／ＯＦＦが制御されるサンプリング用アナログスイッチ３…との間に、シフトレジスタ回路１の各出力段から出力される信号Ｓ（１）〜Ｓ（Ｎ）を分岐して隣り合う２つのサンプリング用アナログスイッチ３・３の何れか一方に、シフト方向切り換え信号ＬＲに基づいて供給するスイッチ回路２…を備えている。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されたデータをクロック信号によって順次シフトするシフトレジスタ回路を備えた駆動回路及びそれを備えた表示装置に関し、より詳細には、シフト方向の切り換えが可能な双方向シフトレジスタ回路を備えた駆動回路及びそれを備えた表示装置に関するものである。
【０００２】
【従来の技術】
マトリクス型画像表示装置（表示装置）は、ＯＡ機器、ＡＶ機器などで実用化が進んでおり、大画面、高精細な動画ディスプレイなどに使用されている。近年、薄膜トライジスタ（ＴＦＴ）のチャネル層として多結晶シリコンを用いることによって、画素アレイを有する表示部と周辺駆動回路部とを同一基板上に形成した駆動回路一体型のマトリクス型画像表示装置が開発されている。このように駆動回路部を同一基板上に表示部と一体形成することにより、製造コストの削減、モジュールの小型化が実現される。
【０００３】
ここで、図７を用いて、上記マトリクス型画像表示装置としての液晶表示装置の基本構成を説明する。
【０００４】
液晶表示装置では、基板（図示せず）上に、複数の走査線（走査信号線）であるゲートラインＧＬ（ＧＬ（１），ＧＬ（２），…ＧＬ（Ｘ））と、複数のデータ線（データ信号線）であるソースラインＳＬ（ＳＬ（１），ＳＬ（２），…ＳＬ（Ｎ））とが、横縦に配置形成され、その各交差部にＴＦＴ３０が形成されている。
【０００５】
ＴＦＴ３０には、液晶駆動用の画素容量３２及び電荷保持用の補助容量３３の一方の電極（表示電極）とが接続されている。画素容量３２および補助容量３３の他方の電極（共通電極）は、液晶を挟んで対向配置された別の基板上に全面的に形成されている。即ち、画素容量３２は表示電極により液晶及び共通電極が区画されてなり、これにＴＦＴ３０が接続されて表示画素が構成されている。
【０００６】
ＴＦＴ３０が設けられている表示部３１の周辺には、ソースドライバ（データ信号線駆動回路）３４とゲートドライバ（走査信号線駆動回路）３５とが配置されている。ソースドライバ３４及びゲートドライバ３５は何れも、表示部３１と同様に多結晶シリコンを用いて同一基板上に一体的に形成されている。
【０００７】
ソースドライバ３４は主として、シフトレジスタ回路と該シフトレジスタ回路の各段出力によりＯＮ／ＯＦＦが制御される複数のサンプリング用アナログスイッチとからなる。このうち、該シフトレジスタ回路には、外部集積回路よりクロック信号ＨＣＫとその反転クロック信号ＨＣＫＢ、及びスタートパルスＨＳＰが供給されており、スタートパルスＨＳＰが入力されると、スタートパルスＨＳＰをクロックの１／２周期の信号として各出力段から順に出力するようになっている。各サンプリング用アナログスイッチの一方の端子には、外部よりビデオデータ（映像信号）ＶＳＩＧが供給される一方、他方の端子には各々ソースラインＳＬが接続されており、上記シフトレジスタ回路の各出力段からの出力信号により各ソースラインＳＬへビデオデータＶＳＩＧを供給する。
【０００８】
ゲートドライバ３５は、主としてシフトレジスタ回路からなり、該シフトレジスタ回路の各出力段は、各々ゲートラインＧＬに接続されている。該シフトレジスタ回路には、クロック信号ＶＣＫとその反転クロック信号ＶＣＫＢ、及びスタートパルスＶＳＰが供給されており、スタートパルスＶＳＰが入力されると、スタートパルスＶＳＰをクロックの１／２周期の信号として各出力段から順に出力するようになっている。
【０００９】
これらソースドライバ３４のシフトレジスタ回路と、ゲートドライバ３５のシフトレジスタ回路とには、タイミングを合わせてスタートパルスＨＳＰ・ＶＳＰが入力され、ソースドライバ３４のシフトレジスタ回路の各出力段から出力される信号に基づいて、各ソースラインＳＬへビデオデータＶＳＩＧが供給され、ゲートドライバ３５のシフトレジスタ回路の各出力段の出力信号（ゲート信号）にて選択されＯＮされたＴＦＴ３０を介して、画素容量３２と補助容量３３への充電が行われる。
【００１０】
ところで、このような液晶表示装置においては、設置態様の自由度を確保するために、表示データの書き込み位置を上下、あるいは左右で対称的に反転可能にする必要がある。例えば、上述のソースドライバ３４におけるシフトレジスタ回路のシフト方向を、左方向又は右方向に切り換え可能に構成すれば、表示画像の左右反転を自在に行うことができる。
【００１１】
そのため、従来、双方向にシフト方向を切り換えることができるシフトレジスタ回路を採用してソースドライバを構成することが行われている。また、多くの場合、マトリクス型画像表示装置のソースラインＳＬの本数は偶数で構成されているため、ソースラインＳＬが偶数本であってもシフト方向を切り換え得る構成が必要となる。
【００１２】
図８に、双方向にシフト方向を切り換えることができるシフトレジスタ回路を採用した従来のソースドライバの回路構成を示す。該回路構成は、例えば特許文献１に記載されている。
【００１３】
これにおいては、シフトレジスタ回路５１は、図示してはいないが、４つのクロックドインバータからなる単位回路が縦続接続され、各単位回路に、クロックＨＣＫと反転クロック信号ＨＣＫＢが供給されると共に、シフト方向切り換え信号と反転シフト方向切り換え信号ＬＲ（図示せず）とが供給される構成となっている。
【００１４】
シフトレジスタ回路５１の各出力段（図中、ＳＲ）の出力信号は、一方の端子にビデオデータライン５４が接続され、他方の端子に各ソースラインＳＬが接続された、各サンプリング用アナログスイッチ５３に接続されている。各サンプリング用アナログスイッチ５３は、シフトレジスタ回路５１の各出力段からの出力信号に基づいて動作し、各ソースラインＳＬへのビデオデータＶＳＩＧの書き込みを制御する。なお、シフトレジスタ回路５１は、各出力段の出力信号のパルス幅を制限するため、外部信号（例えばクロック信号ＨＣＫまたは反転クロック信号ＨＣＫＢでも良い）とのアンドをとる構成を含んでいてもよい。
【００１５】
ここで、上記シフトレジスタ回路５１の出力段数は、ソースラインＳＬの本数分設けられているので、偶数となっている。但し、出力段数が偶数である場合、シフトレジスタ回路５１における左端の出力段と右端の出力段とに供給されるクロック信号が異なるため（左端段はクロック信号ＨＣＫ、右端段は反転クロック信号ＨＣＫＢ）、シフト方向を左右切り換えた場合に、クロック信号とデータのシフトのタイミングが半周期ずれてしまう。そこで、このようなずれを無くするように、クロックライン５５には、シフト方向の切り換え時にクロック信号ＨＣＫと反転クロック信号ＨＣＫＢの極性を反転する切換回路５２が設けられている。
【００１６】
このような回路構成では、シフト方向の切り換え時にクロック信号ＨＣＫと反転クロック信号ＨＣＫＢの極性を切換回路５２にて反転することで、偶数本のソースラインＳＬであってもシフト方向を左右可逆に切り換えることができる。
【００１７】
また、図９に、双方向にシフト方向を切り換えることができるシフトレジスタ回路を採用した従来の別のソースドライバの回路構成を示す。
【００１８】
図９に示す回路構成では、シフトレジスタ回路６１は、その出力段数をソースラインＳＬの本数より３段多く備えており、ソースラインＳＬにて駆動される有効画素列６３…の外側に、調整用のダミー画素列６２が合計３列設けられている。このうち、最も端に位置する２つのダミー画素列６２・６２は、常にダミーであり、表示に寄与することはないが、図において左右の端から２列目の画素列が、シフト方向に応じてダミー画素列となったり、有効画素列となったりする。図では、右側２列目の画素列がダミー画素列６２、左側の２列目の画素列が有効画素列６３である場合を示す。
【００１９】
さらに、図１０に、双方向にシフト方向を切り換えることができるシフトレジスタ回路を採用した従来の別のソースドライバの回路構成を示す。該回路構成に相当するものが、例えば、特許文献２に記載されている。
【００２０】
図１０に示す回路構成では、シフトレジスタ回路７１は、出力段数をソースラインＳＬの本数より１段多く備えて奇数とし、シフトレジスタ回路の７１の出力段にＮＡＮＤ回路７２…を配設し、シフトレジスタ回路７１の隣り合う出力段の出力信号のＮＡＮＤをとるようになっている。
【００２１】
【特許文献１】
特開２００１−２２８８３０号公報（２００１年８月２４日公開）。
【００２２】
【特許文献１】
特開平１１−２７２２２６号（１９９９年１０月８日公開）。
【００２３】
【発明が解決しようとする課題】
しかしながら、上記した図８〜図１０の従来の各回路構成には、以下のような問題点がある。
【００２４】
図８の回路構成では、クロックライン５５に切り換え回路５２を設けてシフト方向の切り換え時にクロック信号ＨＣＫと反転クロック信号ＨＣＫＢの極性を切り換えるので、クロック周波数の高速化を行う上で問題となる。クロック周波数の高速化に対応するためには、外部入力信号であるクロック信号ＨＣＫ、反転クロック信号ＨＣＫＢ、スタートパルスＨＳＰを、そのまま使用できる回路構成が望ましい。
【００２５】
これに対し、図９、図１０の各回路構成では、何れも、シフトレジスタ回路６１・７１における出力段数が奇数であり、シフトレジスタ回路６１・７１の左端と右端の各出力段にクロック信号ＨＣＫが供給されているため、シフト方向の切り換えにおいて、クロック信号ＨＣＫ、反転クロック信号ＨＣＫＢの信号の極性を切り換える必要がない。したがって、クロック周波数の高速化を行う上で問題となることはない。
【００２６】
しかしながら、図９の回路構成では、シフトレジスタ回路６１の出力段を奇数として、左右両側の１列分の画素列を、シフト方向に応じて有効画素列６２或いはダミー画素列６３として振り分けるので、画像モジュール内での画像表示位置が１画素列分、シフトするといった問題を引き起こす。
【００２７】
一方、図１０の回路構成では、シフトレジスタ回路７１の出力段数は奇数であっても、ＮＡＮＤをとることで、各ＮＡＮＤ回路７２…からの出力は偶数となっている。そのため、ソースラインＳＬの本数が偶数の場合であっても、右シフトと左シフトとで同等の信号を得ることができ、図９の回路構成のような画像ずれの問題はない。
【００２８】
しかしながら、図１０の回路構成では、クロック信号ＨＣＫ、反転クロック信号ＨＣＫＢの信号等のシフトレジスタ回路７１への外部入力信号の変更は必要ないものの、隣り合う出力段の出力信号のＮＡＮＤをとる構成であるため、シフトレジスタ回路７１は、隣り合う出力段の出力信号を互いに重なり合うタイミングで出力するものでなければならず、その構成が限定されてしまう。
【００２９】
これに対し、図８のシフトレジスタ回路５１や図９のシフトレジスタ回路６１では、隣り合う出力段は、互いに重なり合うタイミングで信号を出力しても良いし、重ならないタイミングで出力しても良い。
【００３０】
また、隣り合う出力段の出力信号を互いに重なり合うタイミングで出力する構成では、重ならないタイミングで信号を出力する構成に比べてＨｉｇｈ期間が長くなるため、Ｈｉｇｈ期間に電流を流す構成とした場合、消費電力が高くなってしまう。
【００３１】
本発明は、上記課題に鑑み成されたものであって、シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路及びそれを備えた表示装置を提供することにある。
【００３２】
【課題を解決するための手段】
本発明の駆動回路は、上記課題を解決するために、スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路を備え、上記シフトレジスタ回路の各出力段より出力される信号を用いて複数の信号線を駆動する駆動回路において、上記シフトレジスタ回路の各出力段の駆動対象となる信号線が、上記シフトレジスタ回路の各出力段の段間に対応して設けられた各信号線のうちの前段側或いは後段側に位置する何れか一方側の信号線となるように、上記シフトレジスタ回路の出力先を切り換える信号線切り換え回路部を備えていることを特徴としている。ここで、信号線とは、例えば、映像信号等が供給されるデータ信号線、走査信号が供給される走査信号線等がある。
【００３３】
上記の構成では、信号線切り換え回路部が、上記シフトレジスタ回路の出力先を切り換えることで、シフトレジスタ回路の各出力段の駆動対象となる信号線が、上記シフトレジスタ回路の各出力段の段間に対応して設けられた各信号線のうちの前段側或いは後段側に位置する何れか一方側の信号線となる。
【００３４】
したがって、例えば、シフトレジスタ回路の出力段を、外部入力信号の変更を必要とせず、クロック周波数の高速化が可能な奇数段とし、奇数の出力にて、偶数本の信号線を駆動しようとした場合、信号線と出力段との関係が固定されていると、右シフトと左シフトとにおいて、図９の駆動回路で例示したように、必ず１画素列のずれが画像に生じてしまうが、該信号線切り換え回路部にて、右シフトと左シフトとで、信号線と出力段との対応を切り換えて１画素列シフトさせることで、シフト方向の違いによる画素ずれを無くすことができる。
【００３５】
なお、ここでは説明の便宜上、複数の画素が信号線に沿って列状に並んでいる状態画素列と称したが、該画素列は、画素アレイにおけるデータ信号線に沿った列方向のみを指すものではなく、走査信号線に沿う、通常、行方向と称される方向に並ぶ画素列も含んでいる。
【００３６】
また、本発明の駆動回路では、さらに、上記信号線切り換え回路部は、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して信号線の切り換えを行うことを特徴とすることもできる。
【００３７】
上述したように、画像のずれは、右シフトと左シフトの切り換えにて起こるので、シフトレジスタ回路のシフト方向の切り換えタイミングと同期して駆動信号線の切り換えを行うことで、画素ずれが一切視認されることがなく、シフト方向切り換え制御の信号をそのまま利用することができる。
【００３８】
上記信号線切り換え回路部としては、例えば、上記シフトレジスタ回路の各出力段の段間に対応して設けられた切り換え回路よりなり、各切り換え回路には、隣り合う出力段の各出力とシフト方向を示す制御信号とが入力されており、前段側或いは後段側の何れか制御信号に応じた側の出力を、各切り換え回路の対応する出力先へ出力する構成とすることができる。
【００３９】
また、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋１、上記切り換え回路部における切り換え回路数はｎであり、上記信号線切り換え回路部の切り換えにより、上記シフトレジスタ回路における両端の各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることができる。
【００４０】
これによれば、信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、シフトレジスタ回路の出力段数は最小のｎ＋１で、信号線切り換え回路部における切り換え回路数もｎである。そして、シフトレジスタ回路における両端各１段の出力が、シフト方向によって、有効画素列に接続される信号線を択一的、つまり、何れか一方の端の出力が有効画素列を駆動し、他方は使用されなくなる。
【００４１】
これにより、シフト方向における画像ずれを生じさせない本発明の駆動回路において、シフトレジスタ回路の出力段数と、信号線切り換え回路部における切り換え回路数とが、必要最小数となり、レイアウト面積を縮小することができる。
【００４２】
ところで、このようにシフトレジスタ回路の出力段数と、信号線切り換え回路部における切り換え回路数とを必要最小数とした構成では、シフトレジスタ回路の両端の出力段の信号のみが分岐されない。そのため、シフトレジスタ回路の両端の出力段と他の出力段とで信号の負荷が異なってきてしまい、遅延時間の違い等から表示が影響を受けるなどの不具合を招来する恐れがある。
【００４３】
そこで、このような不具合を招来させないために、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、切り換え回路部における切り換え回路数はｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることもできる。
【００４４】
これによれば、信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、シフトレジスタ回路の出力段数は最小のｎ＋ｍ（ｍ：正の奇数）で、信号線切り換え回路部における切り換え回路数はｎ＋ｍ＋１である。そして、シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動する。
【００４５】
これにより、シフトレジスタ回路の各出力段の信号は全て分岐されるので信号の負荷が揃い、上述したような不具合を招来する恐れがない。
【００４６】
また、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、切り換え回路部における切り換え回路数は、有効画素列群の外側に設けられたダミー画素列に接続される信号線分を含めてｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることもできる。
【００４７】
これによれば、シフトレジスタ回路の各出力段の信号の負荷を揃えるために余分に設けたシフトレジスタ回路の出力段と信号線切り換え回路部の切り換え回路とが、ダミー画素列に接続されるので、ダミー画素列を必要に応じて駆動させることができるといった利点がある。
【００４８】
また、ここで、ｎ＋ｍ＋１個の切り換え回路からなる信号線切り換え回路のうち、両端に位置する２つの切り換え回路には、上記シフトレジスタ回路における両端の対応する出力段からの出力と共にダミー信号が入力されるようになっている構成とすることが望ましい。
【００４９】
両端に位置する２つの切り換え回路には、シフトレジスタ回路の両端の出力段からの信号以外に何も入力されないと、何も入力されていない方が選択された場合に、フローティング状態となり、誤動作の原因となる恐れがあるが、このように、ダミー信号を入力することで、このような誤動作の発生を回避することができる。
【００５０】
また、本発明の駆動回路においては、上記信号線切り換え回路部における各切り換え回路の出力先は、該切り換え回路からの出力信号に応じて別の信号をサンプリングするアナログスイッチ回路であり、上記ダミー信号は、アナログスイッチ回路をオンさせないオフレベルの信号であることを特徴とすることができる。
【００５１】
本発明の駆動回路を、データ信号線駆動回路に適用した場合、信号線切り換え回路部の切り換え回路からの出力先は、映像信号をサンプリングするアナログスイッチ回路となる。そして、該アナログスイッチ回路にて切り換え回路からの信号に応じて、別途入力される映像信号をサンプリングし、信号線へと出力することとなる。このような場合、ダミー画素列に対応したアナログスイッチ回路が常にオンしていると、有効画素列に対応した各アナログスイッチ回路における映像信号のサンプリングが影響を受けてしまい、サンプリングした電圧が本来の値から変化する恐れがある。そこで、このように、ダミー画素列に対応したアナログスイッチ回路の動作を制御するダミー信号をオフレベルの信号としておくことで、このような不具合をなくすることができる。
【００５２】
本発明の駆動回路は、上記の課題を解決するために、スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路と、上記シフトレジスタ回路の各出力段の出力が供給されて駆動される複数の信号線とを有する駆動回路において、上記シフトレジスタ回路の各出力段の駆動対象となる信号線を切り換えるための切り換え回路群を具備したことを特徴としている。
【００５３】
また、本発明の駆動回路は、さらに、上記切り換え回路群が、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して上記シフトレジスタの駆動対象となる信号線を切り換えることを特徴としている。
【００５４】
また、本発明の駆動回路は、さらに、上記信号線数をｎ（ｎ：正の偶数）、上記シフトレジスタ回路の出力段数をＮ＝ｎ＋ｍ（ｍ：正の奇数）としたとき、上記シフトレジスタ回路の両端の（ｍ＋１）／２段分の出力はダミーの信号線に供給可能に構成されており、該（ｍ＋１）／２段の出力のうちのそれぞれ内側に位置する１出力段の駆動対象が、シフト方向に応じてダミーの信号線と有効な信号線とに切り換えられることを特徴としている。
【００５５】
ここで、信号線とは、例えば、映像信号等が供給されるデータ信号線、走査信号が供給される走査信号線等がある。
【００５６】
上記の構成では、切り換え回路群によってシフトレジスタ回路の各出力段からの出力が供給され駆動される信号線を切り換えることができる。したがって、例えば、該駆動回路の構成を、上述したソースドライバ（データ信号線駆動回路）に適応し、切り換え回路部にて、シフトレジスタ回路の各出力段の出力の供給先となるサンプリング用アナログスイッチを切り換えることで、サンプリング用アナログスイッチとシフトレジスタ回路の各出力段との対応を、適切に選択することができるようになる。
【００５７】
例えば、シフトレジスタ回路の出力段数Ｎを、外部入力信号の変更を必要とせず、クロック周波数の高速化が可能な奇数とし、奇数の出力で、偶数本の信号線（ソースドライバの場合はソースライン）を駆動したい場合に、各出力段の出力と信号線との対応が固定されていると、出力段数を奇数とするために余分に設けたｍ段分のダミーの出力段の出力で駆動されるダミー信号線の位置が、有効な実使用の信号線群の右端或いは左端に固定されてしまう。ダミー信号線は、奇数本となるので、実使用の有効な信号線群の両端に均等に配することはできず、不均等な配置でダミー信号線の位置が固定されると、シフト方向を切り換えた場合に、１画素列のずれとなって現れる。
【００５８】
しかしながら、上記構成を採用して、シフトレジスタ回路の各出力段における駆動対象となる信号線を切り換え可能とすることで、ダミー信号線を有効な信号線群の両端に均等に設けておき、シフト方向の切り換えに応じて、使用するダミーの信号線を適宜切り換えることで、シフト方向を切り換えた場合におけるダミー信号線の配置位置の問題を無くすることができる。
【００５９】
つまり、有効な信号線の本数をｎ（ｎ：正の偶数）、シフトレジスタ回路の出力段数をＮ＝ｎ＋ｍ（ｍ：正の奇数）としたとき、上記シフトレジスタ回路の両端の（ｍ＋１）／２段分の出力はダミーの信号線に供給可能な構成としておき、該（ｍ＋１）／２段の出力のうちのそれぞれ内側に位置する１出力段の駆動対象を、シフト方向に応じてダミーの信号線と有効な信号線とに切り換えればよい。
【００６０】
また、このように、追加したｍ段分の出力段には、ダミーの信号線を付設しておくことで、他の出力段との負荷容量を同一に保つことができる。
【００６１】
以上のように、本発明の駆動回路によれば、シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路を提供することができる。
【００６２】
本発明の表示装置は、上記課題を解決するために、画像を表示する複数の有効画素からなる画素アレイと、上記画素アレイに映像信号を供給するデータ信号線駆動回路と、画素への映像信号の書き込みを制御する走査信号線駆動回路とを有する表示装置において、データ信号線駆動回路及び／又は走査信号線駆動回路が、上記した本発明の駆動回路を備えることを特徴としている。
【００６３】
上述したように、本発明の駆動回路は、シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路である。
【００６４】
したがって、このような駆動回路をデータ信号線駆動回路及び／又は走査信号線駆動回路の内部に含んでなる本発明の表示装置は、データ信号線駆動回路及び／又は走査信号線駆動回路を簡易な構成としながら、設置態様の自由度を確保することができる。
【００６５】
また、本発明の表示装置においては、上記画素アレイには、有効画素列の外側にダミー画素列が形成されていることが好ましく、ダミー画素を設けることで、画素アレイの両端部とそれ以外の部位との容量の関係を同じにできるので、画質を良好にできる。また、ダミー画素列は表示に寄与しないようにマスクされていることが望ましい。
【００６６】
また、本発明の表示装置は、さらに、上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも何れか一方が、上記画素アレイと同一基板上に形成されていることを特徴としている。
【００６７】
上記の構成によれば、上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも何れか一方を、画素アレイと同一の基板上に形成することにより実装に伴うコストを低減することができると共に、信頼性の向上を図ることができる。
【００６８】
また、本発明の表示装置は、さらに、上記画素を構成する能動素子と、画素アレイと同一基板上に形成されている上記データ信号線駆動回路及び／又は上記走査信号線駆動回路における能動素子とが、多結晶シリコン薄膜トランジスタであることを特徴としている。
【００６９】
上記の構成によれば、画素を構成する能動素子と、画素アレイと同一基板上に形成されている上記データ信号線駆動回路及び／又は上記走査信号線駆動回路における能動素子とを、多結晶シリコン薄膜トランジスで形成することにより、各駆動回路と画素を同一基板上に同一プロセスにて形成することが可能となるため、製造コストをさらに低減することができる。
【００７０】
【発明の実施の形態】
本発明に係る実施の形態について、図１〜図６、及び図１１〜図１３を用いて以下に説明する。
【００７１】
図１は、本発明の駆動回路の構成が適用された、本実施の形態のマトリクス型画像表示装置のソースドライバ１４の模式図である。このソースドライバ１４は、例えば図７で基本構成を説明した、液晶表示装置のソースドライバ３４に適応できる。
【００７２】
ソースドライバ１４は、シフト方向を左右に切り換え可能なシフトレジスタ回路１と、該シフトレジスタ回路１の各出力段（図中、ＳＲ）の出力信号によりＯＮ／ＯＦＦが制御される複数のサンプリング用アナログスイッチ（アナログスイッチ回路、図中、ＡＳＷ）３…とを備え、かつ、本発明に係る特徴的な構成として、シフトレジスタ回路１の各出力段と複数のサンプリング用アナログスイッチ３…との間に、シフトレジスタ回路１の各出力段の出力信号Ｓ（１）〜Ｓ（Ｎ）を分岐し、その供給先となるサンプリング用アナログスイッチ３を、隣り合うサンプリング用アナログスイッチ３・３間で切り換える切り換え回路である複数のスイッチ回路（図中、ＳＷ）２…を備えている。これら複数のスイッチ回路２…にて、本発明における信号線切り換え回路部、切り換え回路群が構成される。
【００７３】
上記シフトレジスタ回路１としては、従来技術で述べた図８で用いるシフトレジスタ回路５１、つまり、４つのクロックドインバータからなる単位回路が縦続接続され、各単位回路に、クロックＨＣＫと反転クロック信号ＨＣＫＢが供給されると共に、シフト方向制御信号と反転シフト方向制御信号（図示せず）とが供給される構成と同様のものを使用できる。なお、シフトレジスタ回路１の構成としては、これに限定されるものではなない。また、図８で用いるシフトレジスタ回路５１と同様のものを用いるにあたっては、シフトレジスタ回路１に、各出力段の出力信号のパルス幅を制限するため、外部信号（例えばクロック信号ＨＣＫまたは反転クロック信号ＨＣＫＢでも良い）とのアンドをとる構成を含めてもよい。
【００７４】
上記シフトレジスタ回路１の出力段の総数Ｎは、図１の下部に示す画素アレイを備えた表示部１１における、駆動すべき有効な信号線であるソースラインＳＬの本数ｎ（ｎ：正の偶数）に対して、Ｎ＝ｎ＋ｍ（ｍ：正の奇数）の奇数となっている。本実施の形態では、ｍ＝１としている。
【００７５】
このように、シフトレジスタ回路１における出力段数を奇数としているので、シフトレジスタ回路１の左端の出力段と右端の出力段には共にクロック信号ＨＣＫが供給される。
【００７６】
つまり、右シフト時では、スタートパルスＨＳＰは、シフトレジスタ回路１の左端の出力段に供給され、このスタートパルスＨＳＰとクロック信号ＨＣＫとにより、右シフトの動作が開始される。一方、左シフト時では、シフトレジスタ回路１における右端の出力段にスタートパルスＨＳＰが供給され、このスタートパルスＨＳＰとクロック信号ＨＣＫとにより、左シフト動作が開始される。
【００７７】
このように、左シフト、右シフトどちらの場合も、スタートパルスＨＳＰとクロック信号ＨＣＫによりシフト動作が開始されるので、シフト方向の切り換えにおいて、クロック信号ＨＣＫ、反転クロック信号ＨＣＫＢの信号の極性を切り換える必要がなく、クロック周波数の高速化を行う上で問題となることはない。
【００７８】
そして、詳細には後述するが、シフトレジスタ回路１において、Ｎ段の出力段のうち、その両端に位置する（ｍ＋１）／２段分、つまり、ここでは、両端それぞれ１段分の出力段の用途は、シフト方向に応じてダミー使用或いは実使用に択一的に切り換えられる。
【００７９】
一方、スイッチ回路２…は、上述したように、シフトレジスタ回路１の各出力段の出力信号Ｓ（１）〜Ｓ（Ｎ）を分岐し、その供給先となるサンプリング用アナログスイッチ３を、隣り合うサンプリング用アナログスイッチ３・３間で切り換え可能にするものである。
【００８０】
上記スイッチ回路２…の総数としては、シフトレジスタ回路の出力段数Ｎより１つ多いＮ＋１個であり、言い換えれば、有効な信号線数ｎより２個多い。１つのスイッチ回路２に１つのサンプリング用アナログスイッチ３が対応する。つまり、サンプリング用アナログスイッチ３…の総数も、Ｎ＋１個である。
【００８１】
シフトレジスタ回路１における各出力段からの出力信号Ｓ（１）〜Ｓ（Ｎ）はそれぞれ途中分岐され、隣り合う２つのスイッチ回路２・２に供給される。ここでは、各出力信号Ｓ（１）〜Ｓ（Ｎ）は、隣り合う２つのスイッチ回路２・２に対し、右側にあるスイッチ回路２にはＡラインを介して供給され、左側にあるスイッチ回路２にはＢラインを介して供給される。
【００８２】
また、これら複数のスイッチ回路２…のうち、左端に位置するスイッチ回路２ａには、Ａラインよりダミー信号ＤＳＩＧが入力され、右端に位置するスイッチ回路２ｂには、Ｂラインよりダミー信号ＤＳＩＧが入力されている。
【００８３】
そして、これら複数のスイッチ回路２…には、シフト方向を制御するシフト方向切り換え信号ＬＲが供給されており、各スイッチ回路２は、このシフト方向切り換え信号ＬＲに基づいて、Ａライン或いはＢラインの何れかを選択する。上記シフト方向切り換え信号ＬＲは、右シフト時にハイレベルとなり、左シフト時にローレベルとなる。
【００８４】
ここで、図２を用いて、このスイッチ回路２の構成を説明する。スイッチ回路２は、２つのアナログスイッチ７ａ・７ｂより構成されている。このうち、アナログスイッチ７ａの一方の端子は上記Ａラインに接続され、アナログスイッチ７ｂの一方の端子は上記Ｂラインに接続されている。また、これらアナログスイッチ７ａ・７ｂにおけるもう一方の端子（ＯＵＴ）は何れも、対応するサンプリング用アナログスイッチ３の制御端子に接続されている。
【００８５】
そして、これら各アナログスイッチ７ａ・７ｂのうち、アナログスイッチ７ａには、制御信号としてシフト方向切り換え信号ＬＲがそのまま入力され、アナログスイッチ７ｂには、制御信号として、インバータ６を介して反転シフト方向切り換え信号ＬＲＢが入力されるようになっている。そのため、アナログスイッチ７ａは、シフト方向切り換え信号ＬＲがハイレベルのときにＯＮし、アナログスイッチ７ｂは、シフト方向切り換え信号ＬＲがローレベル時にＯＮする。
【００８６】
つまり、スイッチ回路２では、右シフトであって、シフト方向切り換え信号ＬＲがハイレベルのときにアナログスイッチ７ａがＯＮしてＡラインが選択され、左シフトであって、シフト方向切り換え信号ＬＲがローレベルときには、アナログスイッチ７ｂがＯＮしてＢラインが選択される。
【００８７】
各スイッチ回路２にて選択されたＡライン又はＢラインの信号は、図１に示すように、出力信号ＯＵＴ（１）〜ＯＵＴ（Ｎ＋１）として各サンプリング用アナログスイッチ３に供給され、各サンプリング用アナログスイッチ３のＯＮ／ＯＦＦを制御する。
【００８８】
各サンプリング用アナログスイッチ３の一方の端子には、ビデオデータライン８が共通に接続されて外部よりビデオデータＶＳＩＧが供給される一方、他方の端子には各々有効なソースラインＳＬが接続されている。各サンプリング用アナログスイッチ３は、上記シフトレジスタ回路１の各出力段からの出力信号Ｓ（１）〜Ｓ（Ｎ）が、上記した各スイッチ回路２を介して供給されることでＯＮして、ビデオデータＶＳＩＧを表示部１１の各有効画素列１２に送出する。
【００８９】
また、これら複数のサンプリング用アナログスイッチ３…のうち、左端及び右端に位置する各サンプリング用アナログスイッチ３ａ・３ｂにはそれぞれ、ダミー画素列１３ａ・１３ｂのソースラインである、ダミーソースライン（ダミー信号線）ＤＳＬが接続されている。
【００９０】
表示部１１には、上記した表示に寄与する有効画素列１２…と、ダミー画素列１３ａ・１３ｂとで、画素アレイが構成されている。なお、画素アレイを特定するにあたり、ゲートラインＧＬに沿う方向を行とし、ソースラインＳＬに沿う方向を列とする。
【００９１】
表示部１１における画素アレイには、図７で示したように、図示しないゲートドライバより複数のゲートラインＧＬにゲート信号が与えられて各画素行が順に選択されるようになっている。
【００９２】
ダミー画素列１３ａ・１３ｂは、有効画素列１２からなる表示部１１において、中央部と端部とで、画素の状態や容量成分の違いにより表示に現れる影響をなくするためのものである。ダミー画素列１３ａ・１３ｂを設けることで、表示部１１の端部における容量成分や画素の状態を中央部と同等とでき、表示部１１内で表示を均一にすることができる。また、ここでは、上記ダミー画素列１３ａ・１３ｂ部分はマスクされるようになっており、ダミー画素列１３ａ・１３ｂが表示に寄与することはない。
【００９３】
各サンプリング用アナログスイッチ３…に共通に配線されているビデオデータライン８には、選択された行に関して、各画素へ供給すべき画素信号電圧が、外付け集積回路で作成された信号であるビデオデータＶＳＩＧとして供給される。ビデオデータＶＳＩＧは、シフトレジスタ回路１にて順にＯＮされたサンプリング用アナログスイッチ３…により、各水平走査期間中の各列に割り当てられたタイミングでサンプル・ホールドされ、行列的に指定された各表示点に対応する画素信号電圧として各画素に与えられる。
【００９４】
このようなソースライン４における、右シフト時のシフトレジスタ回路１の動作タイミングを図３に示す。シフトレジスタ回路１には、クロック信号ＨＣＫとその反転信号ＨＣＫＢが入力されており、左端の出力段にスタートパルスＨＳＰが入力されるとシフト動作が開始される。
【００９５】
スタートパルスＨＳＰに合致したＨＣＫがハイレベルとなった１／２クロック期間に、シフトレジスタ回路１における１段目、つまり、左端の出力段からハイレベルが出力される（Ｓ（１））。続いて、Ｓ（１）から１／２クロック期間遅れて２段目の出力段からハイレベルが出力される（Ｓ（２））。以下、Ｓ（３）、Ｓ（４）…と続いていく。
【００９６】
同様に、図４に、左シフト時のシフトレジスタ回路１の動作タイミングを示す。右端の出力段にスタートパルスＨＳＰが入力されるとシフト動作が開始される。スタートパルスＨＳＰに合致したクロックＨＣＫがハイレベルとなった１／２クロック期間に、シフトレジスタの１段目、つまり右端の出力段からハイレベルが出力される（Ｓ（Ｎ））。以下、右シフト時と同様にＳ（Ｎ−１）、Ｓ（Ｎ−２）…と続いていく。
【００９７】
一方、スイッチ回路２…では、シフト方向切り換え信号ＬＲをハイレベル、すなわち右シフトの場合は、Ａラインを選択するため、左端列のスイッチ回路２ａは、入力されているダミー信号ＤＳＩＧと出力信号Ｓ（１）のうち、Ａラインのダミー信号ＤＳＩＧが、左端のサンプリング用アナログスイッチ３ａに供給される。左端のサンプリング用アナログスイッチ３ａには、ダミー信号線ＤＳＬを介してダミー画素列１３ａが接続されているので、実際の表示には寄与しない。
【００９８】
そして、続く左側２列目のサンプリング用アナログスイッチ３には、左端の出力段の信号Ｓ（１）が供給され、ビデオデータＶＳＩＧのサンプリングを行い、左側２列目の画素列、つまり有効画素列１２…のうちの左端の画素列１２に、ビデオデータＶＳＩＧが供給される。以降同様に、Ａライン側の信号が選択され、各有効画素列１２に順にビデオデータＶＳＩＧを供給する。
【００９９】
そして、最終列である右端列のスイッチ回路２ｂでは、Ａライン側の信号、すなわち出力信号Ｓ（Ｎ）を選択し、サンプリング用アナログスイッチ３ｂに供給される。これにおいても、左端のサンプリング用アナログスイッチ３ｂには、ダミー信号線ＤＳＬを介してダミー画素列１３ｂが接続されているので、実際の表示には寄与しない。
【０１００】
また、シフト方向切り換え信号ＬＲをローレベル、すなわち左シフトの場合は、スイッチ回路２…では、Ｂラインを選択するため、右端列のスイッチ回路２ｂは、入力されているダミー信号ＤＳＩＧと出力信号Ｓ（Ｎ）のうち、Ｂラインのダミー信号ＤＳＩＧが、右端のサンプリング用アナログスイッチ３ｂに供給される。右端のサンプリング用アナログスイッチ３ｂには、ダミー信号線ＤＳＬを介してダミー画素列１３ｂが接続されているので、実際の表示には寄与しない。
【０１０１】
そして、続く右側２列目のサンプリング用アナログスイッチ３には、右端の出力段の信号Ｓ（Ｎ）が供給され、ビデオデータＶＳＩＧのサンプリングを行い、右側２列目の画素列、つまり有効画素列１２…のうちの右端の画素列１２に、ビデオデータＶＳＩＧが供給される。以降同様に、Ｂライン側の信号が選択され、各有効画素列１２に順にビデオデータＶＳＩＧを供給する。
【０１０２】
そして、最終列である左端列のスイッチ回路２ａでは、Ｂライン側の信号、すなわち出力信号Ｓ（１）を選択し、サンプリング用アナログスイッチ３ａに供給される。これにおいても、左端のサンプリング用アナログスイッチ３ａには、ダミー信号線ＤＳＬを介してダミー画素列１３ａが接続されているので、実際の表示には寄与しない。
【０１０３】
なお、ここで、ダミー信号ＤＳＩＧを作らず、両端に位置する２つのスイッチ回路２ａ・２ｂに、シフトレジスタ回路１の両端の各出力段からの信号以外には何も入力されない構成とすることも考えられるが、何も入力されていない方が選択された場合にフローティング状態となり、誤動作の原因となる。このようにダミー信号を入力することで、このような誤動作の発生を回避することができる。
【０１０４】
そして、ダミー信号ＤＳＩＧとしては、ローレベルとする方が好ましい。これは、ダミー信号ＤＳＩＧがハイレベルの場合、サンプリング用アナログスイッチ３ａ或いはサンプリング用アナログスイッチ３ｂを常にＯＮとするため、有効画素列１２に共有されるビデオデータＶＳＩＧが、これらサンプリング用アナログスイッチ３ａ或いはサンプリング用アナログスイッチ３ｂに供給され続けることとなり、有効画素列１２に悪影響を及ぼす可能性がある。
【０１０５】
以上のように、上記ソースドライバ１４では、双方向性のシフトレジスタ回路１と、該シフトレジスタ回路１の各出力段（ＳＲ）の出力信号によりＯＮ／ＯＦＦが制御されるサンプリング用アナログスイッチ３…との間に、シフトレジスタ回路１の各出力段から出力される信号Ｓ（１）〜Ｓ（Ｎ）を分岐して隣り合う２つのサンプリング用アナログスイッチ３・３の何れか一方に、シフト方向切り換え信号ＬＲに基づいて供給するスイッチ回路２…を備えさせることで、サンプリング用アナログスイッチ３とシフトレジスタ回路１の各出力段との対応を、シフト方向に見合う適切なものに切り換えることができる。
【０１０６】
これにより、シフトレジスタ回路１への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき有効なソースラインＳＬの本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性ソースドライバとなる。
【０１０７】
なお、ここでは、データ信号線駆動回路であるソースドライバ１４を例示したが、本発明の駆動回路は、これに限定されるものではなく、例えば、図７のゲートドライバ３５、つまり走査信号線駆動回路に適用することもできる。
【０１０８】
また、図１のソースドライバ１４では、上記シフトレジスタ回路１の出力段の総数Ｎを奇数とするにあたり、Ｎ＝ｎ＋ｍ（ｍ：正の奇数）においてｍ＝１を例示したが、本発明は何らこれに限定されるものではなく、ｍは正の奇数であればよく、ダミー画素列１３の必要数にあわせるなど、必要に応じて適宜決定すればよい。
【０１０９】
図１１に、本発明のその他の実施の形態として、ｍ＝３とした、データ信号線駆動回路であるソースドライバ１４Ａの構成を示す。なお、説明の便宜上、図１のソースドライバ１４と同じ機能を有する部材には同じ符号を付し、その説明は省略する。
【０１１０】
この構成では、シフトレジスタ回路１Ａに、余分に３つの出力段が設けられている。このうちの１段はシフト方向による１列分の画素ずれ解決するために必ず必要であるが、２段は、ダミー画素列１３に対応して設けられたものである。本構成では、有効画素列１２…の両側に２列ずつダミー画素列１３が設けられている。有効画素列１２からなる表示部１１の中央部と端部では、画素の状態や容量成分の違いにより表示に影響が出るが、このようにダミー画素列１３を必要数設けておくことで、端部における容量成分や画素の状態を中央部と同等とでき、表示を均一にすることができる。なお、この場合も、ダミー画素列１３は、上述したようにマスクされるので、表示に寄与することはなく、何列設けられていてもよい。
【０１１１】
また、図１のソースドライバ１４では、ダミー画素列１３ａ・１３ｂ、及びこれに対応するサンプリング用アナログスイッチ３ａ・３ｂ、スイッチ回路２ａ・２ｂを設けたが、図１２に示すように、ダミー画素列１３ａ・１３ｂを始め、これに対応するサンプリング用アナログスイッチ３ａ・３ｂ、スイッチ回路２ａ・２ｂを全て取り除くことも可能であり、これが、最もシンプルな構成となる。
【０１１２】
該構成では、シフトレジスタ回路１Ｂにおける出力段数Ｎは、有効画素列１２…のｎに加えて奇数となるための１段を余分に有するｎ＋１であり、スイッチ回路及びサンプリング用アナログスイッチ３は、何れもｎ個備えられている。
【０１１３】
ただし、上述したように、有効画素列１２…からなる表示部１１の中央部と端部では、画素の状態や容量成分の違いにより表示に影響が出るため、図１３に示す構成のように、ダミー画素列１３に対応するスイッチ回路２やサンプリング用アナログスイッチ３は設けなくとも、表示部１１にダミー画素列１３だけは必要列設けることが望ましい。
【０１１４】
また、図１２、図１３に示す構成では、シフトレジスタ回路１Ｂの両端の出力段の出力信号のみ分岐されないため、シフトレジスタ回路１Ｂの両端の出力段と他の出力段とで信号負荷が異なってきてしまう。信号負荷が異なると、信号の遅延時間の違いを招来し、アナログスイッチ３におけるビデオデータＶＳＩＧをサンプリングして出力する時間（充電時間）が変化し、表示に影響を与える恐れがある。したがって、やはり、図１に示した構成のように、有効画素列１２に接続される信号線数（ｎ）より余分にスイッチ回路２ａ・２ｂを設けておき、シフトレジスタ回路１の両端の出力段の信号も分岐される構成とすることが好ましい。余分に設けるスイッチ回路数は、余分に設けるシフトレジスタ回路の出力段数に応じて設ければよい。
【０１１５】
続いて、図５を用いて、このようなソースドライバ１４を表示部１１と同じ基板上に、表示部１１における画素駆動用のＴＦＴ３０（図７参照）と同一工程で作成可能な、多結晶シリコンＴＦＴの構造例を説明する。
【０１１６】
なお、図５に示すＴＦＴは、絶縁性基板２１上の多結晶シリコン薄膜２３を活性層とする順スタガー（トップゲート）構造のものである。絶縁性基板２１上にシリコン酸化膜２９を介して、多結晶シリコン薄膜２３が形成されている。該多結晶シリコン薄膜２３は、ソース領域２３ｓとドレイン領域２３ｄとチャネル領域２３ｃとに分割されている。該多結晶シリコン薄膜２３上には、ゲート絶縁膜２４を介して、チャネル領域２３ｃに対応する位置に、ゲート電極２５が形成されている。そして、該ゲート電極２５上には、層間絶縁膜２６を介してメタル配線２８が形成されている。該メタル配線２８は、コンタクトホール２７を通してソース領域２３ｓとドレイン領域２３ｄとに電気的に接続されている。
【０１１７】
なお、ＴＦＴ構造自体は、上記した順スタガー構造に限るものではなく、逆スタガー構造等の他の構造であってよい。
【０１１８】
このような多結晶シリコンＴＦＴを用いることによって、実用的な駆動能力を有するゲートドライバ（走査信号線駆動回路）、ソースドライバ（データ信号線駆動回路）を、画素アレイと同一基板上にほぼ同一の製造工程で構成することができる。
【０１１９】
図５に示した多結晶シリコンＴＦＴは、例えば、以下のようにして得ることができる。ここでは、６００℃以下で多結晶シリコンＴＦＴを形成するときの製造プロセスについて、簡単に説明する。図６（ａ）〜（ｋ）は、ＴＦＴの製造工程の例を示した図である。
【０１２０】
まず、ガラス基板等からなる絶縁性基板２１上に堆積した非晶質シリコン薄膜２２に、エキシマレーザを照射して、多結晶シリコン薄膜２３を形成する（同図（ａ）〜（ｃ）参照）。次に、この多結晶シリコン薄膜２３を所望の形状にパターニングし（同図（ｄ）参照）、二酸化シリコン等からなるゲート絶縁膜２４を形成する（同図（ｅ）参照）。さらに、アルミニウム等でゲート電極２５を形成した後（同図（ｆ）参照）、適宜レジスト２６で覆って、多結晶シリコン薄膜２３におけるＴＦＴのソース領域２３ｃ・ドレイン領域２３ｄに、不純物（ｎ型領域２３ａには燐、ｐ型領域２３ｂには硼素）を注入する（同図（ｇ）（ｈ）参照）。
【０１２１】
その後、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜２６を堆積し同図（ｉ）参照）し、コンタクトホール２７を開口した後（同図（ｊ）参照）、アルミニウム等のメタル配線２８を形成する。
【０１２２】
なお、画像表示装置が液晶表示装置である場合においては、この後に、さらに、別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）や反射電極（反射型液晶表示装置の場合）を形成することになる。
【０１２３】
このような製造工程においては、プロセスの最高温度はゲート絶縁膜２４形成時の６００℃であるので、絶縁性基板２１として、米国コーニング社の１７３７ガラス等の高耐熱性ガラスが使用できる。多結晶シリコンＴＦＴを、６００℃で形成することにより、安価で大面積のガラス基板を用いることができるようになるので、画像表示装置の低価格化と大面積化が実現される。
【０１２４】
以上、本発明の実施の形態を示したが、本発明はこれらに限定されることなく、用いる信号の数、種類および極性等を含め、本発明の範疇において、他の構成についても同様に当てはまるものである。
【０１２５】
【発明の効果】
本発明の駆動回路は、以上のように、スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路を備え、上記シフトレジスタ回路の各出力段より出力される信号を用いて複数の信号線を駆動する駆動回路において、上記シフトレジスタ回路の各出力段の駆動対象となる信号線が、上記シフトレジスタ回路の各出力段の段間に対応して設けられた各信号線のうちの前段側或いは後段側に位置する何れか一方側の信号線となるように、上記シフトレジスタ回路の出力先を切り換える信号線切り換え回路部を備えていることを特徴としている。
【０１２６】
これによれば、信号線切り換え回路部が、上記シフトレジスタ回路の出力先を切り換えることで、シフトレジスタ回路の各出力段の駆動対象となる信号線が、上記シフトレジスタ回路の各出力段の段間に対応して設けられた各信号線のうちの前段側或いは後段側に位置する何れか一方側の信号線となる。
【０１２７】
したがって、例えば、シフトレジスタ回路の出力段を、外部入力信号の変更を必要とせず、クロック周波数の高速化が可能な奇数段とし、奇数の出力にて、偶数本の信号線を駆動しようとした場合、信号線と出力段との関係が固定されていると、右シフトと左シフトとにおいて、必ず１画素列のずれが画像に生じてしまうが、該信号線切り換え回路部にて、右シフトと左シフトとで、信号線と出力段との対応を切り換えて１画素列シフトさせることで、シフト方向の違いによる画素ずれを無くすことができる。
【０１２８】
また、本発明の駆動回路では、さらに、上記信号線切り換え回路部は、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して信号線の切り換えを行うことを特徴とすることもできる。
【０１２９】
上述したように、画像のずれは、右シフトと左シフトの切り換えにて起こるので、シフトレジスタ回路のシフト方向の切り換えタイミングと同期して駆動信号線の切り換えを行うことで、画素ずれが一切視認されることがなく、シフト方向切り換え制御の信号をそのまま利用することができる。
【０１３０】
上記信号線切り換え回路部としては、例えば、上記シフトレジスタ回路の各出力段の段間に対応して設けられた切り換え回路よりなり、各切り換え回路には、隣り合う出力段の各出力とシフト方向を示す制御信号とが入力されており、前段側或いは後段側の何れか制御信号に応じた側の出力を、各切り換え回路の対応する出力先へ出力する構成とすることができる。
【０１３１】
また、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋１、上記切り換え回路部における切り換え回路数はｎであり、上記信号線切り換え回路部の切り換えにより、上記シフトレジスタ回路における両端の各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることができる。
【０１３２】
これによれば、信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、シフトレジスタ回路の出力段数は最小のｎ＋１で、信号線切り換え回路部における切り換え回路数もｎである。そして、シフトレジスタ回路における両端各１段の出力が、シフト方向によって、有効画素列に接続される信号線を択一的、つまり、何れか一方の端の出力が有効画素列を駆動し、他方は使用されなくなる。
【０１３３】
これにより、シフト方向における画像ずれを生じさせない本発明の駆動回路において、シフトレジスタ回路の出力段数と、信号線切り換え回路部における切り換え回路数とが、必要最小数となり、レイアウト面積を縮小することができる。
【０１３４】
また、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、切り換え回路部における切り換え回路数はｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることもできる。
【０１３５】
これによれば、信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、シフトレジスタ回路の出力段数は最小のｎ＋ｍ（ｍ：正の奇数）で、信号線切り換え回路部における切り換え回路数はｎ＋ｍ＋１である。そして、シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動する。
【０１３６】
これにより、シフトレジスタ回路の各出力段の信号は全て分岐されるので信号の負荷が揃い、信号負荷の違いによる遅延時間の違い等から表示が影響を受けるなどの不具合を招来する恐れがなくなる。
【０１３７】
また、本発明の駆動回路においては、上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、切り換え回路部における切り換え回路数は、有効画素列群の外側に設けられたダミー画素列に接続される信号線分を含めてｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とすることもできる。
【０１３８】
これによれば、シフトレジスタ回路の各出力段の信号の負荷を揃えるために余分に設けたシフトレジスタ回路の出力段と信号線切り換え回路部の切り換え回路とが、ダミー画素列に接続されるので、ダミー画素列を必要に応じて駆動させることができるといった利点がある。
【０１３９】
また、ここで、ｎ＋ｍ＋１個の切り換え回路からなる信号線切り換え回路のうち、両端に位置する２つの切り換え回路には、上記シフトレジスタ回路における両端の対応する出力段からの出力と共にダミー信号が入力されるようになっている構成とすることが望ましい。
【０１４０】
両端に位置する２つの切り換え回路には、シフトレジスタ回路の両端の出力段からの信号以外に何も入力されないと、何も入力されていない方が選択された場合に、フローティング状態となり、誤動作の原因となる恐れがあるが、このように、ダミー信号を入力することで、このような誤動作の発生を回避することができる。
【０１４１】
また、本発明の駆動回路においては、上記信号線切り換え回路部における各切り換え回路の出力先は、該切り換え回路からの出力信号に応じて別の信号をサンプリングするアナログスイッチ回路であり、上記ダミー信号は、アナログスイッチ回路をオンさせないオフレベルの信号であることを特徴とすることができる。
【０１４２】
本発明の駆動回路を、データ信号線駆動回路に適用した場合、信号線切り換え回路部の切り換え回路からの出力先は、映像信号をサンプリングするアナログスイッチ回路となる。そして、該アナログスイッチ回路にて切り換え回路からの信号に応じて、別途入力される映像信号をサンプリングし、信号線へと出力することとなる。このような場合、ダミー画素列に対応したアナログスイッチ回路が常にオンしていると、有効画素列に対応した各アナログスイッチ回路における映像信号のサンプリングが影響を受けてしまい、サンプリングした電圧が本来の値から変化する恐れがある。そこで、このように、ダミー画素列に対応したアナログスイッチ回路の動作を制御するダミー信号をオフレベルの信号としておくことで、このような不具合をなくすることができる。
【０１４３】
本発明の駆動回路は、以上のように、スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路と、上記シフトレジスタ回路の各出力段の出力が供給されて駆動される複数の信号線とを有する駆動回路において、上記シフトレジスタ回路の各出力段の駆動対象となる信号線を切り換えるための切り換え回路群を具備したことを特徴としている。
【０１４４】
また、本発明の駆動回路は、さらに、上記切り換え回路群が、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して上記シフトレジスタの駆動対象となる信号線を切り換えることを特徴としている。
【０１４５】
また、本発明の駆動回路は、さらに、上記信号線数をｎ（ｎ：正の偶数）、上記シフトレジスタ回路の出力段数をＮ＝ｎ＋ｍ（ｍ：正の奇数）としたとき、上記シフトレジスタ回路の両端の（ｍ＋１）／２段分の出力はダミーの信号線に供給可能に構成されており、該（ｍ＋１）／２段の出力のうちのそれぞれ内側に位置する１出力段の駆動対象が、シフト方向に応じてダミーの信号線と有効な信号線とに切り換えられることを特徴としている。
【０１４６】
上記の構成では、切り換え回路群によってシフトレジスタ回路の各出力段からの出力が供給され駆動される信号線を切り換えることができる。したがって、例えば、該駆動回路の構成を、上述したソースドライバ（データ信号線駆動回路）に適応し、切り換え回路群にて、シフトレジスタ回路の各出力段の出力の供給先となるサンプリング用アナログスイッチを切り換えることで、サンプリング用アナログスイッチとシフトレジスタ回路の各出力段との対応を、適切に選択することができるようになる。
【０１４７】
例えば、シフトレジスタ回路の出力段数Ｎを、外部入力信号の変更を必要とせず、クロック周波数の高速化が可能な奇数とし、奇数の出力で、偶数本の信号線（ソースドライバの場合はソースライン）を駆動したい場合に、各出力段の出力と信号線との対応が固定されていると、出力段数を奇数とするために余分に設けたｍ段分のダミーの出力段の出力で駆動されるダミー信号線の位置が、有効な実使用の信号線群の右端或いは左端に固定されてしまう。ダミー信号線は、奇数本となるので、実使用の有効な信号線群の両端に均等に配することはできず、不均等な配置でダミー信号線の位置が固定されると、シフト方向を切り換えた場合に、１画素列のずれとなって現れる。
【０１４８】
しかしながら、上記構成を採用して、シフトレジスタ回路の各出力段における駆動対象となる信号線を切り換え可能とすることで、ダミー信号線を有効な信号線群の両端に均等に設けておき、シフト方向の切り換えに応じて、使用するダミーの信号線を適宜切り換えることで、シフト方向を切り換えた場合におけるダミー信号線の配置位置の問題を無くすることができる。
【０１４９】
つまり、有効な信号線の本数をｎ（ｎ：正の偶数）、シフトレジスタ回路の出力段数をＮ＝ｎ＋ｍ（ｍ：正の奇数）としたとき、上記シフトレジスタ回路の両端の（ｍ＋１）／２段分の出力はダミーの信号線に供給可能な構成としておき、該（ｍ＋１）／２段の出力のうちのそれぞれ内側に位置する１出力段の駆動対象を、シフト方向に応じてダミーの信号線と有効な信号線とに切り換えればよい。
【０１５０】
また、このように、追加したｍ段分の出力段には、ダミーの信号線を付設しておくことで、他の出力段との負荷容量を同一に保つことができる。
【０１５１】
それゆえ、本発明によれば、シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路を提供することができるという効果を奏する。
【０１５２】
また、本発明の表示装置は、画像を表示する複数の画素からなる画素アレイと、上記画素アレイに映像信号を供給するデータ信号線駆動回路と、画素への映像信号の書き込みを制御する走査信号線駆動回路とを有する表示装置において、データ信号線駆動回路及び／又は走査信号線駆動回路が、上記した本発明の駆動回路を内部に備えることを特徴としている。
【０１５３】
上述したように、本発明の駆動回路は、シフトレジスタ回路への外部入力信号の変更を必要とすることなくシフト方向を切り換えることができ、かつ、駆動すべき信号線の本数が偶数本であっても簡易な構成でシフト方向を切り換え得る、汎用性の高い駆動回路である。
【０１５４】
したがって、このような駆動回路をデータ信号線駆動回路及び／又は走査信号線駆動回路の内部に含んでなる本発明の表示装置は、データ信号線駆動回路及び／又は走査信号線駆動回路を簡易な構成としながら、設置態様の自由度を確保することができるという効果を奏する。
【０１５５】
また、本発明の表示装置は、さらに、上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも何れか一方が、上記画素アレイと同一基板上に形成されていることを特徴としている。
【０１５６】
上記の構成によれば、上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも何れか一方を、画素アレイと同一の基板上に形成することにより実装に伴うコストを低減することができると共に、信頼性の向上を図ることができるという効果を併せて奏する。
【０１５７】
また、本発明の表示装置は、さらに、上記画素を構成する能動素子と、画素アレイと同一基板上に形成されている上記データ信号線駆動回路及び／又は上記走査信号線駆動回路における能動素子とが、多結晶シリコン薄膜トランジスタであることを特徴としている。
【０１５８】
上記の構成によれば、画素を構成する能動素子と、画素アレイと同一基板上に形成されている上記データ信号線駆動回路及び／又は上記走査信号線駆動回路における能動素子とを、多結晶シリコン薄膜トランジスで形成することにより、各駆動回路と画素を同一基板上に同一プロセスにて形成することが可能となるため、製造コストを低減することができるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示すものであって、ソースドライバの構成図である。
【図２】上記ソースドライバに設けられた、シフトレジスタ回路の出力段の供給先を切り換えるスイッチ回路の回路図である。
【図３】上記ソースドライバにおける右シフト時のシフトレジスタ回路のタイミング図である。
【図４】上記ソースドライバにおける左シフト時のシフトレジスタ回路のタイミング図である。
【図５】上記ソースドライバを備えた画像表示装置において能動素子として採用される多結晶シリコン薄膜トランジスタの構造例を示す断面図である。
【図６】同図（ａ）〜（ｋ）は、上記多結晶シリコン薄膜トランジスタの製造の工程例を示す断面図である。
【図７】マトリクス型画像表示装置である液晶表示装置の構成図である。
【図８】従来のソースドライバの構成図である。
【図９】従来の他のソースドライバの構成図である。
【図１０】従来の他のソースドライバの構成図である。
【図１１】本発明の実施の一形態を示すものであって、ソースドライバの構成図である。
【図１２】本発明の実施の一形態を示すものであって、ソースドライバの構成図である。
【図１３】本発明の実施の一形態を示すものであって、ソースドライバの構成図である。
【符号の説明】
１・１Ａ・１Ｂ　　シフトレジスタ回路
２　　スイッチ回路（切り換え回路）
３　　サンプリング用アナログスイッチ（アナログスイッチ回路）
１１　　表示部
１２　　有効画素列
１３ａ・１３ｂ・１３　　ダミー画素列
１４・１４Ａ・１４Ｂ　　ソースドライバ（駆動回路）
ＳＬ　　ソースライン（信号線・データ信号線）
ＧＬ　　ゲートライン（信号線・ゲート信号線）
ＤＳＬ　ダミーソースライン（ダミー信号線）

Claims (17)

1. スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路を備え、上記シフトレジスタ回路の各出力段より出力される信号を用いて複数の信号線を駆動する駆動回路において、
   上記シフトレジスタ回路の各出力段の駆動対象となる信号線が、上記シフトレジスタ回路の各出力段の段間に対応して設けられた各信号線のうちの前段側或いは後段側に位置する何れか一方側の信号線となるように、上記シフトレジスタ回路の出力先を切り換える信号線切り換え回路部を備えていることを特徴とする駆動回路。
2. 上記信号線切り換え回路部は、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して信号線の切り換えを行うことを特徴とする請求項１に記載の駆動回路。
3. 上記信号線切り換え回路部は、上記シフトレジスタ回路の各出力段の段間に対応して設けられた切り換え回路よりなり、各切り換え回路には、隣り合う出力段の各出力とシフト方向を示す制御信号とが入力されており、前段側或いは後段側の何れか制御信号に応じた側の出力を、各切り換え回路の対応する出力先へ出力することを特徴とする請求項１又は２に記載の駆動回路。
4. 上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋１、上記切り換え回路部における切り換え回路数はｎであり、上記信号線切り換え回路部の切り換えにより、上記シフトレジスタ回路における両端の各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とする請求項３に記載の駆動回路。
5. 上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、信号線切り換え回路部における切り換え回路数はｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とする請求項３に記載の駆動回路。
6. 上記信号線数が有効画素列に応じたｎ（ｎ：正の偶数）として、上記シフトレジスタ回路の出力段数はｎ＋ｍ（ｍ：正の奇数）で、信号線切り換え回路部における切り換え回路数は、有効画素列群の外側に設けられたダミー画素列に接続される信号線分を含めてｎ＋ｍ＋１であり、上記シフトレジスタ回路における両端各（ｍ＋１）／２段の出力のうちの内側にある各１段の出力が、有効画素列に接続される信号線を択一的に駆動することを特徴とする請求項３に記載の駆動回路。
7. 上記ｎ＋ｍ＋１個の切り換え回路からなる信号線切り換え回路のうち、両端に位置する２つの切り換え回路には、上記シフトレジスタ回路における両端の対応する出力段からの出力と共にダミー信号が入力されるようになっていることを特徴とする請求項５又は６に記載の駆動回路。
8. 上記信号線切り換え回路部における各切り換え回路の出力先は、該切り換え回路からの出力信号に応じて別の信号をサンプリングするアナログスイッチ回路であり、上記ダミー信号は、該アナログスイッチ回路をオンさせないオフレベルの信号であることを特徴とする請求項７に記載の駆動回路。
9. スタートパルスを位相の異なる２つのクロック信号に基づいて双方向にシフトするシフトレジスタ回路と、上記シフトレジスタ回路の各出力段の出力が供給されて駆動される複数の信号線とを有する駆動回路において、
   上記シフトレジスタ回路の各出力段の駆動対象となる信号線を切り換える切り換え回路群を備えることを特徴とする駆動回路。
10. 上記切り換え回路群は、上記シフトレジスタ回路のシフト方向切り換えタイミングと同期して各出力段の駆動対象となる信号線の切り換えを行うことを特徴とする請求項９に記載の駆動回路。
11. 上記信号線数をｎ（ｎ：正の偶数）、上記シフトレジスタ回路の出力段数をＮ＝ｎ＋ｍ（ｍ：正の奇数）としたとき、上記シフトレジスタ回路の両端の（ｍ＋１）／２段分の出力はダミーの信号線に供給可能に構成されており、該（ｍ＋１）／２段の出力のうちのそれぞれ内側に位置する１出力段の駆動対象が、シフト方向に応じてダミーの信号線と有効な信号線とに切り換えられることを特徴とする請求項９又は１０に記載の駆動回路。
12. 画像を表示する複数の有効画素からなる画素アレイと、上記画素アレイに映像信号を供給するデータ信号線駆動回路と、画素への映像信号の書き込みを制御する走査信号線駆動回路とを有する表示装置において、
    データ信号線駆動回路及び／又は走査信号線駆動回路が、上記請求項１〜７、９〜１１の何れかに記載の駆動回路を備えることを特徴とする表示装置。
13. 画像を表示する複数の有効画素からなる画素アレイと、上記画素アレイに映像信号を供給するデータ信号線駆動回路と、画素への映像信号の書き込みを制御する走査信号線駆動回路とを有する表示装置において、
    データ信号線駆動回路が上記請求項８に記載の駆動回路を備え、上記アナログスイッチ回路にて映像信号をサンプリングすることを特徴とする表示装置。
14. 上記画素アレイには、有効画素列群の外側にダミー画素列が形成されていることを特徴とする請求項１２又は１３に記載の表示装置。
15. 上記画素アレイに設けられたダミー画素列は、表示に寄与しないようにマスクされていることを特徴とする請求項１４に記載の表示装置。
16. 上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも何れか一方が、上記画素アレイと同一基板上に形成されていることを特徴とする請求項１２〜１５の何れかに記載の表示装置。
17. 上記画素を構成する能動素子と、上記画素アレイと同一基板上に形成されている上記データ信号線駆動回路及び／又は上記走査信号線駆動回路における能動素子とが、多結晶シリコン薄膜トランジスタであることを特徴とする請求項１６に記載の表示装置。

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