JPH02254496A - 楽音発生装置 - Google Patents
楽音発生装置Info
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- JPH02254496A JPH02254496A JP1074978A JP7497889A JPH02254496A JP H02254496 A JPH02254496 A JP H02254496A JP 1074978 A JP1074978 A JP 1074978A JP 7497889 A JP7497889 A JP 7497889A JP H02254496 A JPH02254496 A JP H02254496A
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- Japan
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101150056585 DACT2 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 101150042015 frd.2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
- G10H1/186—Microprocessor-controlled keyboard and assigning means
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、電子楽器等に適用される楽音発生装置に関
し、詳しくは発生する楽音を特徴づける種々のパラメー
タを記憶するパラメータ記憶装置に対し、唯一つの書込
み命令で複数の記憶位置にパラメータデータを同時書込
みできる楽音発生装置に関する。
し、詳しくは発生する楽音を特徴づける種々のパラメー
タを記憶するパラメータ記憶装置に対し、唯一つの書込
み命令で複数の記憶位置にパラメータデータを同時書込
みできる楽音発生装置に関する。
［従来技術］
従来、電子楽器においてはパラメータを記憶する複数の
レジスタ（パラメータ記憶手段）に対し種々の値を書込
み、これらのパラメータに従って楽音を発生していた。
レジスタ（パラメータ記憶手段）に対し種々の値を書込
み、これらのパラメータに従って楽音を発生していた。
例えば、電子楽器のＦＭ音源等では、楽音形成手段の内
部のキャリアオペレータやモジュレータオペレータにｆ
ナンバを与えるため所定のレジスタにパラメータ値を書
込むことが必要であった。
部のキャリアオペレータやモジュレータオペレータにｆ
ナンバを与えるため所定のレジスタにパラメータ値を書
込むことが必要であった。
［発明が解決しようとする課題］
ところで、かかる従来例では、パラメータ記憶手段の所
定の記憶位置−ケ所にパラメータ値を書込む場合には、
それぞれ個々に書込み命令を実行する必要があった。
定の記憶位置−ケ所にパラメータ値を書込む場合には、
それぞれ個々に書込み命令を実行する必要があった。
方、パラメータ記憶手段にパラメータ値を書込む場合は
、別々のパラメータ値を書込む場合もあるが、同じパラ
メータ値を複数の記憶位置に書込む場合も少なくない。
、別々のパラメータ値を書込む場合もあるが、同じパラ
メータ値を複数の記憶位置に書込む場合も少なくない。
例えば、上述したようなキャリアオペレータとモジュレ
ータオペレータとにｆナンバを与えるためのパラメータ
書込みでは、これらのオペレータを同−ｆナンバで動作
させることが多いために、同じｆナンバの値を両方のオ
ペレータに対応する２つの記憶位置（所定レジスタの別
チャンネル位置）に書込む場合が大部分である。このよ
うな場合、従来例によれば、同パラメータ値を書込む場
合でも２回の書込み命令をそれぞれ実行して同一データ
を書込まなければならず、ソフトウェアが複雑、でその
分実行時間もかかるという問題点があった。
ータオペレータとにｆナンバを与えるためのパラメータ
書込みでは、これらのオペレータを同−ｆナンバで動作
させることが多いために、同じｆナンバの値を両方のオ
ペレータに対応する２つの記憶位置（所定レジスタの別
チャンネル位置）に書込む場合が大部分である。このよ
うな場合、従来例によれば、同パラメータ値を書込む場
合でも２回の書込み命令をそれぞれ実行して同一データ
を書込まなければならず、ソフトウェアが複雑、でその
分実行時間もかかるという問題点があった。
この発明は、上述の従来形における問題点に鑑み、電子
楽器等に用いる楽音発生装置において、パラメータ値書
込みのためのソフトウェアを簡略化し書込み実行時間を
短縮することを目的とする。
楽器等に用いる楽音発生装置において、パラメータ値書
込みのためのソフトウェアを簡略化し書込み実行時間を
短縮することを目的とする。
［課題を解決するための手段および作用コこの目的を達
成するため、この発明はパラメータ記憶手段の複数の記
憶位置に対しパラメータデータの同時書込みを行なうか
否かの状態データを記憶保持しておき、同時書込みを行
なうことが指示されていた場合は、該状態データに対応
するパラメータ記憶手段の複数のパラメータ記憶位置の
すべてに入力パラメータデータを書込むこととしている
。
成するため、この発明はパラメータ記憶手段の複数の記
憶位置に対しパラメータデータの同時書込みを行なうか
否かの状態データを記憶保持しておき、同時書込みを行
なうことが指示されていた場合は、該状態データに対応
するパラメータ記憶手段の複数のパラメータ記憶位置の
すべてに入力パラメータデータを書込むこととしている
。
これにより、同時書込みが指示されていたときは唯一つ
の書込み命令を実行するのみで、同一パラメータデータ
が所定の複数のパラメータ記憶位置に書込まれることと
なる。
の書込み命令を実行するのみで、同一パラメータデータ
が所定の複数のパラメータ記憶位置に書込まれることと
なる。
［実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図は、この発明の一実施例に係る楽音発生装置を適
用した電子鍵盤楽器の概略構成を示すブロック図である
。同図において、鍵盤２の押鍵により発生した押鍵デー
タはマイコン３に入力し、所定の処理の後、データバス
５を介して楽音発生装置１のインターフェース１１に入
力する。４はマイコン３からの制御信号を送出するため
の制御線である。楽音発生装置１は、インターフニー３
１１、制御部１２、制御部１２内部に備えられたチャン
ネルカウンタ（以下、ｒＣＨカウンタ」という）１３、
レジスタ部１４、および楽音形成部１５を具備している
。１６はデータバスおよび制御線、１７はデータバス、
１８は制御線である。
用した電子鍵盤楽器の概略構成を示すブロック図である
。同図において、鍵盤２の押鍵により発生した押鍵デー
タはマイコン３に入力し、所定の処理の後、データバス
５を介して楽音発生装置１のインターフェース１１に入
力する。４はマイコン３からの制御信号を送出するため
の制御線である。楽音発生装置１は、インターフニー３
１１、制御部１２、制御部１２内部に備えられたチャン
ネルカウンタ（以下、ｒＣＨカウンタ」という）１３、
レジスタ部１４、および楽音形成部１５を具備している
。１６はデータバスおよび制御線、１７はデータバス、
１８は制御線である。
楽音形成部１５から出力された波形データ６はデジタル
／アナログ変換器７を介して、サウンドシステム８によ
り発音される。
／アナログ変換器７を介して、サウンドシステム８によ
り発音される。
第２図は、この実施例の装置のレジスタ部１４と制御部
の一部１２Ａの詳細なブロック回路図である。また、第
３図はこの実施例の装置の比較器Ｃ（第２図）の詳細な
ブロック回路図、第４図はＣＨタイミングデコーダＴＤ
（第２図）の詳細なブロック回路図、第５図はフラグＦ
Ｌ部分（第２図）の詳細なブロック回路図である。これ
らの図を参照してこの実施例の装置の動作を説明する。
の一部１２Ａの詳細なブロック回路図である。また、第
３図はこの実施例の装置の比較器Ｃ（第２図）の詳細な
ブロック回路図、第４図はＣＨタイミングデコーダＴＤ
（第２図）の詳細なブロック回路図、第５図はフラグＦ
Ｌ部分（第２図）の詳細なブロック回路図である。これ
らの図を参照してこの実施例の装置の動作を説明する。
まず第２図を参照して、パラメータデータを記憶するパ
ラメータ記憶手段（レジスタ）につき説明する。同図に
おいて、Ｒ１，Ｒ２，・・・・、 ＲＮは各種のパラメ
ータデータを記憶する１６段のシフトレジスタである。
ラメータ記憶手段（レジスタ）につき説明する。同図に
おいて、Ｒ１，Ｒ２，・・・・、 ＲＮは各種のパラメ
ータデータを記憶する１６段のシフトレジスタである。
この実施例は１６音同時発音タイプの楽音発生装置であ
りシフトレジスタが１６段というのはこれに対応してい
る。レジスタＲ１〜ＲＮに記憶されたパラメータデータ
は、チャンネル番号毎に楽音形成部１５へと出力される
。すなわち、不図示のＣＨカウンタが出力する信号ＴＱ
（ＴＱｏを下位とする４ビツトの信号Ｔ Ｑ ｏ ”−
Ｔ Ｑ ３ ）の値（時間的に０．１，２．−・・・、
１５と歩進してその値を出力し、１５の次は０にもどる
）に従い、このＣＨカウンタのカウント値ＴＱがチャン
ネル番号となってパラメータが出力される。ＣＨカウン
タがカウントアツプするとシフトレジスタＲ１〜ＲＮも
１段シフトし、次のチャンネルのパラメータが出力され
る。このパラメータは楽音形成部１５に入力し、このパ
ラメータに基づいて楽音が形成される。
りシフトレジスタが１６段というのはこれに対応してい
る。レジスタＲ１〜ＲＮに記憶されたパラメータデータ
は、チャンネル番号毎に楽音形成部１５へと出力される
。すなわち、不図示のＣＨカウンタが出力する信号ＴＱ
（ＴＱｏを下位とする４ビツトの信号Ｔ Ｑ ｏ ”−
Ｔ Ｑ ３ ）の値（時間的に０．１，２．−・・・、
１５と歩進してその値を出力し、１５の次は０にもどる
）に従い、このＣＨカウンタのカウント値ＴＱがチャン
ネル番号となってパラメータが出力される。ＣＨカウン
タがカウントアツプするとシフトレジスタＲ１〜ＲＮも
１段シフトし、次のチャンネルのパラメータが出力され
る。このパラメータは楽音形成部１５に入力し、このパ
ラメータに基づいて楽音が形成される。
次に第２図を参照して、パラメータデータの書込み動作
につぎ説明する。同図において、Ｓｔ。
につぎ説明する。同図において、Ｓｔ。
Ｓ２．・・・・、ＳＮは、各シフトレジスタＲ１゜Ｒ２
，・・・・、ＲＮにそれぞれ対応しており、これらのシ
フトレジストにパラメータデータを書込むためのセレク
タである。セレクタ５１〜ＳＮの端子Ｓに入力する信号
ＷＳＯＮＷＳＮが°゛１°°になると、セレクタ５１〜
ＳＮはデータラッチＤＴＬのパラメータデータな出力す
る。そして、このデータラッチＤＴＬに予めラッチされ
ているパラメータデータがシフトレジスタＲ１〜ＲＮに
書込まれる。
，・・・・、ＲＮにそれぞれ対応しており、これらのシ
フトレジストにパラメータデータを書込むためのセレク
タである。セレクタ５１〜ＳＮの端子Ｓに入力する信号
ＷＳＯＮＷＳＮが°゛１°°になると、セレクタ５１〜
ＳＮはデータラッチＤＴＬのパラメータデータな出力す
る。そして、このデータラッチＤＴＬに予めラッチされ
ているパラメータデータがシフトレジスタＲ１〜ＲＮに
書込まれる。
レジスタＲ１〜ＲＮへのパラメータデータの書込みにお
いては、まずＣＰＵインタフェースより送出された命令
およびアドレス信号がデコーダＤＣでデコードされパラ
メータデータの書込み命令であるか否かが判別される。
いては、まずＣＰＵインタフェースより送出された命令
およびアドレス信号がデコーダＤＣでデコードされパラ
メータデータの書込み命令であるか否かが判別される。
このデコーダＤＣは書込み命令のみを検出するものであ
り、命令とアドレスとからなるコードが、ある範囲に入
る場合を書込み命令と判別する。デコーダＤＣは書込み
命令を検出するとその出力を°′１°゛とする。
り、命令とアドレスとからなるコードが、ある範囲に入
る場合を書込み命令と判別する。デコーダＤＣは書込み
命令を検出するとその出力を°′１°゛とする。
次に、ＣＰＵはアドレスラッチ信号ＡＬを°１”とする
。このアドレスラッチ信号ＡＬはラッチＬＡの端子りに
入力するとともに、アンド回路ＡＮ！およびインバータ
ＩＶＩに入力する。従って、ラッチＬＡが“１′°とな
り、またアドレスラッチＡＤＬの端子りが°゛１”とな
るので、その信号の立上がりエツジでバス１６上のアド
レスデータがアドレスラッチＡＤＬにラッチされる。
。このアドレスラッチ信号ＡＬはラッチＬＡの端子りに
入力するとともに、アンド回路ＡＮ！およびインバータ
ＩＶＩに入力する。従って、ラッチＬＡが“１′°とな
り、またアドレスラッチＡＤＬの端子りが°゛１”とな
るので、その信号の立上がりエツジでバス１６上のアド
レスデータがアドレスラッチＡＤＬにラッチされる。
次に、ＣＰＵはパスライン１６上のデータを、書込むべ
きパラメータデータに変更する。そしてアドレスラッチ
信号ＡＬを０°°とし、データラッチ信号ＤＬを１°°
とする。このデータラッチ信号ＤＬはアンド回路ＡＮ２
に入力する。ラッチＬＡは１°°であるから、アンド回
路ＡＮ２の入力は両方共に“１”となる。従って、アン
ド回路ＡＮ２の出力すなわちデータラッチＤＴＬの端子
りが“１°°となり、その立上がりエツジでパスライン
１６上のパラメータデータがデータラッチＤＴＬにラッ
チされる。
きパラメータデータに変更する。そしてアドレスラッチ
信号ＡＬを０°°とし、データラッチ信号ＤＬを１°°
とする。このデータラッチ信号ＤＬはアンド回路ＡＮ２
に入力する。ラッチＬＡは１°°であるから、アンド回
路ＡＮ２の入力は両方共に“１”となる。従って、アン
ド回路ＡＮ２の出力すなわちデータラッチＤＴＬの端子
りが“１°°となり、その立上がりエツジでパスライン
１６上のパラメータデータがデータラッチＤＴＬにラッ
チされる。
一方、ラッチＬＡは“１”であり、オア回路ＯＲ１を介
してレジスタＲＧＩも“１”である、また、信号ＡＬは
既に０″であるからインバータＩＶＩを介してアンド回
路ＡＮ３の入力は“１”である。従って、アンド回路Ａ
Ｎ３の出力は“°１゛°となる。なお、この出力はアン
ド回路ＡＮ４に入力するとともにオア回路ＯＲＩに入力
しており、アンド回路ＡＮ３の出力“１”状態をホール
ドするようになっている。
してレジスタＲＧＩも“１”である、また、信号ＡＬは
既に０″であるからインバータＩＶＩを介してアンド回
路ＡＮ３の入力は“１”である。従って、アンド回路Ａ
Ｎ３の出力は“°１゛°となる。なお、この出力はアン
ド回路ＡＮ４に入力するとともにオア回路ＯＲＩに入力
しており、アンド回路ＡＮ３の出力“１”状態をホール
ドするようになっている。
次に、書込むべきレジスタの番号は、アドレスラッチＡ
ＤＬにラッチされたアドレスデータの上位（または下位
でもよい）に割当てておく。このレジスタ番号（レジス
タ選択アドレス）ＲＡは、アドレスラッチＡＤＬからレ
ジスタ番号デコーダＲＤへ入力され、そこでデコードさ
れる。その結果、書込まれるべき所定のレジスタに対応
する出力ＤＯＩ〜ＤＯＮが“１°°となる。アンド回路
ＡＮ３の出力は上述したように“１“となっているから
、比較器Ｃのイコール信号ＥＱが１°゛であればアンド
回路ＡＮ４の出力は“１゛°となる。従って、レジスタ
番号デコーダＲＤの出力Ｄｏｔ〜ＤＯＮとアンド回路Ａ
Ｎ４の出力とを入力とするアンド回路ＡＮＤ ｌ〜ＡＮ
ＤＨの所定のものが出力信号ＷＳＯ〜ＷＳＮを“１”と
する。
ＤＬにラッチされたアドレスデータの上位（または下位
でもよい）に割当てておく。このレジスタ番号（レジス
タ選択アドレス）ＲＡは、アドレスラッチＡＤＬからレ
ジスタ番号デコーダＲＤへ入力され、そこでデコードさ
れる。その結果、書込まれるべき所定のレジスタに対応
する出力ＤＯＩ〜ＤＯＮが“１°°となる。アンド回路
ＡＮ３の出力は上述したように“１“となっているから
、比較器Ｃのイコール信号ＥＱが１°゛であればアンド
回路ＡＮ４の出力は“１゛°となる。従って、レジスタ
番号デコーダＲＤの出力Ｄｏｔ〜ＤＯＮとアンド回路Ａ
Ｎ４の出力とを入力とするアンド回路ＡＮＤ ｌ〜ＡＮ
ＤＨの所定のものが出力信号ＷＳＯ〜ＷＳＮを“１”と
する。
次に、比較器Ｃのイコール信号ＥＱが、どのような場合
に“１”となるかにつき簡単に説明する。まず、チャン
ネル番号は、アドレスラッチＡＤＬにラッチされたアド
レスデータの下位（または上位でもよい）に割当ててお
く。このチャンネル番号（発音チャンネル選択アドレス
）ＣＡは、アドレスラッチＡＤＬから比較器Ｃへ入力さ
れ、そこでＣＨカウンタ出力（Ｔ Ｑｏ ＝Ｔ Ｑ３の
４ビツト）と比較される。なお、比較器Ｃにおけるこの
比較については第３図を参照して後に詳細に説明する。
に“１”となるかにつき簡単に説明する。まず、チャン
ネル番号は、アドレスラッチＡＤＬにラッチされたアド
レスデータの下位（または上位でもよい）に割当ててお
く。このチャンネル番号（発音チャンネル選択アドレス
）ＣＡは、アドレスラッチＡＤＬから比較器Ｃへ入力さ
れ、そこでＣＨカウンタ出力（Ｔ Ｑｏ ＝Ｔ Ｑ３の
４ビツト）と比較される。なお、比較器Ｃにおけるこの
比較については第３図を参照して後に詳細に説明する。
比較器Ｃにおける比較の結果、比較器Ｃはパラメータ書
込みを行なうべきチャンネルのタイミングで端子ＥＱに
“１”を出力する。これにより、上述したようにアンド
回路ＡＮ４の出力が１”となる。
込みを行なうべきチャンネルのタイミングで端子ＥＱに
“１”を出力する。これにより、上述したようにアンド
回路ＡＮ４の出力が１”となる。
以上より、各レジスタＲ１〜ＲＮに対応するアンド回路
ＡＮＤＩ〜ＡＮＤＨのうち所定のものが出力信号ＷＳＯ
〜ＷＳＮとして“１″を出力し、この信号がセレクタ３
１〜ＳＮの端子Ｓに入力する。これによりデータラッチ
ＤＴＬにラッチされているパラメータデータがレジスタ
Ｒ１〜ＲＮに書込まれる。なお、第７図にパラメータデ
ータ書込み時のタイミングチャートを示す。
ＡＮＤＩ〜ＡＮＤＨのうち所定のものが出力信号ＷＳＯ
〜ＷＳＮとして“１″を出力し、この信号がセレクタ３
１〜ＳＮの端子Ｓに入力する。これによりデータラッチ
ＤＴＬにラッチされているパラメータデータがレジスタ
Ｒ１〜ＲＮに書込まれる。なお、第７図にパラメータデ
ータ書込み時のタイミングチャートを示す。
以上がパラメータデータ書込みの基本的な動作である。
次に、この実施例の特徴である同時書込みの動作につい
て説明する。
て説明する。
まず第３図を参照して、第２図の比較器Ｃの動作を詳細
に説明する。比較器Ｃは、コンパレータＣＯ１オア回路
ＯＲＡ、ＯＲＴを含む。オア回路ＯＲＡはチャンネルア
ドレスＣＡの下位から２ビツト目（２１ビツト）の信号
とマスク信号ＭＡＳＫを入力とし、出力側をコンパレー
タＣＯの端子ＣＡ、に接続している。オア回路ＯＲＴは
ＣＨカウンタからのカウンタ値ＴＱの下位から２ビツト
目（２１ビット）の信号とマスク信号ＭＡＳＫを入力と
し、出力側をコンパレータＣＯの端子Ｔ Ｑ ＋ に接
続している。コンパレータＣｏは、端子ＣＡ ｏ ””
ＣＡ 、に入力する信号と端子Ｔ Ｑ ｏ〜Ｔ Ｑ
３に入力する信号とを比較し、一致したときイコール信
号ＥＱを出力する。
に説明する。比較器Ｃは、コンパレータＣＯ１オア回路
ＯＲＡ、ＯＲＴを含む。オア回路ＯＲＡはチャンネルア
ドレスＣＡの下位から２ビツト目（２１ビツト）の信号
とマスク信号ＭＡＳＫを入力とし、出力側をコンパレー
タＣＯの端子ＣＡ、に接続している。オア回路ＯＲＴは
ＣＨカウンタからのカウンタ値ＴＱの下位から２ビツト
目（２１ビット）の信号とマスク信号ＭＡＳＫを入力と
し、出力側をコンパレータＣＯの端子Ｔ Ｑ ＋ に接
続している。コンパレータＣｏは、端子ＣＡ ｏ ””
ＣＡ 、に入力する信号と端子Ｔ Ｑ ｏ〜Ｔ Ｑ
３に入力する信号とを比較し、一致したときイコール信
号ＥＱを出力する。
比較器Ｃをこのような構成とすることにより、マスク信
号（どのような場合にマスク信号が送出されるかは後述
する）ＭＡＳＫが１゛°のときには、コンパレータＣＯ
の端子ＣＡｌとＴＱＩは常に一致することとなる。従っ
て、チャンネルアドレスＣＡとＣＨカウンタの値ＴＱと
が完全に一致している場合のほかにも、マスク信号ＭＡ
ＳＫが°１°°のときには下記の第１表の組合せにおい
てイコール信号ＥＱが送出される。
号（どのような場合にマスク信号が送出されるかは後述
する）ＭＡＳＫが１゛°のときには、コンパレータＣＯ
の端子ＣＡｌとＴＱＩは常に一致することとなる。従っ
て、チャンネルアドレスＣＡとＣＨカウンタの値ＴＱと
が完全に一致している場合のほかにも、マスク信号ＭＡ
ＳＫが°１°°のときには下記の第１表の組合せにおい
てイコール信号ＥＱが送出される。
第 １ 表
なお、上記の表で（・・・・・・・・・）２は２進表記
を表わすものとする。また、アンダーラインを付した２
１ビツトの値のみが異なり他の桁は同一の値となる組合
せとなっている。
を表わすものとする。また、アンダーラインを付した２
１ビツトの値のみが異なり他の桁は同一の値となる組合
せとなっている。
これにより、例えばチャンネルアドレスＣＡが０ （
＝（ＯＯＯ０）２）でマスク信号ＭＡＳＫが１”である
ときは、ＣＨカウンタの値ＴＱが０ （＝（００００
）２）および２ （−（ＯＯ１０）２）のときにイコ
ール信号ＥＱ＝“１゛°が送出される。
＝（ＯＯＯ０）２）でマスク信号ＭＡＳＫが１”である
ときは、ＣＨカウンタの値ＴＱが０ （＝（００００
）２）および２ （−（ＯＯ１０）２）のときにイコ
ール信号ＥＱ＝“１゛°が送出される。
上述したようにイコール信号ＥＱが“１“となるとデー
タラッチＤＴＬのパラメータデータが所定のレジスタに
書込まれるので、この場合は同一パラメータデータを２
つのチャンネルに対応するレジスタの記憶場所に書込ん
だこととなる。従って、唯一回の書込み命令で、従来は
ＣＨカウンタＴＱがＯから１５まで歩進する間に指定さ
れたチャンネルアドレスとＣＨカウンタの値とが完全に
一致したところのみ書込みを行なっていたのが、この実
施例では加えて上記第１表の対応チャンネルに対しても
ほぼ同時に書込みが行なわれることとなる。
タラッチＤＴＬのパラメータデータが所定のレジスタに
書込まれるので、この場合は同一パラメータデータを２
つのチャンネルに対応するレジスタの記憶場所に書込ん
だこととなる。従って、唯一回の書込み命令で、従来は
ＣＨカウンタＴＱがＯから１５まで歩進する間に指定さ
れたチャンネルアドレスとＣＨカウンタの値とが完全に
一致したところのみ書込みを行なっていたのが、この実
施例では加えて上記第１表の対応チャンネルに対しても
ほぼ同時に書込みが行なわれることとなる。
次に、このような複数チャンネルに対する同一データの
同時書込みを行なうか否かを示すマスク信号ＭＡＳＫが
どのように送出されるかについて説明する。
同時書込みを行なうか否かを示すマスク信号ＭＡＳＫが
どのように送出されるかについて説明する。
第２図において、ＦＬは複数チャンネルに対し同時書込
みを行なうか否かを表わすフラグ（同時書込みを行なう
か否かの状態を保持記憶する同時書込み指示手段）であ
る。フラグＦＬは４つのシフｔ−レジスタＦＲＡ、ＦＲ
Ｂ、ＦＲＣ，ＦＲＤより構成される。フラグＦＬの詳細
は第５図に示す。シフトレジスタＦＲＡ〜ＦＲＤはそれ
ぞれ２ビツトのシフトレジスタであり、ＣＨカウンタの
値ＴＱに従ってシフトする。第５図は、ＣＨカウンタの
値ＴＱがＯ（Ｔ Ｑ ｏ ＝Ｔ Ｑ 、がすべて°０“
）のタイミングでのフラグＦＬの内容を示す。ＡＳ、２
はチャンネルＯとチャンネル２を結びつけるフラグであ
り、このＡｓｏ２が１１％のときはチャンネル０とチャ
ンネル２とが同時書込みされる。“０°゛のときは同時
書込みされない。同様に、他のＡＳ、、やＡＳ４６など
も添字で示されるチャンネル同士を結びつけるフラグで
ある。ＣＨカウンタの値ＴＱがＯから１になるとこれら
の値は１つシフトし、下記第２表のように格納される。
みを行なうか否かを表わすフラグ（同時書込みを行なう
か否かの状態を保持記憶する同時書込み指示手段）であ
る。フラグＦＬは４つのシフｔ−レジスタＦＲＡ、ＦＲ
Ｂ、ＦＲＣ，ＦＲＤより構成される。フラグＦＬの詳細
は第５図に示す。シフトレジスタＦＲＡ〜ＦＲＤはそれ
ぞれ２ビツトのシフトレジスタであり、ＣＨカウンタの
値ＴＱに従ってシフトする。第５図は、ＣＨカウンタの
値ＴＱがＯ（Ｔ Ｑ ｏ ＝Ｔ Ｑ 、がすべて°０“
）のタイミングでのフラグＦＬの内容を示す。ＡＳ、２
はチャンネルＯとチャンネル２を結びつけるフラグであ
り、このＡｓｏ２が１１％のときはチャンネル０とチャ
ンネル２とが同時書込みされる。“０°゛のときは同時
書込みされない。同様に、他のＡＳ、、やＡＳ４６など
も添字で示されるチャンネル同士を結びつけるフラグで
ある。ＣＨカウンタの値ＴＱがＯから１になるとこれら
の値は１つシフトし、下記第２表のように格納される。
第 ２ 表
さらに、ＣＨカウンタが歩進すると、格納されている値
はすべて第５図の下側へとシフトし、番下の格納位置Ｆ
ＲＡＩに格納されていた値が一番上のＦＲＤ２に格納さ
れる。
はすべて第５図の下側へとシフトし、番下の格納位置Ｆ
ＲＡＩに格納されていた値が一番上のＦＲＤ２に格納さ
れる。
第４図は、第２図のＣＨタイミングデコーダＴＤの詳細
な回路図である。ＣＨタイミングデコータＴＤはＣＨカ
ウンタの上位２ビツトＴＱ３゜ＴＱ２に基づいて動作す
る。ＲＧ２．ＲＧ３はそれぞれ入力Ｔ Ｑ２ 、 Ｔ
Ｑ３を２クロック分遅延させるシフトレジスタ、ＩＶ２
．ＩＶ３はインバータである。ＡＳＡ〜ＡＳＤはそれぞ
れＯ印のついている部分を入力として論理積をとるアン
ド回路であり、これらのアンド回路ＡＳＡ〜ＡＳＤの出
力が第１図のセレクタＳＬに入力する。
な回路図である。ＣＨタイミングデコータＴＤはＣＨカ
ウンタの上位２ビツトＴＱ３゜ＴＱ２に基づいて動作す
る。ＲＧ２．ＲＧ３はそれぞれ入力Ｔ Ｑ２ 、 Ｔ
Ｑ３を２クロック分遅延させるシフトレジスタ、ＩＶ２
．ＩＶ３はインバータである。ＡＳＡ〜ＡＳＤはそれぞ
れＯ印のついている部分を入力として論理積をとるアン
ド回路であり、これらのアンド回路ＡＳＡ〜ＡＳＤの出
力が第１図のセレクタＳＬに入力する。
第６図は、第２図のセレクタＳＬからの出力信号ＡＳＳ
としてフラグＦＬに格納された値Ａ Ｓ ０２． Ａ
Ｓ ＋ｓ、・・・・・・のうちどの値が出力されるのか
を示す表である。シフトレジスタＲＧ２．ＲＧ３がある
ため、ＣＨカウンタの値ＴＱに対応して第６図の表のよ
うにセレクト信号ＳＡ〜ＳＤが出力されることとなる。
としてフラグＦＬに格納された値Ａ Ｓ ０２． Ａ
Ｓ ＋ｓ、・・・・・・のうちどの値が出力されるのか
を示す表である。シフトレジスタＲＧ２．ＲＧ３がある
ため、ＣＨカウンタの値ＴＱに対応して第６図の表のよ
うにセレクト信号ＳＡ〜ＳＤが出力されることとなる。
すなわち、ＴＱ値が０゜１、Ｅ、Ｆのときはセレクト信
号ＳＡが、ＴＱ値が２〜５のときはセレクト信号ＳＤが
、ＴＱ値が６〜９のときはセレクト信号ＳＣが、ＴＱ値
がＡ〜Ｄのときはセレクト信号ＳＢが、それぞれ出力さ
れることとなる。
号ＳＡが、ＴＱ値が２〜５のときはセレクト信号ＳＤが
、ＴＱ値が６〜９のときはセレクト信号ＳＣが、ＴＱ値
がＡ〜Ｄのときはセレクト信号ＳＢが、それぞれ出力さ
れることとなる。
一方、フラグＦＬはＣＨカウンタの値ＴＱに従ってシフ
トしていくので出力信号ＡＳＳは第６図のようになる。
トしていくので出力信号ＡＳＳは第６図のようになる。
すなわち、まずＴＱ＝Ｏのときは、上述したようにＣＨ
タイミングデコーダはセレクト信号ＳＡを出力する。こ
のとき、セレクタＳＬの端子Ａへの入力は第５図のフラ
グＦＲＡＩに格納されている値Ａ３．２となり、セレク
タＳＬは信号ＡＳＳとしてＡＳＯ２の値を出力する。
タイミングデコーダはセレクト信号ＳＡを出力する。こ
のとき、セレクタＳＬの端子Ａへの入力は第５図のフラ
グＦＲＡＩに格納されている値Ａ３．２となり、セレク
タＳＬは信号ＡＳＳとしてＡＳＯ２の値を出力する。
次に、ＴＱ＝ １のときＣＨタイミングデコーダはセレ
クト信号ＳＡを出力する。このとき、セレクタＳＬの端
子Ａへの入力は、第５図の状態から１つシフトした状態
においてフラグＦＲＡＩに格納されている値ＡＳ、３と
なり、セレクタＳＬは信号ＡＳＳとしてＡ Ｓ 、、の
値を出力する。
クト信号ＳＡを出力する。このとき、セレクタＳＬの端
子Ａへの入力は、第５図の状態から１つシフトした状態
においてフラグＦＲＡＩに格納されている値ＡＳ、３と
なり、セレクタＳＬは信号ＡＳＳとしてＡ Ｓ 、、の
値を出力する。
次に、ＴＱ＝２のときＣＨタイミングデコーダはセレク
ト信号ＳＤを出力する。このとき、セレクタＳＬの端子
りへの入力は、第５図の状態から２つシフトした状態に
おいてフラグＦＲＤＩに格納されている値ＡＳＯ２とな
り、セレクタＳＬは信号ＡＳＳとしてＡ３．２の値を出
力する。
ト信号ＳＤを出力する。このとき、セレクタＳＬの端子
りへの入力は、第５図の状態から２つシフトした状態に
おいてフラグＦＲＤＩに格納されている値ＡＳＯ２とな
り、セレクタＳＬは信号ＡＳＳとしてＡ３．２の値を出
力する。
以下、同様に動作し、第６図に示すような対応関係で信
号ＡＳＳが出力される。
号ＡＳＳが出力される。
セレクタＳＬから出力された信号ＡＳＳは第２図のアン
ド回路ＡＮ５に入力する。また、アンド回路ＡＮ５の入
力端子には、レジスタ番号デコーダＲＤの出力（すなわ
ち、レジスタの選択信号）のうち複数チャンネル同時書
込みを行なうレジスタに対応する信号の論理和をオア回
路ＯＲ２でとり、その出力が接続されている（なお、こ
の実施例では第１．３番目等のレジスタに同時書込みし
ているが、同時書込み可能なのはこれらレジスタのパラ
メータに限らない）。従って、パラメータ書込み命令指
定されたレジスタが同時書込みを行なうレジスタであれ
ば、比較器Ｃのマスク端子ＭＡＳＫには、ＴＱの各タイ
ミングにおいて第６図に示すようにＡ Ｓ ０２ 、Ａ
Ｓ ＋３’ 、Ａ Ｓ 、＋ａ ｓ’ ”が入力され
ることとなる。従って、例えばＴＱ＝Ｏのとぎはマスク
信号ＭＡＳＫが値Ａ５．２となり、もしくＱＡＳｏ２が
′１′°であればチャンネル選択アドレスＣＡか第２チ
ヤンネルを指定していたとしても（上述した比較器Ｃの
動作により）イコール信号ＥＱが出力され、当該レジス
タの第０チヤンネルにパラメータデータが書込まれる。
ド回路ＡＮ５に入力する。また、アンド回路ＡＮ５の入
力端子には、レジスタ番号デコーダＲＤの出力（すなわ
ち、レジスタの選択信号）のうち複数チャンネル同時書
込みを行なうレジスタに対応する信号の論理和をオア回
路ＯＲ２でとり、その出力が接続されている（なお、こ
の実施例では第１．３番目等のレジスタに同時書込みし
ているが、同時書込み可能なのはこれらレジスタのパラ
メータに限らない）。従って、パラメータ書込み命令指
定されたレジスタが同時書込みを行なうレジスタであれ
ば、比較器Ｃのマスク端子ＭＡＳＫには、ＴＱの各タイ
ミングにおいて第６図に示すようにＡ Ｓ ０２ 、Ａ
Ｓ ＋３’ 、Ａ Ｓ 、＋ａ ｓ’ ”が入力され
ることとなる。従って、例えばＴＱ＝Ｏのとぎはマスク
信号ＭＡＳＫが値Ａ５．２となり、もしくＱＡＳｏ２が
′１′°であればチャンネル選択アドレスＣＡか第２チ
ヤンネルを指定していたとしても（上述した比較器Ｃの
動作により）イコール信号ＥＱが出力され、当該レジス
タの第０チヤンネルにパラメータデータが書込まれる。
以下同様に動作し、複数のチャンネルに同一のパラメー
タデータが書込まれることとなる。
タデータが書込まれることとなる。
なお、フラグＦＬへの書込みはシフトレジスタＲ１〜Ｒ
Ｎへの書込みと同様にして行なうことができる。また、
上記実施例では１つのレジスタの２つのチャンネルに同
じパラメータ値を書込むこととしているが、２チャンネ
ル以上の複数チャンネルに同じ値を書込む応用例も同様
にして実現することができる。
Ｎへの書込みと同様にして行なうことができる。また、
上記実施例では１つのレジスタの２つのチャンネルに同
じパラメータ値を書込むこととしているが、２チャンネ
ル以上の複数チャンネルに同じ値を書込む応用例も同様
にして実現することができる。
［発明の効果］
以上説明したように、この発明によれば、１回の書込み
命令によってパラメータ記憶手段の２以上のパラメータ
記憶位置に対してパラメータデータを同時書込みできる
ので、ソフトウェアを簡略化し、書込み実行時間を短縮
することができる。
命令によってパラメータ記憶手段の２以上のパラメータ
記憶位置に対してパラメータデータを同時書込みできる
ので、ソフトウェアを簡略化し、書込み実行時間を短縮
することができる。
第１図は、この発明の一実施例に係る楽音発生装置を適
用した電子鍵盤楽器のブロック図、第２図は、この実施
例の装置のレジスタおよび制御部の一部のブロック回路
図、 第３図は、比較器の詳細な回路図、 □４ 曜ＣＨフイ、ッヶアヨーヶ。詳細、。６図、 第５図は、フラグ部分の詳細な回路図、第６図は、セレ
クタＳＬからの出力を示す表、第７図は、書込みタイミ
ングチャートである。 第６図 ：楽音発生装置、 ：鍵盤、 マイコン、 １：インタフェース、 ２：制御部、 ３：ＣＨカウンタ、 ４：レジスタ部、 ５：楽音形成部。 第７図
用した電子鍵盤楽器のブロック図、第２図は、この実施
例の装置のレジスタおよび制御部の一部のブロック回路
図、 第３図は、比較器の詳細な回路図、 □４ 曜ＣＨフイ、ッヶアヨーヶ。詳細、。６図、 第５図は、フラグ部分の詳細な回路図、第６図は、セレ
クタＳＬからの出力を示す表、第７図は、書込みタイミ
ングチャートである。 第６図 ：楽音発生装置、 ：鍵盤、 マイコン、 １：インタフェース、 ２：制御部、 ３：ＣＨカウンタ、 ４：レジスタ部、 ５：楽音形成部。 第７図
Claims (1)
- （１）発生すべき楽音を特徴づける種々のパラメータを
記憶するパラメータ記憶手段と、 該パラメータ記憶手段に記憶されたパラメータを入力し
、該パラメータの指定に基づいて楽音を形成する楽音形
成手段と、 上記パラメータ記憶手段の２以上のパラメータ記憶位置
に対しパラメータデータの同時書込みを行なうか否かを
指示する状態データを記憶する同時書込み指示手段と、 上記同時書込み指示手段によりデータの同時書込みが指
示されていた場合は、入力パラメータデータを上記パラ
メータ記憶手段の２以上のパラメータ記憶位置に書込む
同時書込み制御手段とを具備することを特徴とする楽音
発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074978A JPH02254496A (ja) | 1989-03-29 | 1989-03-29 | 楽音発生装置 |
| US07/931,558 US5317947A (en) | 1989-03-29 | 1992-08-18 | Musical tone generator with a multiple parameter write operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074978A JPH02254496A (ja) | 1989-03-29 | 1989-03-29 | 楽音発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254496A true JPH02254496A (ja) | 1990-10-15 |
Family
ID=13562889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074978A Pending JPH02254496A (ja) | 1989-03-29 | 1989-03-29 | 楽音発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317947A (ja) |
| JP (1) | JPH02254496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014045500A1 (ja) * | 2012-09-21 | 2014-03-27 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446237A (en) * | 1992-01-08 | 1995-08-29 | Yamaha Corporation | Electronic musical instrument having a control section memory for generating musical tone parameters |
| JP3561953B2 (ja) * | 1994-05-23 | 2004-09-08 | ヤマハ株式会社 | 電子楽器 |
| EP0743631B1 (en) | 1995-05-19 | 2002-03-06 | Yamaha Corporation | Tone generating method and device |
| JP3267106B2 (ja) | 1995-07-05 | 2002-03-18 | ヤマハ株式会社 | 楽音波形生成方法 |
| JP2962217B2 (ja) | 1995-11-22 | 1999-10-12 | ヤマハ株式会社 | 楽音生成装置及び方法 |
| US7140158B2 (en) * | 2004-07-06 | 2006-11-28 | William Steadman | Composite beam |
| WO2020181002A1 (en) * | 2019-03-05 | 2020-09-10 | Cryptography Research, Inc. | Side-channel-attack-resistant memory access on embedded central processing units |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0157798B2 (ja) * | 1980-09-02 | 1989-12-07 | Yamaha Corp |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134692A (ja) * | 1982-02-04 | 1983-08-10 | カシオ計算機株式会社 | 音色設定装置 |
| JPH0754182B2 (ja) * | 1985-08-30 | 1995-06-07 | 京セラ株式会社 | 石油給湯機 |
| US4915007A (en) * | 1986-02-13 | 1990-04-10 | Yamaha Corporation | Parameter setting system for electronic musical instrument |
| JP3005900B2 (ja) * | 1986-05-08 | 2000-02-07 | カシオ計算機株式会社 | 楽音制御装置 |
| DE3786654T2 (de) * | 1987-01-07 | 1994-02-17 | Yamaha Corp | Tonsignal-Erzeugungsvorrichtung mit einer digitalen Ton-Speicher-Funktion. |
-
1989
- 1989-03-29 JP JP1074978A patent/JPH02254496A/ja active Pending
-
1992
- 1992-08-18 US US07/931,558 patent/US5317947A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0157798B2 (ja) * | 1980-09-02 | 1989-12-07 | Yamaha Corp |
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|---|---|---|---|---|
| WO2014045500A1 (ja) * | 2012-09-21 | 2014-03-27 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
| JP5835498B2 (ja) * | 2012-09-21 | 2015-12-24 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5317947A (en) | 1994-06-07 |
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