JPH06242779A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、ＤＳＰ演算部３３で用いる２５６
個の係数をリアルタイムに変化させることができるよう
にし、なおかつ、そのためのハード構成を最小限にす
る。 【構成】係数レジスタに３７に前記２５６個の係数を記
憶し、補間制御部３８および補間器３９に１６個の補間
チャンネルを設ける。前記２５６個の係数のうち任意に
指定された１６個の係数を前記１６個の補間チャンネル
にアサインし、当該係数を補間変更するための補間デー
タを書き込む。通常は係数レジスタ３７の係数がＤＳＰ
演算部３３に入力され、前記１６個の係数を用いるタイ
ミングには補間器３９がリアルタイムに補間した係数を
ＤＳＰ演算部３３に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電子楽器等に用いら
れ信号に様々な効果を付与する信号処理装置に関する。

【０００２】

【従来の技術】電子楽器の信号処理装置としてＤＳＰが
用いられている。ＤＳＰはディジタル化された信号波形
に対して様々な演算処理を施して残響やビブラートなど
種々の効果を付与するものである。ＤＳＰは複数ステッ
プのマイクロプログラムで動作するが、このプログラム
および各ステップの演算処理に用いる係数は予めＤＳＰ
にセットされていた。

【０００３】

【発明が解決しようとする課題】ところで、近年ＤＳＰ
の係数をリアルタイムに変更することにより、楽音に付
与される効果をリアルタイムに変化させようとすること
が考えられている。しかし、たとえば、多数のステップ
で動作するＤＳＰの係数を全て変更可能にしようとすれ
ば、効果が突然変化しないように該全ての係数を補間す
る必要があるが、係数の数が極めて多いため、全部補間
しようとすると、補間器の構成が大きくなってしまう。

【０００４】この発明は、変更しようとする係数のみを
補間することにより上記課題を解決した信号処理装置を
提供することを目的とする。

【０００５】

【課題を解決するための手段】この発明は、複数の係数
を用いて波形処理演算を実行する演算手段と、前記複数
の係数を記憶する係数記憶手段と、前記複数の係数のな
かから一部の係数を指定する係数指定手段と、該係数指
定手段で指定された係数の値を変更する係数変更手段
と、値が変更された係数を入力し変更前の値から変更後
の値へ補間しつつ前記演算手段に供給する補間手段と、
を備えた信号処理装置であって、前記補間手段は前記複
数の係数の数よりも少ない数のチャンネルを有し、前記
指定された係数を該チャンネルにそれぞれ選択的に割り
当てる割り当て手段と、を備えたことを特徴とする。

【０００６】

【作用】この発明の信号処理装置では、演算手段で用い
る複数の係数を係数記憶手段に記憶している。係数値を
変更すると波形処理演算の結果も変わり、信号の処理内
容（例えば、楽音信号に付与される効果）も変わるが、
通常同時に変更される係数は複数の係数の一部である。
このため、記憶されている係数のうち変更したい一部の
係数を指定し（係数指定手段）、この指定された係数の
み変更する（係数変更手段）。指定された係数は、補間
手段のチャンネルに割り当てられ旧係数−新係数間で補
間つつ前記演算手段に供給される。これにより、必要な
係数のみ滑らかに変更される。変更する一部の係数はそ
の時に応じて選択できるようにしてもよく、予め固定的
に決定されていてもよい。

【０００７】

【実施例】図１はこの発明の実施例であるＤＳＰを備え
た電子楽器のブロック図である。ＣＰＵ１０にはバス１
１を介してＲＯＭ１２，ＲＡＭ１３，鍵盤１４，ペダル
１５，ホイール１６，パネルスイッチ１７，表示器１
８，タイマ１９，音源２０およびＤＳＰ２１が接続され
ている。ＲＯＭ１２にはこの電子楽器の動作を制御する
ための制御プログラムが記憶されている。ＲＡＭ１３に
は鍵盤や操作子の操作量データなどの演奏時に発生する
データが記憶される。鍵盤１４は５オクターブ（６１
鍵）程度の音域を有している。ペダル１５は、踏み込み
角度に応じた連続値の操作量データを出力する制御操作
子である。ホイール１６はいわゆるモジュレーションホ
イールであり回転角度に応じた操作量データを出力す
る。これら制御操作子の操作量データは前記ＲＡＭ１３
の所定エリアに記憶される。

【０００８】パネルスイッチ１７および表示器１８は操
作パネルに設けられており、音色の選択やＤＳＰ２１の
効果の選択等とその選択内容の表示を行う。タイマ１９
は自動伴奏時のテンポをカウントするためのタイマであ
る。音源２０は従来より一般的なサンプリング音源やＦ
Ｍ音源を用いればよい。

【０００９】ＤＳＰ２１は音源２０で形成された楽音信
号に対して種々の効果を付与する回路である。詳細は後
述するが、内蔵の演算部や外付けされているディレイＲ
ＡＭ２２などの動作によりディジタルの楽音信号を演算
処理する。付与される効果としては、例えば、残響やビ
ブラートなどがある。このＤＳＰ２１の動作を制御する
パラメータ（係数）の一部は、鍵盤１４のイニシャルタ
ッチ，アフタタッチ、ペダル１５やホイール１６の操作
量データなどに基き、ＣＰＵ１０によってリアルタイム
に更新される。

【００１０】ＤＳＰ２１にはＤＡＣ２３が接続されてい
る。ＤＡＣ２３は、ＤＳＰ２１から出力されるディジタ
ルの楽音波形データをアナログの楽音信号に変換する。
変換された楽音信号はサウンドシステム２４に入力され
る。サウンドシステム２４はこの信号を増幅してスピー
カ等から放音する。

【００１１】図２はＤＳＰ２１のブロック図である。音
源２０から入力される楽音信号は入力レジスタ３６を介
してＤＳＰ演算部３３に入力される。ＤＳＰ演算部３３
は、２５６ステップのマイクロプログラム、各種レジス
タから入力される係数やパラメータに基づき、さらに、
ディレイＲＡＭ２２を用いて楽音信号を処理し、種々の
効果を付与する。ＤＳＰ演算部３３で処理された楽音信
号は出力レジスタ４４を介してＤＡＣ２３に出力され
る。

【００１２】ＤＳＰ演算部３３の２５６ステップの演算
処理にはそれぞれ１個の係数が用いられる。この係数は
ＤＳＰ２１の動作スタートに先立って（たとえば、電源
オン時や残響・効果の選択設定時など）に予め係数レジ
スタ３７にセットされる。これら２５６個の係数のう
ち、同時に１６個のみリアルタイムに補間しながら滑ら
かに変更することができるように設計されている。

【００１３】ＤＳＰ演算部３３には、入力レジスタ３
６，出力レジスタ４４のほか、各種データなどを入力す
るため以下のようなレジスタが接続されている。ディレ
イＲＡＭ２２をアクセスして波形のディレイを行うため
のアドレスを指示するアドレス発生器３５、演算のため
の係数を入力する補間器３９、他の要素を制御するため
のその他制御用レジスタ４０、および、マイクロプログ
ラムを入力するためのマイクロプログラムメモリ４３で
ある。

【００１４】アドレス発生器３５にはディレイ制御レジ
スタ３４が接続されている。ディレイ制御レジスタ３４
はアドレス発生器３５に対してディレイパラメータを入
力する。ディレイパラメータは、このＤＳＰ２１に入力
された楽音波形データをディレイＲＡＭ２２を用いてど
れだけ遅延させて出力するかを指示するパラメータであ
る。アドレス発生器３５はこのパラメータに基づいてＤ
ＳＰ演算部３３がディレイＲＡＭ２２に書込／読出する
アドレスを発生する。ＤＳＰ演算部３３は、このアドレ
スに基づき、サンプリングクロック毎に入力される楽音
波形データをディレイＲＡＭ２２に記憶してゆくととも
に、所定クロック（遅延時間）前にディレイＲＡＭ２２
に記憶した楽音波形データを読み出す。このためディレ
イＲＡＭ２２はシフトレジスタのように使用される。デ
ィレイパラメータは、バス１１，ＣＰＵインタフェース
３０，インタフェースバス３１を介してＣＰＵ１０から
入力される。

【００１５】マイクロプログラムメモリ４３は、２５６
ステップのマイクロコードからなるマイクロプログラム
を記憶している。マイクロコードは８ビットのステップ
ナンバＣＮＴで指定される。各マイクロコードは、ＤＳ
Ｐ演算部３３に対して所定の処理動作（例えば、楽音波
形データ入力，メモリ書き込み，メモリ読み出し，演
算，入楽音波形データ出力，パラメータ読み込みなど）
を指示する。マイクロプログラムメモリ４３のアドレス
端子には８ビットのカウンタ４２が接続されている。カ
ウンタ４２のカウント端子にはシステムクロック発生器
４１が接続されている。システムクロックφは前記サン
プリングクロックに比べて充分に高い周波数のクロック
である。１サンプリングクロックの間にマイクロプログ
ラムを１通り実行する必要があるからである。システム
クロックφの入力にしたがって、カウンタ４２は繰り返
し０〜２５５（ＦＦ）のカウント値ＣＮＴを出力する。
すなわち、カウンタ４２はオーバーフローリセットのの
ち０に復帰する。このカウント値ＣＮＴでマイクロプロ
グラムメモリ４３がアクセスされ、カウント値ＣＮＴに
対応するマイクロコードをＤＳＰ演算部３３に出力す
る。すなわち、カウント値ＣＮＴはステップを表すこと
になる。

【００１６】係数レジスタ３７は、上述したマイクロプ
ログラムの各ステップにおいて演算に必要な係数を記憶
するためのレジスタであり、各ステップに１つずつ全２
５６個の係数を記憶するエリアが設定されている。この
係数レジスタ３７に対して、ＣＰＵ１０が係数を書き込
み、補間器３９が記憶されている係数を読み出す。ＣＰ
Ｕ１０は、動作の開始時には２５６個の全エリアに係数
の書き込みを行い、動作中に（リアルタイムに）特定の
ステップの係数を変更する場合には、そのエリアのみ係
数の書き換えを行う。

【００１７】補間器３９は、上記マイクロプログラムの
各ステップの処理において用いられる係数をＤＳＰ演算
部３３に入力する。補間器３９には係数レジスタ３７お
よび補間制御部３８が接続されている。補間器３９は、
係数の値を変更しないステップにおいては係数レジスタ
３７に記憶されている係数をそのままＤＳＰ演算部３３
に供給する。また、リアルタイムに係数の値を補間変更
するステップでは係数レジスタ３７から事前に読み込ん
だスタート値（旧係数）および新たに読み込んだ目標値
（係数）さらに補間制御部３８に記憶されている補間レ
ートなどのデータに基づいて補間演算を行い、新・旧係
数の中間値を生成してＤＳＰ演算部３３に入力する。

【００１８】補間器３９は１６個の補間演算回路（補間
チャンネル）を有しており、同時に１６ステップ分の係
数をリアルタイムに補間変更することができる。係数を
リアルタイムに補間変更するステップ（補間ステップ）
は設定により任意に指定することができる。補間ステッ
プとしては、係数を変更することによって効果的に音色
の変化を付けることができるステップを、そのとき動作
しているマイクロプログラムのなかから選択するように
すればよい。ＤＳＰ２１に対する補間ステップの指定
は、ＣＰＵ１０が係数レジスタ３７および補間制御部３
８に補間データを入力することによって行われる。

【００１９】補間データは、補間ステップナンバ，補間
チャンネルナンバ，補間レートなどである。補間チャン
ネルナンバは１６個の補間チャンネルのうちいずれか１
つを指定するデータであり、ＤＳＰ２１内ではチャンネ
ルセレクト信号ＣＨＳＥＬとして送受され、補間レート
や補間ステップの書込時の補間チャンネルの指定を行
う。また、補間ステップナンバは指定された補間チャン
ネルにおいて補間を行いたいステップを示す情報であ
り、ＣＰＵ１０からステップセレクト信号として送受さ
れ、補間ステップラッチ７１の指定された補間チャンネ
ルの位置にラッチされる。新たな係数は係数レジスタ３
７に記憶される。補間レートは書込データとして送受さ
れ、補間制御部３８中の補間レートラッチ７０の指定さ
れた補間チャンネルの位置に記憶される。補間の対象と
なる新たな係数は、アサインされている操作子（ペダ
ル，モジュレーションホイール，鍵盤のアフタタッチセ
ンサなど）の操作量に基づいて生成される。補間チャン
ネルナンバは、１６個の補間チャンネルのうちそのとき
の空きチャンネル（そのとき係数の補間を担当していな
い補間チャンネル）のナンバが選択される。選択された
補間チャンネルは補間データによって指示された係数の
補間動作を実行するが、この補間動作が終了したときＥ
Ｑ信号を発生し、このＥＱ信号がＣＰＵインタフェース
３０内のラッチ５４（図３参照）の対応する位置にラッ
チされる。ＣＰＵ１０は、バッファ５６を介してラッチ
５４のＥＱ信号を読み出すことによって該チャンネルの
補間処理動作の終了を検知することができ、これにより
この補間チャンネルを次の新たな補間処理に用いること
ができる。

【００２０】なお、係数の補間動作が終了して空いてい
る補間チャンネルの補間データをＣＰＵ１０によって消
去し、その補間チャンネルを開放して他の演算処理に用
いることができるようにしてもよい。

【００２１】図３は前記ＣＰＵインタフェース３０の詳
細なブロック図である。ＣＰＵインタフェース３０は、
ＣＰＵバス１１から入力される様々なデータを、必要な
レジスタの必要なタイミング位置（ステップ）に書き込
む回路である。

【００２２】ＣＰＵ１０は８ビットのアドレスを出力す
るが、そのうち上位３ビットが３−８デコーダによって
チップセレクト信号ＣＳに変換される。所定の上位３ビ
ットが３−８デコーダに入力されたときＤＳＰ２１に対
してＣＳ信号が出力される。このＣＳ信号はＩ／Ｏ制御
部５１に入力される。Ｉ／Ｏ制御部５１にはＣＳ信号の
ほか書込信号ＷＲ，読出信号ＲＤ等の信号が入力され
る。ＣＳ信号およびＷＲ信号が入力したとき、Ｉ／Ｏ制
御部５１はデータラッチ５０およびアドレスラッチ５２
に対してラッチパルスを出力する。一方、ＣＳ信号とＲ
Ｄ信号が入力したときはアドレスラッチ５２にラッチパ
ルスを出力するとともに、バッファ５６にイネーブル信
号を出力する。

【００２３】ラッチパルスが出力されたとき、アドレス
の下位５ビットはアドレスラッチ５２にラッチされる。
このアドレスの下位５ビットはＤＳＰ２１内の各種レジ
スタ等を指定するアドレスコードとなる。この５ビット
のアドレスコードはデコーダ５７に入力される。デコー
ダ５７は５ビットのアドレスコードで指定されたレジス
タを書込パルス発生部５８に指示する。書込パルス発生
部５８はＩ／Ｏ制御部５１からトリガ信号が入力された
とき該指示されたレジスタに対して書込パルスを出力す
る。Ｉ／Ｏ制御部５１はデータラッチ５０に取り込まれ
たデータが所定のレジスタ等に達するまでのディレイク
ロック数を考慮し、所定のタイミングにトリガ信号を発
生する。書込パルスが出力されるレジスタは係数レジス
タ３７のラッチ６０，書込制御部６２や補間制御部３８
の書込制御部８１，８２およびその他の制御レジスタ４
０内の各レジスタなどである。

【００２４】ＣＰＵバス１１のデータバスから入力され
るデータはデータラッチ５０にラッチされる。データラ
ッチ５０には、ＣＰＵ１０から、上述の補間データを含
む、各種レジスタ３４，３７，３８，４０等に入力する
パラメータ（係数データ）が入力される。パラメータは
書込データとしてインタフェースバス３１に出力され
る。

【００２５】複数の係数のうち、どのステップの係数を
補間するかの指定を新たに行う場合、ＣＰＵ１０は、Ｃ
ＰＵインタフェース３０をアクセスし、まず補間チャン
ネルナンバをチャンネルラッチ５３に書き込み、続い
て、補間レートおよび補間ステップナンバをそれぞれ補
間レートラッチ７０および補間ステップラッチ７１に書
き込む。この一連の書き込みにより、以下の手順で補間
データが補間制御部３８に設定される。

【００２６】まず、補間チャンネルラッチ５３に書き込
まれた補間チャンネルナンバは、チャンネルセレクト信
号ＣＨＳＥＬとして補間制御部３８の書込制御部８１，
８２に供給される。続く補間レートラッチ７０に対する
書き込みでは、ＣＰＵ１０からの書き込もうとする補間
レートの値が、データラッチ５０を介して書き込みデー
タとして補間レートラッチ７０に供給される。ＣＰＵ１
０の補間レートラッチ７０をアドレス指定しての書き込
み動作に応じて、書込パルス発生部５８は補間レート書
込パルスを書込制御部８１に対して出力する。このと
き、書込制御部８１には補間チャンネルナンバを指定す
るチャンネルセレクト信号が供給されており、書込制御
部８１は、その指定されたチャンネルナンバに対応する
補間レートラッチ７０の中の１つのラッチだけに対して
ラッチパルスを出力する。つまり、書き込みデータとし
て供給された補間レートは、補間レートラッチ７０を構
成する１６枚のラッチの中の補間チャンネルナンバで指
定された１枚のラッチに書き込まれる。

【００２７】補間ステップラッチ７１に対する書き込み
処理も、補間レートラッチ７０の書き込みと同様であ
り、書き込みデータとして供給された補間ステップナン
バは、補間ステップラッチ７１を構成する１６枚のラッ
チの中の補間チャンネルナンバで指定された１枚に書き
込まれる。以上のように、補間レートラッチ７０と補間
ステップラッチ７１の内の１つを補間チャンネルナンバ
で指定して、補間レートと補間ステップを設定すること
により、その補間チャンネルによる補間ステップで指定
された係数の補間の準備は完了する。

【００２８】その後、ＣＰＵ１０によって該補間ステッ
プの係数に対して新たな係数値の書き込みがあったと
き、該係数に対し、補間器３９の該補間チャンネルによ
る、該補間レートで指示されたスピードの補間がスター
トする。該係数の補間器３９からの出力値は、書き込み
の直前の値を初期値として、該補間レートの速さで徐々
に該新たな係数の値に接近していき、該出力値が該新た
な係数値に一致したところで補間動作が終了となり、そ
の後は該出力値としてその一致した値を保持する。この
補間動作の終了時に発生する信号ＥＱは、ＣＰＵインタ
フェース３０のラッチ５４にラッチされ、ＣＰＵ１０
は、セレクタ５５，バッファ５６を介してこのデータを
読み出すことにより、各補間チャンネルの補間終了タイ
ミングを検知することができる。

【００２９】図４は係数レジスタ３７の詳細なブロック
図である。このレジスタはＲＡＭ６１を備えている。こ
のＲＡＭ６１は、ＤＳＰ演算部３３において２５６ステ
ップの各演算処理で使用される係数を記憶する。その記
憶エリアは、１６×２５６ビットである。このＲＡＭ６
１のデータ入力端子はＣＰＵインタフェース３０（イン
タフェースバス３１）およびラッチ６０の出力端子に接
続されている。ラッチ６０の入力端子はＲＡＭ６１と同
様にＣＰＵインタフェース３０（インタフェースバス３
１）に接続されている。ラッチ６０は、ＣＰＵ１０〜イ
ンタフェースバス３１間を８ビットづつで送られてきた
係数データを１６ビットに変換するためのものである。
すなわち、１６ビットの係数データは上位８ビットと下
位８ビットに分割して伝送される。係数レジスタが係数
データの上位８ビットを受信したときこれをラッチ６０
に一旦ラッチする。次に下位８ビットを受信したときラ
ッチ６０にラッチされている上位８ビットと同時にＲＡ
Ｍ６１に書き込む。これによって８／１６ビットの変換
を行う。

【００３０】このため、ラッチ６０およびＲＡＭ６１に
は別個の書込パルス（係数レジスタ書込パルスＡ，係数
レジスタ書込パルスＢ）が与えられる。

【００３１】最初の８ビット入力時にはラッチ６０に係
数レジスタ書込パルスＡが入力されて、このデータをラ
ッチする。次の８ビット入力時にはＲＡＭ６１に係数レ
ジスタ書込パルスＢが入力され、ＲＡＭ６１はこの８ビ
ットおよびラッチ６０が先にラッチした８ビットからな
る１６ビットのデータを入力して該当のエリアに書き込
む。

【００３２】これらの書込パルスは前記書込パルス発生
部５８が８ビットデータの入力タイミングに同期して発
生し、係数書込パルスＡはラッチ６０に直接入力され、
係数レジスタ書込パルスＢは書込制御部６２を介してＲ
ＡＭ６１に与えられる。

【００３３】一方、ＲＡＭ６１の出力端子は補間器３９
に接続されている。

【００３４】ＲＡＭ６１の読み出し／書き込みアドレス
はセレクタ６３を介してＲＡＭ６１に供給される。セレ
クタ６３にはカウンタ４２が出力するステップナンバＣ
ＮＴおよびチャンネルラッチ５３が出力するＣＨＳＥＬ
が入力されている。このうちステップナンバＣＮＴはＲ
ＡＭ６１の読み出し用のアドレスであり、ＣＨＳＥＬは
ＲＡＭ６１の書き込み用のアドレスである。セレクタ６
３は、書込制御部６２から入力するセレクト信号に基づ
き、ＣＮＴまたはＣＨＳＥＬをＲＡＭ６１に出力する。

【００３５】カウンタ４２はＤＳＰ３３の演算ステップ
に同期してカウント動作を行っており、そのカウント値
であるステップナンバＣＮＴによってＲＡＭ６１を読み
出すことにより、ＤＳＰ３３の各動作ステップに応じた
係数をＲＡＭ６１から供給する。

【００３６】他方、ＣＨＳＥＬは、チャンネルラッチ５
３の出力であり、ＣＰＵ１０はＲＡＭ６１に係数を書き
込む際、その書き込みに先立ってこのチャンネルラッチ
５３にＲＡＭ６１中のどのステップの係数を書き換える
のか指定するステップナンバをラッチさせる。このラッ
チ操作の後でＲＡＭ６１に対し書き込みを行う（書込パ
ルスＡおよびＢ発生）と、前述した１６ビットに変換さ
れたデータが、ＲＡＭ６１の指定したステップの記憶位
置に書き込まれる。

【００３７】書込制御部６２が出力するセレクト信号
は、通常はＣＮＴを選択しており、ＣＰＵ１０からＲＡ
Ｍ６１に対する新たな係数の書き込みを行うときにだ
け、ＲＡＭ６１に対する書込パルスと同期して一時的に
ＣＨＳＥＬの側を選択する。なお、この書き込みのため
のセレクト信号と書込パルスの発生は、ＣＮＴによるＤ
ＳＰ３３の係数の読み出しを妨げない裏のタイミングで
実行される。

【００３８】図５は補間制御部３８の詳細なブロック図
である。このレジスタはＤＳＰ演算部３３の動作ステッ
プを監視し、係数を補間するステップ（補間ステップ）
になったとき、その旨の信号や補間レートなどを出力す
る回路である。補間ステップナンバを記憶する補間ステ
ップラッチ７１、各補間ステップの補間レートをラッチ
する補間レートラッチ７０は補間チャンネル毎にそれぞ
れ１６個並列に設けられている。補間レートラッチ７０
および補間ステップラッチ７１はともにＣＰＵインタフ
ェース３０（インタフェースバス３１）に接続され、前
述した様な方法で書込データとして入力される補間レー
トおよび補間ステップナンバを記憶する。また、補間レ
ートラッチ７０，補間ステップラッチ７１には、それぞ
れ書込制御部８１，８２が接続されている。書込制御部
８１は、書込データとして補間レートが入力されるタイ
ミングに１６個の補間レートラッチの対応する１つに対
して書込パルスを出力する。また、書込制御部８２は、
書込データとして補間ステップナンバが入力されるタイ
ミングに１６個の補間ステップラッチの対応する１つに
対して書込パルスを出力する。

【００３９】書込制御部８１には書き込みを行う補間チ
ャンネルを指示するチャンネルセレクト信号ＣＨＳＥＬ
が入力されるとともに書込パルス発生部５８から補間レ
ート書込パルスが入力される。書込制御部８１はこれら
の信号に基づき所定のタイミング（補間レートが書込デ
ータとして供給されるタイミング）に所定のチャンネル
のラッチに対して書込パルスを出力する。一方、書込制
御部８２にはチャンネルセレクト信号ＣＨＳＥＬが入力
されるともに書込パルス発生部５８から補間ステップ書
込パルスが入力される。書込制御部８２はこれらの信号
に基づき所定のタイミング（補間ステップナンバが書込
データとして供給されるタイミング）に補間ステップラ
ッチの対応チャンネルに対して書込パルスを出力する。
また、この書込制御部８２の書込パルスはラッチ７５に
も入力される。ラッチ７５は１６チャンネルの補間チャ
ンネルに対応して１６個設けられており、当該補間チャ
ンネルに新たな補間データがセットされた旨を記憶する
ものである。

【００４０】上記の動作で補間ステップラッチ７１にラ
ッチされた補間ステップナンバは比較器７３に入力され
る。比較器７３は各補間ステップラッチ７１（補間チャ
ンネル）に対応して１６個並列に設けられている。各比
較器７３は各補間ステップラッチ７１にラッチされてい
る補間ステップナンバとそのときのＣＮＴの値（現在の
動作ステップ）とを比較する。何れかの比較器で補間ス
テップナンバとＣＮＴとが一致した場合には、その比較
器から一致信号が出力される。この一致信号はエンコー
ダ７４および一致検出回路７８に入力されるとともに、
ラッチ７５のクリア端子およびゲート７６の制御端子に
入力される。

【００４１】エンコーダ７４は一致信号のチャンネルナ
ンバを４ビットのバイナリデータに変換して現在補間動
作を行うべき補間チャンネルナンバ（処理チャンネルナ
ンバ）ＩＣＨとして出力する。このＩＣＨは補間器３９
に入力されるとともにセレクタ７２に入力される。セレ
クタ７２は補間レートラッチ７０のうちＩＣＨに対応す
るチャンネルの補間レートをＩＲＡＴＥとして補間器３
９に対して出力する。一致検出回路７８は何れかの比較
器７３で一致信号が出力されたとき一致パルスＩＰを補
間器３９に出力する。一致検出回路７８が生成する一致
パルスＩＰは一致信号が入力されたチャンネルに無関係
に同一のラインに出力される。

【００４２】前記ラッチ７５はゲート７６を介して書込
検出回路７７に接続されている。補間ステップラッチ７
１の何れかのチャンネルに書込パルスが出力されたと
き、同時に１６個並列に設けられているラッチ７５のう
ち書込パルスの出力された補間チャンネルに対応する１
つにそのパルスがラッチされる。ラッチされたパルス
は、該書込パルス発生後、動作ステップナンバＣＮＴと
書き込まれた補間ステップナンバが最初に一致したとき
（最初の補間処理動作において）、比較器７３が出力す
る一致信号でゲート７６が開かれることにより書込検出
回路７７に出力される。書込検出回路７７はパルスが入
力されたとき係数変更パルスＣＣを生成して補間器３９
に出力する。書込検出回路７７が生成する係数変更パル
スＣＣはパルスが入力されたチャンネルに無関係に同一
のものである。ここで、上述したように比較器７３の一
致信号がラッチ７５のクリア信号およびゲート７６の制
御信号を兼ねるため（ゲート７６はパルスの立ち上がり
エッジをトリガとし、ラッチ７５はパルスの立ち下がり
をクリア信号として用いるため）、書込制御部８２が書
込パルスを出力した直後に比較器７３が一致信号を出力
したときの１回のみパルスが書込検出回路７７に入力さ
れる。したがって、補間ステップナンバを書き込んだ直
後の１回目の一致パルスＩＰ出力時にだけ係数変更パル
スＣＣが出力されることになる。この係数変更パルスＣ
Ｃは補間器３９に入力され、それまで記憶していた内容
を破棄して、新たに設定した補間ステップナンバの示す
ステップの現係数を初期値として設定するためのパルス
として機能する。

【００４３】図６は補間器３９の詳細なブロック図であ
る。係数レジスタ３７から入力される係数データは比較
器９０，セレクタ９３およびセレクタ１０１の入力端子
０に入力される。セレクタ１０１のもう一方の入力端子
１にはディレイを介してデュアルポートＲＡＭ９６が接
続されている。セレクタ１０１にセレクト信号が入力さ
れないとき（非補間時：０）には係数レジスタ３７から
入力された係数をそのままＤＳＰ演算部３３に出力す
る。セレクト信号が入力されたとき（補間時：１）には
デュアルポートＲＡＭ９６のデータをＤＳＰ演算部３３
に出力する。

【００４４】セレクタ１０１のセレクト信号端子にはゲ
ート１０６が接続されている。ゲート１０６には一致パ
ルスＩＰおよび係数変更パルスＣＣを反転した＊ＣＣ信
号が入力される。したがって、一致パルスＩＰが出力さ
れないタイミング（非補間時）、および、一致パルスＩ
Ｐおよび係数変更パルスＣＣの両方が出力されたタイミ
ング、すなわち、当該補間チャンネルが新たな補間デー
タで補間処理を行う場合の最初の補間処理においては係
数レジスタから入力される係数データをそのままＤＳＰ
演算部３３に出力する。すなわち、新たな補間ステップ
が設定された直後のその補間ステップにおいては、その
ステップの係数の現在値がとりあえずセレクタ１０１か
ら出力される。また、この値が後述するセレクタ９３の
働きにより、ＲＡＭ９６内の該補間チャンネルの位置に
初期データとして書き込まれる。該補間チャンネルはＩ
ＣＨにより指定される。一致パルスＩＰが出力され係数
変更パルスＣＣが出力されないタイミング、すなわち、
２回目以後の補間処理タイミングには、セレクタ１０１
は１ディレイしたデュアルポートＲＡＭ９６のデータを
ＤＳＰ演算部３３に出力する。

【００４５】係数を目標値に向けて歩進させてゆくため
の回路は比較器９０，符号制御回路９１，加算器９２，
セレクタ９３，前記デュアルポートＲＡＭ９６，書込パ
ルス発生器９９および信号のタイミングを合わせるため
に適宜設けられる複数のディレイからなっている。比較
器９０は現在の（補間途中の）係数値Ａ（デュアルポー
トＲＡＭ９６から読み出された値）と目標値Ｂ（係数レ
ジスタから入力される新たな係数データ）とを比較し、
ほぼ一致したとき一致信号ＥＱを出力し、Ａ＞Ｂのとき
不一致信号“Ａ＞Ｂ”を出力する回路である。比較器９
０にはレートデコーダ１０２から比較器制御データＣＰ
Ｃが入力される。比較器制御データＣＰＣは歩進量と同
種のデータであり、比較器９０は補間中の係数と目標値
（新係数）との差が歩進量以下になったとき、次に歩進
すると目標値を越えてしまうため、一致信号ＥＱを出力
する。

【００４６】レートデコーダ１０２には補間制御部から
３ビットの補間レートＩＲＡＴＥが入力される。レート
デコーダ１０２はこの補間レートＩＲＡＴＥの値に基づ
き、図７に示す補間レートテーブルを参照して歩進量を
割り出し、符合制御回路９１に入力する。ＩＲＡＴＥが
７（１１１）の場合には、補間することなく直接目標値
を出力する旨の指定であるため、歩進量を出力せずにＤ
ＩＲＥＣＴ信号を出力する。この信号はゲート９７に入
力される。

【００４７】また、前記比較器制御データＣＰＣは、図
７の補間レートテーブルで割り出される歩進量のうち１
が立っているビット（桁）を示すデータである。この歩
進量を用いて補間中の係数を歩進させてゆく場合、この
ビットよりも下位のビットは変化しないため、比較器９
０はこれよりも上位のビットついてのみ比較を行えばよ
く、その差が前記１が立っているビットの値になったと
き一致信号ＥＱを出せばよいことになる。

【００４８】また、比較器９０はＡ＞Ｂのときのみ不一
致信号“Ａ＞Ｂ”を出力するが、この信号は符号制御回
路９１に入力される。符合制御回路９１には上述したよ
うにレートデコーダ１０２から歩進量が入力されてい
る。符合制御回路９１は不一致信号に基づいて歩進量の
正／負を決定して加算器９２に出力する。すなわち、不
一致信号が出力された場合には目標値が下にある（Ａ＞
Ｂ）ため歩進量を負にし、不一致信号が出力されない場
合には目標値が上にある（Ａ＜Ｂ）ため歩進量を正にし
て加算器９２に出力する。なお、Ａ≒Ｂのときにも不一
致信号が出力されないが、この場合はＥＱ信号が出力さ
れてセレクタ９３が切り換わり歩進量が用いられないた
めその正負は問題とならない。

【００４９】加算器９２のもう一方の入力端子には、前
記比較器９０のＡ端子と同様にデュアルポートＲＡＭ９
６から出力される値（現在の係数値）が入力される。加
算器９２は、この係数値に歩進量を加算（減算）して歩
進した新たな係数値を出力する。この補間値はセレクタ
９３の入力端子０に入力される。セレクタ９３の入力端
子１には係数レジスタが出力した係数データが入力され
ている。セレクタ９３のセレクト信号端子にはＯＲ回路
９７が接続されており、このＯＲ回路９７には係数変更
パルスＣＣ，ＤＩＲＣＴ信号および一致信号ＥＱが入力
される。これらのうちいずれかの信号が入力されたとき
セレクタ９３は係数レジスタ３７から供給される係数デ
ータをデュアルポートＲＡＭ９６の書込データ端子に入
力し、いずれの信号も入力されないときには加算器９２
の加算結果のデータをデュアルポートＲＡＭ９６に入力
する。係数変更パルスＣＣが入力されたときは、当該チ
ャンネルにおける新たな補間処理動作のスタートである
ため、それまでの補間データに代えて新たな補間データ
の係数（旧係数）に書き換えるためセレクタ９３の入力
端子１から係数データを入力する。ＤＩＲＥＣＴ信号は
最大の補間レートに対応する信号であり、この信号が出
力された場合には、旧係数から新係数へ補間することな
く直接切り換える。このため、この補間処理動作におい
てはＤＩＲＥＣＴ信号によってつねにセレクタを係数デ
ータ側に切り換えておき、係数レジスタ３７から入力さ
れる係数データが新係数に書き換えられた後の次の補間
ステップのタイミングで動作を終了するようにしてい
る。また、一致信号ＥＱが出力されたときには、補間の
目標値である係数データをデュアルポートＲＡＭ９６に
取り込んで補間処理は終了状態になり、その補間ステッ
プでは、該係数データの値を毎回出力する。

【００５０】なお、デュアルポートＲＡＭ９６の書込パ
ルスは一致パルスＩＰに基づいて書込パルス発生回路９
９が発生する。また、デュアルポートＲＡＭ９６には一
致チャンネルＩＣＨが書込アドレス，読出アドレスとし
て供給される。補間処理された係数を同一アドレスに記
憶するため、書込アドレスは読出アドレスから２ディレ
イののち供給される。

【００５１】前記比較器９０から一致信号ＥＱが出力さ
れたとき、補間処理動作が終了する。この補間処理動作
の終了を示す一致信号ＥＱはＣＰＵインタフェース３０
のラッチ５４に入力される。図３において、ラッチ５４
は補間チャンネル毎に１６個（１６ビット）並列に設け
られている。ラッチ５４のデータはセレクタ５５に入力
される。セレクタ５５にはアドレスデコーダ５７が接続
されており、セレクタ５５はデコーダ５７の信号により
１６チャンネルのラッチ５５の上位８ビットまたは下位
８ビットのいずれか一方を選択する。選択された８ビッ
トデータはバッファ５６に記憶される。バッファ５６に
記憶されたデータはＩ／Ｏ制御部５１のイネーブル信号
によりＣＰＵ１０に読み取られ、これによって、ＣＰＵ
１０はどの補間チャンネルの補間処理動作が終了したか
を判断することができる。

【００５２】なお、上記補間器３９の説明（図６）説明
においてディレイ回路の説明は省略したが、各部の動作
タイミングを一致させるため、楽音信号のサンプリング
クロック単位のディレイ、ＣＮＴクロック単位のディレ
イ、システムクロックφ単位のディレイが適宜挿入され
ている。

【００５３】以上の構成により、マイクロプログラムの
各ステップに用いられる係数のうち補間データで指定さ
れた係数のみが、リアルタイムで変更（補間）され、Ｄ
ＳＰ演算部３３に出力される。このＤＳＰ２１の動作を
時系列に説明すると以下のようになる。

【００５４】演奏に先立って（電源オン時や音色指定時
ＤＳＰの付与する効果の選択時などに）それぞれ付与し
たい効果のマイクロプログラムを設定するとともに２５
６ステップのそれぞれの演算に用いる係数データを順次
ＲＡＭ６１に記憶する。この記憶動作は第０ステップ〜
第２５６ステップの係数をＲＡＭ６１に入力することに
よって行われる。

【００５５】演奏動作の開始に伴って、同時にＤＳＰ２
１も動作する。入力レジスタ３６から楽音波形データを
取り込んで、ＤＳＰ演算部３３で該楽音波形データに対
し、補間器３９から出力される係数を用い、マイクロプ
ログラムメモリ４３に設定されたマイクロプログラムで
規定される演奏処理を施して、出力レジスタ４４を介し
てＤＡＣ２３に出力する。

【００５６】同時に、２５６ステップの係数のうち、演
奏中にペダルやホイール等の演奏操作子でリアルタイム
に制御すべく（演奏者によって）指定された係数につい
て、１６ある補間チャンネルのうちの１つのチャンネル
を割り当て、補間制御部３８内の割り当てたチャンネル
に対応するラッチに、その係数のステップを示す補間ス
テップナンバと、その係数の値を制御する操作子に応じ
た補間レートを設定する（補間データの設定）。なお、
リアルタイムに値を可変制御する係数については、新し
い係数値が供給されたとき、いきなりその値に変化する
とクリックノイズ等のノイズが発生する可能性があるの
で、リアルタイム制御する係数は、全て、補間をされる
ように補間データを設定したほうが望ましい。リアルタ
イム制御する係数の数が多く、補間チャンネルが足りな
くなった場合は、補間チャンネルを用意できなかったチ
ャンネルについてはＣＰＵ１０に補間を任せたり、リア
ルタイム制御において時間変化の少ない係数の補間チャ
ンネルの処理を切り上げて変化の多い係数にまわす等の
処理をするとよい。

【００５７】演奏中にペダルやホイールなどの操作子が
操作されると、ＣＰＵ１０は、操作された操作子によっ
てコントロールされるべく設定されている係数につい
て、該操作子の操作量に応じた新係数を発生し、係数レ
ジスタ３７の該係数のステップ位置に発生した新係数を
書き込む。その係数について、いずれかの補間チャンネ
ルによる補間が設定されていた場合、ＣＰＵ１０ははそ
の係数の値が元の値から大きく変化していても、何ら気
にすることなく係数レジスタ３７に書き込んでよい。大
きな変化があっても、補間器３９の働きにより、滑らか
に変化する係数としてＤＳＰ演算部３３に供給される。

【００５８】なお、リアルタイムに係数を変更制御する
方法については、演奏操作子に応じた制御ではなく、楽
音の発生や終了の時間を起点として、係数の時間変化を
予め設定しておき、その設定にしたがって順次係数値に
変更するようにしてもよい。その場合、公知の「補間器
を用いたエンベロープ発生のＣＰＵによるステート制御
方式」にならって、各ステートの開始時点で、そのステ
ートの変化レートを制御中の係数を補間している補間チ
ャンネルの補間レートラッチ７０に供給し、目標値を新
たな係数として係数レジスタ３７に供給する。その場合
ＣＰＵ１０は、各ステートの終了を、ラッチ５４の対応
する補間チャンネルのＥＱ信号の読み込みで検出し、順
次ステートを進めながら制御を行う。

【００５９】また、係数に対する補間チャンネルの割り
当てについても、演奏操作に先立って各音色や効果枚に
設定しておくほかに、入力のあった演奏操作子に対しリ
アルタイムに割り当てていく方法も考えられる。

【００６０】なお、補間動作は１６チャンネル並行して
行うことができる。補間ステップと補間チャンネルの対
応は任意である。

【００６１】なお、補間器３９が補間動作を実行するの
は２５６ステップのうち最大１６ステップのみである。
したがって、補間器３９の空き時間に、その加算器や比
較器などの演算回路をＤＳＰ演算部３３の補助的演算回
路として用いてもよい。これはマイクロコードをそのよ
うに設定することによって実現可能である。なお、この
場合において空き時間か否かは一致パルスＩＰが出力さ
れているか否かで判断することができる。

【００６２】

【発明の効果】このようにこの発明によれば、多くの係
数のうち一部の係数を任意に選択してリアルタイムに補
間変更することができるため、最小限のハード構成で効
果的な係数の変更をすることができる。

【図面の簡単な説明】

【図１】この発明が適用される電子楽器のブロック図

【図２】同電子楽器のＤＳＰのブロック図

【図３】同ＤＳＰのＣＰＵインタフェースのブロック図

【図４】同ＤＳＰの係数レジスタのブロック図

【図５】同ＤＳＰの補間制御レジスタのブロック図

【図６】同ＤＳＰの補間器のブロック図

【図７】同ＤＳＰで用いられる補間レートと歩進量の関
係を示す図

【符号の説明】

３０−ＣＰＵインタフェース ３３−ＤＳＰ演算部 ３７−係数レジスタ ３８−補間制御レジスタ ３９−補間器 ６１−（係数を記憶する）ＲＡＭ ７０−補間レートラッチ ７１−補間ステップラッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の係数を用いて波形処理演算を実行
   する演算手段と、 前記複数の係数を記憶する係数記憶手段と、 前記複数の係数のなかから一部の係数を指定する係数指
   定手段と、 該係数指定手段で指定された係数の値を変更する係数変
   更手段と、 値が変更された係数を入力し、変更前の値から変更後の
   値へ補間しつつ前記演算手段に供給する補間手段と、 を備えた信号処理装置であって、 前記補間手段は、前記複数の係数の数よりも少ない数の
   チャンネルを有し、 前記指定された係数を該チャンネルにそれぞれ選択的に
   割り当てる割り当て手段と、 を備えた信号処理装置。