JP4404065B2

JP4404065B2 - デジタル信号処理装置

Info

Publication number: JP4404065B2
Application number: JP2006109233A
Authority: JP
Inventors: 純也浦
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-04-12
Filing date: 2006-04-12
Publication date: 2010-01-27
Anticipated expiration: 2026-04-12
Also published as: JP2007280310A; KR100899258B1; CN101055492A; CN100492256C; KR20070101779A

Description

この発明は、オーディオ機器等に好適なデジタル信号処理装置に関する。

周知の通り、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ；デジタル信号処理装置）は、所定時間長のサンプリング周期毎に、入力オーディオサンプル列に対して所定の係数列を畳み込むための積和演算等、各種の演算処理を繰り返し実行する機能を有している。

現在、ＤＳＰは、携帯電話機等の小型携帯電子機器へ搭載されるようになってきており、このため、省電力化が求められるようになってきている。この発明の目的は、ＤＳＰの消費電力を現状よりもさらに低減することにある。

ＤＳＰの消費電力を低減するためには、共用化可能な回路は極力共用化することが重要である。このような観点から、本発明は、所定範囲のアドレスデータを繰り返し出力するプログラムカウンタと、複数のエリアに係数を各々記憶し、チップセレクト信号がアクティブレベルである場合に、前記プログラムカウンタから出力されるアドレスデータにより指定されたエリア内の係数を読み出し指令に応じて出力する係数メモリと、複数の命令を複数のエリアに各々記憶し、前記プログラムカウンタから出力されるアドレスデータにより指定されたエリア内の命令を出力するプログラムメモリと、前記プログラムメモリから出力される命令に従って演算を行う演算部とを具備し、前記プログラムメモリから出力される命令に基づいて、前記係数メモリに与えるチップセレクト信号をアクティブレベルとするか否かの切り換えを行うように構成したことを特徴とするデジタル信号処理装置を提供する。

かかる発明によれば、プログラムカウンタが係数メモリに対する読み出しアドレスを生成するため、係数メモリに対する読み出しアドレスを発生する回路を別途設ける必要がなく、その分だけ電力消費が低減される。また、命令単位でチップセレクト信号をアクティブレベルにするか否かの切り換えを行うことができるため、係数の読み出しを行わない命令の実行時には、係数メモリに与えるチップセレクト信号を非アクティブレベルとし、係数メモリの消費電力を抑えることができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態であるＤＳＰの構成を示すブロック図である。このＤＳＰにおいて、プログラムカウンタ１は、所定時間長のサンプリング周期毎にカウント値０からカウント値Ｎ−１までカウントを行い、カウント値をアドレスデータＡＤＲとして出力するカウンタである。このアドレスデータＡＤＲは、プログラムＲＡＭ２に読み出しアドレスとして与えられるとともに、セレクタ５を介することにより係数ＲＡＭ４に読み出しアドレスとして与えられる。

プログラムＲＡＭ２は、０番地〜Ｎ−１番地の各エリアを有しており、１サンプリング周期の間に実行すべきＮステップの命令を各エリアに記憶している。プログラムＲＡＭ２の各エリアに記憶された命令は、係数ＲＡＭ４に対するチップセレクト信号ＣＳをアクティブレベルとするか否かを指定する係数ＲＡＭイネーブルビットＥＮを含んでいる。そして、プログラムＲＡＭ２は、アドレスデータＡＤＲにより指定されるエリア内の命令を出力する。このプログラムＲＡＭ２から出力される命令の係数ＲＡＭイネーブルビットＥＮが“１”である場合は、係数ＲＡＭ４に供給するチップセレクト信号ＣＳはアクティブレベルであるＨレベルとされ、係数ＲＡＭイネーブルビットＥＮが“０”である場合、チップセレクト信号ＣＳは非アクティブレベルであるＬレベルとされる。命令デコーダ３は、プログラムＲＡＭ２から出力された命令を解釈し、例えば係数ＲＡＭ４に対する読み出し指令等、命令を実行するための各種制御信号を出力する。

演算部６は、命令デコーダ３から供給される制御信号に従い、信号処理のための演算を行う手段である。一般的なＤＳＰと同様、本実施形態によるＤＳＰは、係数ＲＡＭ４から出力される係数列を外部から与えられる入力オーディオサンプル列あるいはこのＤＳＰ内において何らかの信号処理を経たサンプル列に畳み込む演算処理を実行可能である。図１にはこの畳み込み演算処理のための乗算器６１、加算器６２およびレジスタ６３が図示されている。

ＲＡＭ群７は、入力部８を介して与えられる入力オーディオサンプル、演算部６による信号処理の中間結果であるデータあるいは信号処理の最終結果である出力オーディオサンプルを一時的に記憶する手段である。ＲＡＭ群７に記憶された入力オーディオサンプル列は、演算部６に供給される。また、ＲＡＭ群７に記憶された信号処理の最終結果である出力オーディオサンプルは出力部９を介して外部に出力される。

係数ＲＡＭ４は、畳み込み演算等に用いる係数を記憶するＲＡＭであり、０番地〜Ｎ−１番地の各エリアを有している。係数ＲＡＭ４の各エリアの記憶内容はプログラムＲＡＭ２の各エリアの記憶内容と対応している。すなわち、プログラムＲＡＭ２のｋ番地に係数を使用する演算の実行を指令する命令が記憶される場合、その係数は係数ＲＡＭ４のｋ番地に記憶されるようになっている。セレクタ５は、係数ＲＡＭ４に供給されるチップセレクト信号ＣＳがアクティブレベル（Ｈレベル）である場合、プログラムカウンタ１が出力するアドレスデータＡＤＲを読み出しアドレスとして係数ＲＡＭ４に供給し、チップセレクト信号ＣＳが非アクティブレベル（Ｌレベル）である場合、固定値「０」を読み出しアドレスとして係数ＲＡＭ４に供給する。係数ＲＡＭ４は、一般的なＲＡＭと同様、記憶したデータを読み出してＲＡＭ外部に出力するセンスアンプを有しており、チップセレクト信号ＣＳがアクティブレベルである場合にはセンスアンプに電源が供給され、チップセレクト信号ＣＳが非アクティブレベルである場合にはセンスアンプに対する電源の供給が遮断されるようになっている。そして、係数ＲＡＭ４は、チップセレクト信号ＣＳがＨレベルである状態において読み出し指令がリードイネーブル端子ＲＥに与えられた場合、センスアンプにより、読み出しアドレスに対応したエリアから係数を読み出して演算部６に出力する。

以上の他、ＤＳＰは、外部から与えられるデータにより係数ＲＡＭ４やプログラムＲＡＭ２の記憶内容を書き換えるための回路を備えているが、この発明との関係が薄いため、その図示は省略されている。

以上の構成において、プログラムカウンタ１が出力するアドレスデータＡＤＲは、プログラムＲＡＭ２に読み出しアドレスとして与えられ、プログラムＲＡＭ２からアドレスデータＡＤＲによりアドレス指定されたエリア内の命令が読み出される。この命令が係数ＲＡＭ４からの係数の読み出しを伴う演算処理を指示するものである場合、その係数ＲＡＭイネーブルビットＥＮは“１”となっている。このため、係数ＲＡＭ４に対するチップセレクト信号ＣＳはアクティブレベルとなり、セレクタ５は、プログラムカウンタ１が出力するアドレスデータＡＤＲを読み出しアドレスとして係数ＲＡＭ４に出力する。また、プログラムＲＡＭ２から与えられる命令が係数ＲＡＭ４からの係数の読み出しを伴う演算処理を指示するものである場合、命令デコーダ３は、係数ＲＡＭ４に対し、読み出し指令を出力する。これにより、係数ＲＡＭ４からアドレスデータＡＤＲによりアドレス指定されたエリア内の係数が読み出され、演算部６においてこの係数を使用した演算処理が行われる。

一方、プログラムＲＡＭ２から読み出された命令が係数ＲＡＭ４からの係数の読み出しを伴わない演算処理を指示するものである場合、その係数ＲＡＭイネーブルビットＥＮは“０”となっている。このため、係数ＲＡＭ４に対するチップセレクト信号ＣＳは非アクティブレベルとなり、セレクタ５は、プログラムカウンタ１が出力するアドレスデータＡＤＲを読み出しアドレスとして「０」を出力する。このため、係数ＲＡＭ４では、読み出し動作は行われず、無駄な電力消費が回避される。

以上説明したように、本実施形態によれば、プログラムカウンタ１から出力されるアドレスデータＡＤＲが係数ＲＡＭ４に読み出しアドレスとして供給されるので、係数ＲＡＭ４に対する読み出しアドレスを発生する回路を別途設ける必要がなく、その分だけ電力消費が低減される。また、上記実施形態によれば、係数ＲＡＭ４からの係数の読み出しを伴う演算処理を指示する命令の実行時に限り、係数ＲＡＭ４に対するチップセレクト信号ＣＳがアクティブレベルとされるので、係数ＲＡＭ４の消費電力を低減することができる。さらに上記実施形態によれば、チップセレクト信号ＣＳが非アクティブレベルであるとき、セレクタ５により、係数ＲＡＭ４に供給する読み出しアドレスが「０」に固定される。従って、係数ＲＡＭ４の内部のアドレスデコーダの消費電力を低減することができる。なお、チップセレクト信号ＣＳが非アクティブレベルであるときにアドレスデコーダが動作しないように係数ＲＡＭ４が構成されている場合には、このセレクタ５は不要である。また、上記実施形態では、係数や命令を記憶するためのメモリとしてＲＡＭを用いたが、このメモリとしてＲＯＭなどの他の種類のメモリを用いてもよい。また、上記実施形態では、命令に係数ＲＡＭイネーブルビットＥＮを設けたが、このような特定のビットを命令に設けず、命令デコーダ３が命令のコード内容から係数ＲＡＭ４からの係数の読み出しが行われるか否かを判断し、判断結果に従ってチップセレクト信号ＣＳのレベル切り換えを行うようにしてもよい。

この発明の一実施形態であるＤＳＰの構成を示すブロック図である。

符号の説明

１……プログラムカウンタ、２……プログラムＲＡＭ、３……命令デコーダ、４……係数ＲＡＭ、５……セレクタ、６……演算部、７……ＲＡＭ群、８……入力部、９……出力部。

Claims

所定範囲のアドレスデータを繰り返し出力するプログラムカウンタと、
複数のエリアに係数を各々記憶し、チップセレクト信号がアクティブレベルである場合に、前記プログラムカウンタから出力されるアドレスデータにより指定されたエリア内の係数を読み出し指令に応じて出力する係数メモリと、
前記係数メモリに記憶された係数を使用する否かを示す係数メモリイネーブルビットを各々含む複数の命令を複数のエリアに各々記憶し、前記プログラムカウンタから出力されるアドレスデータにより指定されたエリア内の命令を出力するプログラムメモリと、
前記プログラムメモリから出力される命令に従って前記係数メモリから出力される係数を使用する演算を含む各種の演算を行う演算部とを具備し、
前記プログラムメモリから出力される命令に含まれる係数メモリイネーブルビットに従って、前記係数メモリに与えるチップセレクト信号をアクティブレベルとするか否かの切り換えを行うとともに、前記係数メモリに与えるチップセレクト信号を非アクティブレベルとする場合に、前記係数メモリに与える読み出しアドレスを所定値に固定する手段を具備することを特徴とするデジタル信号処理装置。