JP2546098B2 - 電子楽器 - Google Patents
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/002—Instruments in which the tones are synthesised from a data store, e.g. computer organs using a common processing for different operations or calculations, and a set of microinstructions (programme) to control the sequence thereof
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
- G10H1/186—Microprocessor-controlled keyboard and assigning means
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【0001】
【産業上の利用分野】この発明は、楽音形成用のデータ
と動作制御用のデータを記憶するメモリに対して夫々の
データを利用する別々の装置から共通バスを介して選択
的にアクセスできるようにした電子楽器に関し、特に、
そのためのメモリアクセス方式の改良に関する。
と動作制御用のデータを記憶するメモリに対して夫々の
データを利用する別々の装置から共通バスを介して選択
的にアクセスできるようにした電子楽器に関し、特に、
そのためのメモリアクセス方式の改良に関する。
【0002】
【従来の技術】楽音形成用のデータ(例えば波形サンプ
ルデータ)と動作制御用のデータ(例えばコンピュータ
のプログラムデータ)を共通のメモリに記憶し、夫々の
データを利用する別々の装置(例えば波形サンプルデー
タを利用するための音源装置とプログラムデータを利用
するためのコンピュータ装置)によって共通バスを介し
て該メモリに選択的にアクセスする技術が知られてい
る。従来のこの種の技術におけるメモリアクセス方式
は、メモリアクセスのために固定された時分割タイムス
ロットを各装置若しくはシステムに割り当てるようにし
ていた。例えば、音源装置における複数の楽音発生チャ
ンネルに対応して所定のメモリアクセス用時分割タイム
スロットを夫々割り当て、コンピュータ装置のためにも
所定のメモリアクセス用時分割タイムスロットを割り当
て、夫々に割り当てられたタイムスロットでのみメモリ
へのアクセスが可能であった。
ルデータ)と動作制御用のデータ(例えばコンピュータ
のプログラムデータ)を共通のメモリに記憶し、夫々の
データを利用する別々の装置(例えば波形サンプルデー
タを利用するための音源装置とプログラムデータを利用
するためのコンピュータ装置)によって共通バスを介し
て該メモリに選択的にアクセスする技術が知られてい
る。従来のこの種の技術におけるメモリアクセス方式
は、メモリアクセスのために固定された時分割タイムス
ロットを各装置若しくはシステムに割り当てるようにし
ていた。例えば、音源装置における複数の楽音発生チャ
ンネルに対応して所定のメモリアクセス用時分割タイム
スロットを夫々割り当て、コンピュータ装置のためにも
所定のメモリアクセス用時分割タイムスロットを割り当
て、夫々に割り当てられたタイムスロットでのみメモリ
へのアクセスが可能であった。
【0003】
【発明が解決しようとする課題】そのため、音源装置に
おいて或るチャンネルに音が割り当てられていない場合
は、そのチャンネルでは楽音形成のためにメモリを利用
する必要がないのでメモリアクセスを行わないにもかか
わらず、該チャンネルのために所定のメモリアクセス用
時分割タイムスロットが割り当てられてしまい、その分
無駄になっていた。特に、コンピュータ装置にとって
は、予め割り当てられた所定のメモリアクセス用時分割
タイムスロットしか利用できないので、アドレス処理レ
ートを上げることができず、プログラムの実行効率が悪
くなる、といういう問題があった。一般に電子楽器にお
いては、高級機種になるほど、同時発音可能数を確保す
るために多数の楽音発生チャンネルを設けるが、平均的
に見ると、同時に利用されているチャンネル数はそれほ
ど多数ではないのが普通である。従って、楽音発生チャ
ンネルのためのメモリアクセス用時分割タイムスロット
の多くが利用されずに無駄になっている一方で、コンピ
ュータ装置用のメモリアクセス用時分割タイムスロット
は常に限られた数しかないので、コンピュータの実行効
率が悪くなり、その分コンピュータの負担が増大する、
という矛盾した事態を招いていた。
おいて或るチャンネルに音が割り当てられていない場合
は、そのチャンネルでは楽音形成のためにメモリを利用
する必要がないのでメモリアクセスを行わないにもかか
わらず、該チャンネルのために所定のメモリアクセス用
時分割タイムスロットが割り当てられてしまい、その分
無駄になっていた。特に、コンピュータ装置にとって
は、予め割り当てられた所定のメモリアクセス用時分割
タイムスロットしか利用できないので、アドレス処理レ
ートを上げることができず、プログラムの実行効率が悪
くなる、といういう問題があった。一般に電子楽器にお
いては、高級機種になるほど、同時発音可能数を確保す
るために多数の楽音発生チャンネルを設けるが、平均的
に見ると、同時に利用されているチャンネル数はそれほ
ど多数ではないのが普通である。従って、楽音発生チャ
ンネルのためのメモリアクセス用時分割タイムスロット
の多くが利用されずに無駄になっている一方で、コンピ
ュータ装置用のメモリアクセス用時分割タイムスロット
は常に限られた数しかないので、コンピュータの実行効
率が悪くなり、その分コンピュータの負担が増大する、
という矛盾した事態を招いていた。
【0004】この発明は上述の点に鑑みてなされたもの
で、楽音形成用のデータと動作制御用のデータを記憶す
るメモリに対して夫々のデータを利用する別々の装置か
ら共通バスを介して選択的にアクセスする場合におい
て、無駄なく効率的にメモリアクセスできるようにした
電子楽器を提供しようとするものである。また、この発
明は、互いに独立に動作する少なくとも2つの楽音合成
若しくは制御のためのシステムと、各システムに対応し
て、該システムで利用するデータを記憶するためのメモ
リとを具備する場合において、無駄なく効率的にメモリ
アクセスできるようにした電子楽器を提供しようとする
ものである。
で、楽音形成用のデータと動作制御用のデータを記憶す
るメモリに対して夫々のデータを利用する別々の装置か
ら共通バスを介して選択的にアクセスする場合におい
て、無駄なく効率的にメモリアクセスできるようにした
電子楽器を提供しようとするものである。また、この発
明は、互いに独立に動作する少なくとも2つの楽音合成
若しくは制御のためのシステムと、各システムに対応し
て、該システムで利用するデータを記憶するためのメモ
リとを具備する場合において、無駄なく効率的にメモリ
アクセスできるようにした電子楽器を提供しようとする
ものである。
【0005】
【課題を解決するための手段】第1の観点に従えば、こ
の発明に係る電子楽器は、楽音形成用のデータと動作制
御用のデータを記憶するための記憶手段と、前記動作制
御用のデータを読み出してこのデータに基づき装置の動
作を制御する制御部と、前記楽音形成用のデータを読み
出して所定の第1のタイミングでこのデータを使用して
楽音信号を形成する音源部と、前記第1のタイミングよ
りも所定時間前の第2のタイミングで前記音源部より利
用要求信号を発生する要求信号発生手段と、通常は前記
制御部を前記記憶手段にアクセス可能にし、前記利用要
求信号が与えられたとき、前記楽音形成用のデータの読
み出しに必要な時間だけ前記音源部を前記記憶手段にア
クセス可能にするものであって、前記第1のタイミング
よりも前であって前記第2のタイミングよりも後の所定
の第3のタイミングまでは、前記制御部が前記記憶手段
にアクセスしていない場合にのみ前記音源部が該記憶手
段にアクセス可能であり、該第3のタイミングから前記
第1のタイミングまでは、前記音源部を前記記憶手段に
優先的にアクセス可能にするアクセス制御手段とを具備
したものである。
の発明に係る電子楽器は、楽音形成用のデータと動作制
御用のデータを記憶するための記憶手段と、前記動作制
御用のデータを読み出してこのデータに基づき装置の動
作を制御する制御部と、前記楽音形成用のデータを読み
出して所定の第1のタイミングでこのデータを使用して
楽音信号を形成する音源部と、前記第1のタイミングよ
りも所定時間前の第2のタイミングで前記音源部より利
用要求信号を発生する要求信号発生手段と、通常は前記
制御部を前記記憶手段にアクセス可能にし、前記利用要
求信号が与えられたとき、前記楽音形成用のデータの読
み出しに必要な時間だけ前記音源部を前記記憶手段にア
クセス可能にするものであって、前記第1のタイミング
よりも前であって前記第2のタイミングよりも後の所定
の第3のタイミングまでは、前記制御部が前記記憶手段
にアクセスしていない場合にのみ前記音源部が該記憶手
段にアクセス可能であり、該第3のタイミングから前記
第1のタイミングまでは、前記音源部を前記記憶手段に
優先的にアクセス可能にするアクセス制御手段とを具備
したものである。
【0006】第2の観点に従えば、この発明に係る電子
楽器は、互いに独立に動作する少なくとも2つの楽音合
成若しくは制御のためのシステムと、各システムに対応
して、該システムで利用するデータを記憶するための記
憶手段と、前記システムのうち所定の第1のシステムが
前記記憶手段にアクセスしないとき、他のシステムが該
記憶手段を利用可能であることを示す利用可能信号を発
生する手段と、前記システムのうち第2のシステムが所
定の第1のタイミングで前記記憶手段のデータを使用し
たいとき、前記第1のタイミングよりも所定時間前の第
2のタイミングで該第2のシステムから利用要求信号を
発生する手段と、前記利用可能信号が第1のシステムか
ら与えられていないとき前記第1のシステムを前記記憶
手段にアクセス可能にし、前記利用可能信号が第1のシ
ステムから与えられたとき他のシステムを前記記憶手段
にアクセス可能にし、前記利用可能信号が発生されてい
ないときに前記利用要求信号が与えられたならば、前記
第1のタイミングよりも前であって前記第2のタイミン
グよりも後の所定の第3のタイミングまでは、前記第1
のシステムが前記記憶手段にアクセスしていない場合に
のみ該利用要求信号を発した前記第2のシステムを該記
憶手段にアクセス可能にし、該第3のタイミングから前
記第1のタイミングまでは、該第2のシステムを前記記
憶手段に優先的にアクセス可能にし、その間は前記第1
のシステムが前記記憶手段にアクセスすることを不可と
するアクセス制御手段とを具備したものである。第3の
観点に従えば、この発明に係る電子楽器は、互いに独立
に動作する少なくとも2つの楽音合成若しくは制御のた
めのシステムと、各システムに対応して、該システムで
利用するデータを記憶するための記憶手段と、前記シス
テムのうち所定の第1のシステムとは別の第2のシステ
ムが所定の第1のタイミングで前記記憶手段のデータを
使用したいとき、前記第1のタイミングよりも所定時間
前の第2のタイミングで該第2のシステムから利用要求
信号を発生する手段と、通常は前記第1のシステムを前
記記憶手段にアクセス可能にし、前記利用要求信号が与
えられたとき、前記第1のタイミングよりも前であって
前記第2のタイミングよりも後の所定の第3のタイミン
グまでは、前記第1のシステムが前記記憶手段にアクセ
スしていない場合にのみ前記利用要求信号を発した前記
第2のシステムを該記憶手段にアクセス可能にし、該第
3のタイミングから前記第1のタイミングまでは、該第
2のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第1のシステムが前記記憶手段にアク
セスすることを不可とするアクセス制御手段とを具備し
たものである。
楽器は、互いに独立に動作する少なくとも2つの楽音合
成若しくは制御のためのシステムと、各システムに対応
して、該システムで利用するデータを記憶するための記
憶手段と、前記システムのうち所定の第1のシステムが
前記記憶手段にアクセスしないとき、他のシステムが該
記憶手段を利用可能であることを示す利用可能信号を発
生する手段と、前記システムのうち第2のシステムが所
定の第1のタイミングで前記記憶手段のデータを使用し
たいとき、前記第1のタイミングよりも所定時間前の第
2のタイミングで該第2のシステムから利用要求信号を
発生する手段と、前記利用可能信号が第1のシステムか
ら与えられていないとき前記第1のシステムを前記記憶
手段にアクセス可能にし、前記利用可能信号が第1のシ
ステムから与えられたとき他のシステムを前記記憶手段
にアクセス可能にし、前記利用可能信号が発生されてい
ないときに前記利用要求信号が与えられたならば、前記
第1のタイミングよりも前であって前記第2のタイミン
グよりも後の所定の第3のタイミングまでは、前記第1
のシステムが前記記憶手段にアクセスしていない場合に
のみ該利用要求信号を発した前記第2のシステムを該記
憶手段にアクセス可能にし、該第3のタイミングから前
記第1のタイミングまでは、該第2のシステムを前記記
憶手段に優先的にアクセス可能にし、その間は前記第1
のシステムが前記記憶手段にアクセスすることを不可と
するアクセス制御手段とを具備したものである。第3の
観点に従えば、この発明に係る電子楽器は、互いに独立
に動作する少なくとも2つの楽音合成若しくは制御のた
めのシステムと、各システムに対応して、該システムで
利用するデータを記憶するための記憶手段と、前記シス
テムのうち所定の第1のシステムとは別の第2のシステ
ムが所定の第1のタイミングで前記記憶手段のデータを
使用したいとき、前記第1のタイミングよりも所定時間
前の第2のタイミングで該第2のシステムから利用要求
信号を発生する手段と、通常は前記第1のシステムを前
記記憶手段にアクセス可能にし、前記利用要求信号が与
えられたとき、前記第1のタイミングよりも前であって
前記第2のタイミングよりも後の所定の第3のタイミン
グまでは、前記第1のシステムが前記記憶手段にアクセ
スしていない場合にのみ前記利用要求信号を発した前記
第2のシステムを該記憶手段にアクセス可能にし、該第
3のタイミングから前記第1のタイミングまでは、該第
2のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第1のシステムが前記記憶手段にアク
セスすることを不可とするアクセス制御手段とを具備し
たものである。
【0007】
【作用】第1の観点に従う電子楽器によれば、音源部が
楽音形成用のデータを所定の第1のタイミングで必要と
するときに、要求信号発生手段により前記第1のタイミ
ングよりも所定時間前の第2のタイミングで利用要求信
号が発生される。アクセス制御手段では、通常は制御部
を記憶手段にアクセス可能にしており、利用要求信号が
与えられたとき、楽音形成用のデータの読み出しに必要
な時間だけ音源部を記憶手段にアクセス可能にするよう
にするが、前記第1のタイミングよりも前であって前記
第2のタイミングよりも後の所定の第3のタイミングま
では、前記制御部が前記記憶手段にアクセスしていない
場合にのみ前記音源部が該記憶手段にアクセス可能であ
り、該第3のタイミングから前記第1のタイミングまで
は、前記音源部を前記記憶手段に優先的にアクセス可能
にするようにことを特徴としている。従って、メモリア
クセス時間が固定されず、フレキシブルにメモリアクセ
スが行える。特に、動作制御データを利用する制御部
(例えばコンピュータを具備する)は、通常は優先的に
メモリアクセス可能となっており、音源部が利用要求信
号を発生したときだけ、メモリアクセス権を音源部に譲
る。音源部が楽音形成用のデータを必要とするときは、
例えば音源部の楽音発生チャンネルに発音割り当てがな
されているときであり、音源部の楽音発生チャンネルで
楽音を発生する必要のないときは楽音形成用のデータを
必要としない。従って、例えば発音割り当てがなされて
いないチャンネルに関しては利用要求信号が発生されな
い。これにより、平均的に見て、制御部によるメモリア
クセス効率が格段によくなり、無駄のない効率的なメモ
リアクセスができるようになる。加えて、利用要求信号
を発生する第2のタイミングよりも後であって読み出し
データを使用する第1のタイミングよりも前の時点に第
3のタイミングを設定し、第2のタイミングから第3の
タイミングまでの間は、前記制御部が前記記憶手段にア
クセスしていない場合にのみ前記音源部を該記憶手段に
アクセス可能にし、第3のタイミングから前記第1のタ
イミングまでの間は、前記音源部を前記記憶手段に優先
的にアクセス可能にしたことにより、音源部による余裕
をもったメモリアクセスを行いつつ、制御部によるメモ
リアクセス効率を上げることができ、なおかつ音源部に
よる必要最小限のメモリアクセスを確実に確保すること
ができる、という優れた効果を奏する。前記音源部が、
複数の前記楽音形成用のデータを読み出して前記第1の
タイミングで該複数のデータを使用して楽音信号を形成
するものであるとすると、前記要求信号発生手段は、前
記複数のデータの読み出しを要求して前記利用要求信号
を発生するものであり、前記アクセス制御手段では、読
み出し要求される前記データの数に応じて前記第3のタ
イミングを可変するようにするとよい。これにより、よ
り一層の効率的なメモリアクセス制御を行うことができ
る。
楽音形成用のデータを所定の第1のタイミングで必要と
するときに、要求信号発生手段により前記第1のタイミ
ングよりも所定時間前の第2のタイミングで利用要求信
号が発生される。アクセス制御手段では、通常は制御部
を記憶手段にアクセス可能にしており、利用要求信号が
与えられたとき、楽音形成用のデータの読み出しに必要
な時間だけ音源部を記憶手段にアクセス可能にするよう
にするが、前記第1のタイミングよりも前であって前記
第2のタイミングよりも後の所定の第3のタイミングま
では、前記制御部が前記記憶手段にアクセスしていない
場合にのみ前記音源部が該記憶手段にアクセス可能であ
り、該第3のタイミングから前記第1のタイミングまで
は、前記音源部を前記記憶手段に優先的にアクセス可能
にするようにことを特徴としている。従って、メモリア
クセス時間が固定されず、フレキシブルにメモリアクセ
スが行える。特に、動作制御データを利用する制御部
(例えばコンピュータを具備する)は、通常は優先的に
メモリアクセス可能となっており、音源部が利用要求信
号を発生したときだけ、メモリアクセス権を音源部に譲
る。音源部が楽音形成用のデータを必要とするときは、
例えば音源部の楽音発生チャンネルに発音割り当てがな
されているときであり、音源部の楽音発生チャンネルで
楽音を発生する必要のないときは楽音形成用のデータを
必要としない。従って、例えば発音割り当てがなされて
いないチャンネルに関しては利用要求信号が発生されな
い。これにより、平均的に見て、制御部によるメモリア
クセス効率が格段によくなり、無駄のない効率的なメモ
リアクセスができるようになる。加えて、利用要求信号
を発生する第2のタイミングよりも後であって読み出し
データを使用する第1のタイミングよりも前の時点に第
3のタイミングを設定し、第2のタイミングから第3の
タイミングまでの間は、前記制御部が前記記憶手段にア
クセスしていない場合にのみ前記音源部を該記憶手段に
アクセス可能にし、第3のタイミングから前記第1のタ
イミングまでの間は、前記音源部を前記記憶手段に優先
的にアクセス可能にしたことにより、音源部による余裕
をもったメモリアクセスを行いつつ、制御部によるメモ
リアクセス効率を上げることができ、なおかつ音源部に
よる必要最小限のメモリアクセスを確実に確保すること
ができる、という優れた効果を奏する。前記音源部が、
複数の前記楽音形成用のデータを読み出して前記第1の
タイミングで該複数のデータを使用して楽音信号を形成
するものであるとすると、前記要求信号発生手段は、前
記複数のデータの読み出しを要求して前記利用要求信号
を発生するものであり、前記アクセス制御手段では、読
み出し要求される前記データの数に応じて前記第3のタ
イミングを可変するようにするとよい。これにより、よ
り一層の効率的なメモリアクセス制御を行うことができ
る。
【0008】第2の観点に従う電子楽器によれば、前記
複数のシステムのうち所定の第1のシステムが、前記記
憶手段にアクセスしないとき、他のシステムが該記憶手
段を利用可能であることを示す利用可能信号が発生され
る。一方、前記システムのうち第2のシステムが所定の
第1のタイミングで記憶手段のデータを使用したいと
き、前記第1のタイミングよりも所定時間前の第2のタ
イミングで該第2のシステムから利用要求信号が発生さ
れる。アクセス制御手段では、基本的には、利用可能信
号が第1のシステムから与えられていないとき第1のシ
ステムを記憶手段にアクセス可能にし、利用可能信号が
第1のシステムから与えられたとき他のシステムを記憶
手段にアクセス可能にする。そして、利用可能信号が発
生されていないときに他のシステムから前記利用要求信
号が与えられたならば、前記第1のタイミングよりも前
であって前記第2のタイミングよりも後の所定の第3の
タイミングまでは、前記第1のシステムが前記記憶手段
にアクセスしていない場合にのみ該利用要求信号を発し
た前記第2のシステムを該記憶手段にアクセス可能に
し、該第3のタイミングから前記第1のタイミングまで
は、該第2のシステムを前記記憶手段に優先的にアクセ
ス可能にし、その間は前記第1のシステムが前記記憶手
段にアクセスすることを不可とする。こうして、原則的
に、所定の第1のシステムが優先的にメモリにアクセス
可能となり、他のシステムは、要求があったときにメモ
リにアクセス可能となる。従って、所定の第1のシステ
ムによるメモリアクセス効率が格段によくなり、無駄の
ない効率的なメモリアクセスができるようになる。この
所定の第1のシステムとして、メモリアクセス効率が要
求されるシステムを選定すればよい。加えて、前述と同
様に、第2のタイミングから第3のタイミングまでの間
は、第1のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第2のシステムを該記憶
手段にアクセス可能にし、第3のタイミングから第1の
タイミングまでの間は、該第2のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第1のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第2のシステムによる余裕をもったメモリアク
セスを行いつつ、第1のシステムによるメモリアクセス
効率を上げることができ、なおかつ第2のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。第3の観点に従う
電子楽器によれば、複数のシステムのうち所定の第1の
システムとは別の第2のシステムが所定の第1のタイミ
ングで記憶手段のデータを使用したいとき、第1のタイ
ミングよりも所定時間前の第2のタイミングで該第2の
システムから利用要求信号が発生される。アクセス制御
手段では、この利用要求信号に基づき、所定の優先利用
基準に従って、記憶手段に1つのシステムをアクセス可
能にする。すなわち、通常は前記第1のシステムを前記
記憶手段にアクセス可能にし、前記利用要求信号が与え
られたとき、前記第1のタイミングよりも前であって前
記第2のタイミングよりも後の所定の第3のタイミング
までは、前記第1のシステムが前記記憶手段にアクセス
していない場合にのみ前記利用要求信号を発した前記第
2のシステムを該記憶手段にアクセス可能にし、該第3
のタイミングから前記第1のタイミングまでは、該第2
のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第1のシステムが前記記憶手段にアク
セスすることを不可とする。こうして、通常は所定の第
1のシステムを優先的にアクセス可能とし、他のシステ
ムから利用要求信号があったときそのシステムをアクセ
ス可能とすることにより、メモリアクセス効率が要求さ
れる所定の第1のシステムを優先するように優先利用基
準を定め、全体的に見て、無駄なく効率的なメモリアク
セスが期待できるようになる。特に、第2のタイミング
よりも後であって読み出しデータを使用する第1のタイ
ミングよりも前の時点に第3のタイミングを設定して、
第2のタイミングから第3のタイミングまでの間と、第
3のタイミングから第1のタイミングまでの間とでは異
なるアクセス制御をしていることにより、前述と同様
に、第2のシステムによる余裕をもったメモリアクセス
を行いつつ、第1のシステムによるメモリアクセス効率
を上げることができ、なおかつ第2のシステムによる必
要最小限のメモリアクセスを確実に確保することができ
る、という優れた効果を奏する。
複数のシステムのうち所定の第1のシステムが、前記記
憶手段にアクセスしないとき、他のシステムが該記憶手
段を利用可能であることを示す利用可能信号が発生され
る。一方、前記システムのうち第2のシステムが所定の
第1のタイミングで記憶手段のデータを使用したいと
き、前記第1のタイミングよりも所定時間前の第2のタ
イミングで該第2のシステムから利用要求信号が発生さ
れる。アクセス制御手段では、基本的には、利用可能信
号が第1のシステムから与えられていないとき第1のシ
ステムを記憶手段にアクセス可能にし、利用可能信号が
第1のシステムから与えられたとき他のシステムを記憶
手段にアクセス可能にする。そして、利用可能信号が発
生されていないときに他のシステムから前記利用要求信
号が与えられたならば、前記第1のタイミングよりも前
であって前記第2のタイミングよりも後の所定の第3の
タイミングまでは、前記第1のシステムが前記記憶手段
にアクセスしていない場合にのみ該利用要求信号を発し
た前記第2のシステムを該記憶手段にアクセス可能に
し、該第3のタイミングから前記第1のタイミングまで
は、該第2のシステムを前記記憶手段に優先的にアクセ
ス可能にし、その間は前記第1のシステムが前記記憶手
段にアクセスすることを不可とする。こうして、原則的
に、所定の第1のシステムが優先的にメモリにアクセス
可能となり、他のシステムは、要求があったときにメモ
リにアクセス可能となる。従って、所定の第1のシステ
ムによるメモリアクセス効率が格段によくなり、無駄の
ない効率的なメモリアクセスができるようになる。この
所定の第1のシステムとして、メモリアクセス効率が要
求されるシステムを選定すればよい。加えて、前述と同
様に、第2のタイミングから第3のタイミングまでの間
は、第1のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第2のシステムを該記憶
手段にアクセス可能にし、第3のタイミングから第1の
タイミングまでの間は、該第2のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第1のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第2のシステムによる余裕をもったメモリアク
セスを行いつつ、第1のシステムによるメモリアクセス
効率を上げることができ、なおかつ第2のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。第3の観点に従う
電子楽器によれば、複数のシステムのうち所定の第1の
システムとは別の第2のシステムが所定の第1のタイミ
ングで記憶手段のデータを使用したいとき、第1のタイ
ミングよりも所定時間前の第2のタイミングで該第2の
システムから利用要求信号が発生される。アクセス制御
手段では、この利用要求信号に基づき、所定の優先利用
基準に従って、記憶手段に1つのシステムをアクセス可
能にする。すなわち、通常は前記第1のシステムを前記
記憶手段にアクセス可能にし、前記利用要求信号が与え
られたとき、前記第1のタイミングよりも前であって前
記第2のタイミングよりも後の所定の第3のタイミング
までは、前記第1のシステムが前記記憶手段にアクセス
していない場合にのみ前記利用要求信号を発した前記第
2のシステムを該記憶手段にアクセス可能にし、該第3
のタイミングから前記第1のタイミングまでは、該第2
のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第1のシステムが前記記憶手段にアク
セスすることを不可とする。こうして、通常は所定の第
1のシステムを優先的にアクセス可能とし、他のシステ
ムから利用要求信号があったときそのシステムをアクセ
ス可能とすることにより、メモリアクセス効率が要求さ
れる所定の第1のシステムを優先するように優先利用基
準を定め、全体的に見て、無駄なく効率的なメモリアク
セスが期待できるようになる。特に、第2のタイミング
よりも後であって読み出しデータを使用する第1のタイ
ミングよりも前の時点に第3のタイミングを設定して、
第2のタイミングから第3のタイミングまでの間と、第
3のタイミングから第1のタイミングまでの間とでは異
なるアクセス制御をしていることにより、前述と同様
に、第2のシステムによる余裕をもったメモリアクセス
を行いつつ、第1のシステムによるメモリアクセス効率
を上げることができ、なおかつ第2のシステムによる必
要最小限のメモリアクセスを確実に確保することができ
る、という優れた効果を奏する。
【0009】第1の観点に従う電子楽器における一実施
態様として、前記要求信号発生手段は、楽音信号を形成
する必要があるとき楽音信号サンプルデータを形成する
ためのサンプル時間において前記音源部より利用要求信
号を発生するものであってよく、また、前記楽音形成用
のデータの読み出しに必要な時間は、1サンプル時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたサンプル時間に
おいて、該必要時間だけ前記音源部を前記記憶手段にア
クセス可能にし、残りの時間は前記制御部を前記記憶手
段にアクセス可能にするようにしてよい。これにより、
1サンプル時間内の必要最小限の時間だけ音源部を記憶
手段にアクセスし、他の時間は制御部を記憶手段にアク
セス可能にするようにすることができ、無駄なく効率的
なメモリアクセスが行える。
態様として、前記要求信号発生手段は、楽音信号を形成
する必要があるとき楽音信号サンプルデータを形成する
ためのサンプル時間において前記音源部より利用要求信
号を発生するものであってよく、また、前記楽音形成用
のデータの読み出しに必要な時間は、1サンプル時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたサンプル時間に
おいて、該必要時間だけ前記音源部を前記記憶手段にア
クセス可能にし、残りの時間は前記制御部を前記記憶手
段にアクセス可能にするようにしてよい。これにより、
1サンプル時間内の必要最小限の時間だけ音源部を記憶
手段にアクセスし、他の時間は制御部を記憶手段にアク
セス可能にするようにすることができ、無駄なく効率的
なメモリアクセスが行える。
【0010】第1の観点に従う電子楽器における別の一
実施態様として、前記音源部は、複数の楽音発生チャン
ネルで夫々独立に楽音信号を発生することができるもの
であってよく、また、前記楽音形成用のデータの読み出
しを行うべき時間として、各チャンネル毎に異なる時間
が割り当てられていてよく、また、前記要求信号発生手
段では、楽音信号を形成する必要があるチャンネルの読
み出し割り当て時間において前記利用要求信号を発生す
るものであってよく、また、前記楽音形成用のデータの
読み出しに必要な時間は、前記読み出し割り当て時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたチャンネルの読
み出し割り当て時間において、該必要時間だけ前記音源
部を前記記憶手段にアクセス可能にし、残りの時間は前
記制御部を前記記憶手段にアクセス可能にするようにし
てよい。これにより、1チャンネルの読み出し割り当て
時間内の必要最小限の時間だけ音源部を記憶手段にアク
セスし、他の時間は制御部を記憶手段にアクセス可能に
するようにすることができ、無駄なく効率的なメモリア
クセスが行える。第1の観点に従う電子楽器における更
に別の一実施態様として、前記制御部が前記記憶手段に
アクセスしないとき、前記音源部が該記憶手段を利用可
能であることを示す利用可能信号を発生する利用可能信
号発生手段を更に具備していてよく、また、前記アクセ
ス制御手段は、前記利用可能信号が発生されていないと
きに前記利用要求信号が与えられたならば、前記楽音形
成用のデータの読み出しに必要な時間だけ前記音源部を
前記記憶手段にアクセス可能にし、その間は前記制御部
が前記記憶手段にアクセスすることを不可とするように
してよい。
実施態様として、前記音源部は、複数の楽音発生チャン
ネルで夫々独立に楽音信号を発生することができるもの
であってよく、また、前記楽音形成用のデータの読み出
しを行うべき時間として、各チャンネル毎に異なる時間
が割り当てられていてよく、また、前記要求信号発生手
段では、楽音信号を形成する必要があるチャンネルの読
み出し割り当て時間において前記利用要求信号を発生す
るものであってよく、また、前記楽音形成用のデータの
読み出しに必要な時間は、前記読み出し割り当て時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたチャンネルの読
み出し割り当て時間において、該必要時間だけ前記音源
部を前記記憶手段にアクセス可能にし、残りの時間は前
記制御部を前記記憶手段にアクセス可能にするようにし
てよい。これにより、1チャンネルの読み出し割り当て
時間内の必要最小限の時間だけ音源部を記憶手段にアク
セスし、他の時間は制御部を記憶手段にアクセス可能に
するようにすることができ、無駄なく効率的なメモリア
クセスが行える。第1の観点に従う電子楽器における更
に別の一実施態様として、前記制御部が前記記憶手段に
アクセスしないとき、前記音源部が該記憶手段を利用可
能であることを示す利用可能信号を発生する利用可能信
号発生手段を更に具備していてよく、また、前記アクセ
ス制御手段は、前記利用可能信号が発生されていないと
きに前記利用要求信号が与えられたならば、前記楽音形
成用のデータの読み出しに必要な時間だけ前記音源部を
前記記憶手段にアクセス可能にし、その間は前記制御部
が前記記憶手段にアクセスすることを不可とするように
してよい。
【0011】
【実施例】以下、添付図面を参照してこの発明の一実施
例につき詳細に説明しよう。図1はこの発明の一実施例
に係る電子楽器のハードウェア構成図を示している。鍵
盤10は、音階音の発生を指示するための複数の鍵を具
備している。パネルスイッチ部11は、操作パネルに設
けられた音色、音量、各種効果等を選択・設定するため
のスイッチ及びその他の操作子群である。表示部12は
操作パネルに設けられた各種の表示器からなる。LSI
部13は、音源システムを構成する音源部14と、制御
システムの中心をなすCPU(マイクロコンピュータの
中央処理ユニット)15及びRAM(ランダムアクセス
メモリ)16など、を含む電子楽器の中枢をなす大規模
集積回路部である。
例につき詳細に説明しよう。図1はこの発明の一実施例
に係る電子楽器のハードウェア構成図を示している。鍵
盤10は、音階音の発生を指示するための複数の鍵を具
備している。パネルスイッチ部11は、操作パネルに設
けられた音色、音量、各種効果等を選択・設定するため
のスイッチ及びその他の操作子群である。表示部12は
操作パネルに設けられた各種の表示器からなる。LSI
部13は、音源システムを構成する音源部14と、制御
システムの中心をなすCPU(マイクロコンピュータの
中央処理ユニット)15及びRAM(ランダムアクセス
メモリ)16など、を含む電子楽器の中枢をなす大規模
集積回路部である。
【0012】LSI部13に対して、外部メモリバス1
7を介して、外部メモリが接続される。この外部メモリ
の一例として、ROM(リードオンリメモリ)18がバ
ス17に接続されている。このROM18には、楽音形
成用のデータと動作制御用のデータとが記憶されてい
る。楽音形成用のデータとしては、例えば、複数種類の
波形に対応する多数の波形サンプルデータが所定のアド
レス範囲にわたってROM18に記憶されている。ま
た、動作制御用のデータとしては、CPU15によって
実行されるプログラムが所定のアドレス範囲にわたって
ROM18に記憶されている。例示したデータに限ら
ず、更にその他のデータをROM18に記憶していても
よい。また、オプションの外部メモリとして、RAM1
9をバス17に接続してもよい。その場合、RAM19
には、シーケンサデータつまり自動演奏のためのデータ
や、図示しないマイクロフォン等によって外部からサン
プリングした波形データ、その他種々のデータを記憶す
るようにしてよい。
7を介して、外部メモリが接続される。この外部メモリ
の一例として、ROM(リードオンリメモリ)18がバ
ス17に接続されている。このROM18には、楽音形
成用のデータと動作制御用のデータとが記憶されてい
る。楽音形成用のデータとしては、例えば、複数種類の
波形に対応する多数の波形サンプルデータが所定のアド
レス範囲にわたってROM18に記憶されている。ま
た、動作制御用のデータとしては、CPU15によって
実行されるプログラムが所定のアドレス範囲にわたって
ROM18に記憶されている。例示したデータに限ら
ず、更にその他のデータをROM18に記憶していても
よい。また、オプションの外部メモリとして、RAM1
9をバス17に接続してもよい。その場合、RAM19
には、シーケンサデータつまり自動演奏のためのデータ
や、図示しないマイクロフォン等によって外部からサン
プリングした波形データ、その他種々のデータを記憶す
るようにしてよい。
【0013】CPU15は、ROM18に記憶されたプ
ログラムを読み出して、これに基づき各回路装置の動作
を制御するための処理を実行する。RAM16は、デー
タ及びワーキングメモリとして機能する。CPU15の
処理の一例として、鍵盤10における押鍵/離鍵検出用
スキャン処理やこれに応じた発音割り当て処理(音源部
14の楽音発生チャンネルに対して押圧鍵の発音を割り
当てるキーアサイン処理)、及びパネルスイッチ部11
におけるスイッチ及び操作子の操作検出用スキャン処
理、あるいは表示部12の表示制御処理などがある。こ
れらの処理のために、鍵盤10及びパネルスイッチ部1
1がスキャン用ポート21を介してCPUバス20に接
続され、表示部12がドライブ用ポート22を介してC
PUバス20に接続されている。CPUバス20に接続
されたタイマ23は、インタラプト信号やその他適宜の
タイマ信号を発生する。
ログラムを読み出して、これに基づき各回路装置の動作
を制御するための処理を実行する。RAM16は、デー
タ及びワーキングメモリとして機能する。CPU15の
処理の一例として、鍵盤10における押鍵/離鍵検出用
スキャン処理やこれに応じた発音割り当て処理(音源部
14の楽音発生チャンネルに対して押圧鍵の発音を割り
当てるキーアサイン処理)、及びパネルスイッチ部11
におけるスイッチ及び操作子の操作検出用スキャン処
理、あるいは表示部12の表示制御処理などがある。こ
れらの処理のために、鍵盤10及びパネルスイッチ部1
1がスキャン用ポート21を介してCPUバス20に接
続され、表示部12がドライブ用ポート22を介してC
PUバス20に接続されている。CPUバス20に接続
されたタイマ23は、インタラプト信号やその他適宜の
タイマ信号を発生する。
【0014】音源部14は、鍵盤10で押された鍵に対
応する楽音信号を発生するものであり、知られているよ
うに、複数の楽音発生チャンネルで異なる音階音に対応
する楽音信号の発生が可能である。各チャンネルに割り
当てられた楽音を形成するための各種パラメータデータ
(例えば、音高データ、タッチデータ、音量設定/制御
データ、エンベロープ設定データ、音色設定/制御デー
タ、波形選択データ、各種効果の設定/制御データな
ど)が、CPU15の制御の下でCPUバス20を介し
て音源部14に与えられる。音源部14ではこれらのパ
ラメータデータに基づき各チャンネル毎に独立に楽音信
号を形成する。なお、この実施例では楽音発生チャンネ
ル数は16であるとし、音源部の共通ハードウェア回路
を使用して16チャンネル時分割処理により楽音信号を
形成する例が示されている。音源部14における楽音形
成若しくは合成方式は、メモリ読み出し方式、周波数変
調方式、振幅変調方式、高調波合成方式など、どのよう
なタイプのものを使用してもよいが、この実施例では、
メモリ(ROM18)に記憶した波形サンプルデータを
読出し、更に波形サンプル補間処理を施すことによって
楽音信号サンプルデータを形成する例が示されている。
音源部14で発生された楽音信号はサウンドシステム2
4を経て発音される。
応する楽音信号を発生するものであり、知られているよ
うに、複数の楽音発生チャンネルで異なる音階音に対応
する楽音信号の発生が可能である。各チャンネルに割り
当てられた楽音を形成するための各種パラメータデータ
(例えば、音高データ、タッチデータ、音量設定/制御
データ、エンベロープ設定データ、音色設定/制御デー
タ、波形選択データ、各種効果の設定/制御データな
ど)が、CPU15の制御の下でCPUバス20を介し
て音源部14に与えられる。音源部14ではこれらのパ
ラメータデータに基づき各チャンネル毎に独立に楽音信
号を形成する。なお、この実施例では楽音発生チャンネ
ル数は16であるとし、音源部の共通ハードウェア回路
を使用して16チャンネル時分割処理により楽音信号を
形成する例が示されている。音源部14における楽音形
成若しくは合成方式は、メモリ読み出し方式、周波数変
調方式、振幅変調方式、高調波合成方式など、どのよう
なタイプのものを使用してもよいが、この実施例では、
メモリ(ROM18)に記憶した波形サンプルデータを
読出し、更に波形サンプル補間処理を施すことによって
楽音信号サンプルデータを形成する例が示されている。
音源部14で発生された楽音信号はサウンドシステム2
4を経て発音される。
【0015】CPU15の側ではROM18からプログ
ラムを読み出すためのアドレス信号を発生し、これをC
PUバス20を介してアクセス制御部25に与える。ま
た、オプションの外部RAM19を設けた場合は、該R
AM19の書込みアドレスを指定するアドレス信号(必
要に応じてRAM19の読出しアドレスを指定するアド
レス信号も)CPU15の側で発生し、これをCPUバ
ス20を介してアクセス制御部25に与える。音源部1
4の側では、ROM18から波形サンプルデータを読み
出すためのアドレス信号を発生し、これをアクセス制御
部25に与える。また、オプションの外部RAM19を
設けた場合は、必要に応じてRAM19の読出しアドレ
スを指定するアドレス信号を発生するようにしてもよ
く、これをアクセス制御部25に与える。
ラムを読み出すためのアドレス信号を発生し、これをC
PUバス20を介してアクセス制御部25に与える。ま
た、オプションの外部RAM19を設けた場合は、該R
AM19の書込みアドレスを指定するアドレス信号(必
要に応じてRAM19の読出しアドレスを指定するアド
レス信号も)CPU15の側で発生し、これをCPUバ
ス20を介してアクセス制御部25に与える。音源部1
4の側では、ROM18から波形サンプルデータを読み
出すためのアドレス信号を発生し、これをアクセス制御
部25に与える。また、オプションの外部RAM19を
設けた場合は、必要に応じてRAM19の読出しアドレ
スを指定するアドレス信号を発生するようにしてもよ
く、これをアクセス制御部25に与える。
【0016】アクセス制御部25は、外部メモリバス1
7(つまり外部メモリたるROM18又はRAM19)
に対して、CPU15と音源部14の一方をアクセス可
能にする制御を行うものである。アクセス可能にされた
システム(CPU15と音源部14の一方)に対して
は、外部メモリのアドレスバスとデータバスが接続さ
れ、該外部メモリを読出し(又は書込み)利用すること
ができるようになる。音源部14では、波形サンプルデ
ータを外部メモリから読み出す必要があるとき、利用要
求信号を発生するようになっている。この実施例では、
利用要求信号はチャンネルイネーブル信号CHENであ
り、楽音信号を発生するために現に使用されているチャ
ンネルの時分割処理タイミングにおいて該チャンネルイ
ネーブル信号CHENが“1”となり、該チャンネルに
関して外部メモリの利用要求があることを示す。
7(つまり外部メモリたるROM18又はRAM19)
に対して、CPU15と音源部14の一方をアクセス可
能にする制御を行うものである。アクセス可能にされた
システム(CPU15と音源部14の一方)に対して
は、外部メモリのアドレスバスとデータバスが接続さ
れ、該外部メモリを読出し(又は書込み)利用すること
ができるようになる。音源部14では、波形サンプルデ
ータを外部メモリから読み出す必要があるとき、利用要
求信号を発生するようになっている。この実施例では、
利用要求信号はチャンネルイネーブル信号CHENであ
り、楽音信号を発生するために現に使用されているチャ
ンネルの時分割処理タイミングにおいて該チャンネルイ
ネーブル信号CHENが“1”となり、該チャンネルに
関して外部メモリの利用要求があることを示す。
【0017】アクセス制御部25による制御について大
略説明すると、通常はCPU15が優先的に外部メモリ
にアクセス可能であるように制御し、上記利用要求信号
が与えられたときつまりチャンネルイネーブル信号CH
ENが“1”のとき、波形サンプデータの読み出しに必
要な時間だけ音源部14を外部メモリ(ROM18)に
アクセス可能になるように制御する。追って詳しく説明
する実施例では、CPU15が外部メモリにアクセスす
ることを要求するとき、これを検出してCPUアクセス
要求信号OMENを発生する。そして、CPU15が外
部メモリにアクセスしないとき、音源部14が該外部メ
モリを利用可能であることを示す音源利用可能信号/O
MEN(/は反転を示すバー記号であり、これが信号O
MENの反転信号であることを示す)を発生する。従っ
て、この音源利用可能信号/OMENが発生されている
ときに、音源利用要求信号CHENが与えられたなら
ば、問題なく、音源部14が外部メモリにアクセスする
ことができる。
略説明すると、通常はCPU15が優先的に外部メモリ
にアクセス可能であるように制御し、上記利用要求信号
が与えられたときつまりチャンネルイネーブル信号CH
ENが“1”のとき、波形サンプデータの読み出しに必
要な時間だけ音源部14を外部メモリ(ROM18)に
アクセス可能になるように制御する。追って詳しく説明
する実施例では、CPU15が外部メモリにアクセスす
ることを要求するとき、これを検出してCPUアクセス
要求信号OMENを発生する。そして、CPU15が外
部メモリにアクセスしないとき、音源部14が該外部メ
モリを利用可能であることを示す音源利用可能信号/O
MEN(/は反転を示すバー記号であり、これが信号O
MENの反転信号であることを示す)を発生する。従っ
て、この音源利用可能信号/OMENが発生されている
ときに、音源利用要求信号CHENが与えられたなら
ば、問題なく、音源部14が外部メモリにアクセスする
ことができる。
【0018】一方、この音源利用可能信号/OMENが
発生されていないときに利用要求信号CHENが与えら
れた場合は、その要求に適切に対処するために、波形サ
ンプルデータの読み出しに必要な時間だけ音源部14を
外部メモリにアクセス可能にし、その間はCPU15が
外部メモリにアクセスすることを不可とするようにして
いる。CPU15が外部メモリにアクセスすることを不
可とすることを指示する信号は、WAIT信号であり、
このWAIT信号をアクセス制御部25からCPU15
に与える。CPU15では、WAIT信号が“1”のと
きは、外部メモリにアクセスすることを一時中断し、W
AIT信号が“0”になるまで待機するよう、そのとき
のアドレス信号を維持しておく。つまり、プログラムス
テップを一時中断する。タイミング信号発生部26はL
SI部13内の各回路に必要なクロックパルスやタイミ
ング信号を供給するものである。
発生されていないときに利用要求信号CHENが与えら
れた場合は、その要求に適切に対処するために、波形サ
ンプルデータの読み出しに必要な時間だけ音源部14を
外部メモリにアクセス可能にし、その間はCPU15が
外部メモリにアクセスすることを不可とするようにして
いる。CPU15が外部メモリにアクセスすることを不
可とすることを指示する信号は、WAIT信号であり、
このWAIT信号をアクセス制御部25からCPU15
に与える。CPU15では、WAIT信号が“1”のと
きは、外部メモリにアクセスすることを一時中断し、W
AIT信号が“0”になるまで待機するよう、そのとき
のアドレス信号を維持しておく。つまり、プログラムス
テップを一時中断する。タイミング信号発生部26はL
SI部13内の各回路に必要なクロックパルスやタイミ
ング信号を供給するものである。
【0019】次に、主要な処理のタイミング関係につい
て図2により説明する。外部メモリすなわちROM18
に対する1アクセス時間は、クロックパルスφの1周期
に同期して設定される。すなわち、CPU15及び音源
部14から外部メモリに対して与えられるアドレス信号
は、クロックパルスφの1周期に同期して送出される。
音源部14においては、クロックパルスφの12周期を
1チャンネル分の時分割タイムスロットとして、16チ
ャンネル時分割で楽音信号形成処理を行なう(図2のチ
ャンネルスロットを参照)。1チャンネルスロット内の
クロックパルスφの各周期に対応する12個のスロット
を、便宜上、処理スロット0〜11という。タイミング
信号T0は各チャンネルスロットにおける処理スロット
0において発生する(“1”となる)。タイミング信号
T11は各チャンネルスロットにおける処理スロット11
において発生する(“1”となる)。
て図2により説明する。外部メモリすなわちROM18
に対する1アクセス時間は、クロックパルスφの1周期
に同期して設定される。すなわち、CPU15及び音源
部14から外部メモリに対して与えられるアドレス信号
は、クロックパルスφの1周期に同期して送出される。
音源部14においては、クロックパルスφの12周期を
1チャンネル分の時分割タイムスロットとして、16チ
ャンネル時分割で楽音信号形成処理を行なう(図2のチ
ャンネルスロットを参照)。1チャンネルスロット内の
クロックパルスφの各周期に対応する12個のスロット
を、便宜上、処理スロット0〜11という。タイミング
信号T0は各チャンネルスロットにおける処理スロット
0において発生する(“1”となる)。タイミング信号
T11は各チャンネルスロットにおける処理スロット11
において発生する(“1”となる)。
【0020】図2においては、前述の利用要求信号すな
わちチャンネルイネーブル信号CHENの発生例が示さ
れている。図示の例では、チャンネル0とチャンネル1
5に対応して利用要求信号が発生している(すなわち信
号CHENが“1”)。また、図示の例では、チャンネ
ル1に対応する利用要求信号は発生されていない(すな
わち信号CHENが“0”)。その場合、チャンネル1
に対応するチャンネルスロットのすべて、つまり12個
の処理スロット0〜11のすべてにおいて、CPU15
が外部メモリにアクセス可能である。一方、利用要求信
号CHENが発生しているチャンネルにおけるすべての
処理スロット0〜11が、音源部14を外部メモリにア
クセスするために使用されるのではなく、必要な数の処
理スロット(この実施例では4スロット)だけが使用さ
れる。そして音源部14を外部メモリにアクセスするた
めに使用されない処理スロットにおいては、CPU15
が外部メモリにアクセス可能となる。
わちチャンネルイネーブル信号CHENの発生例が示さ
れている。図示の例では、チャンネル0とチャンネル1
5に対応して利用要求信号が発生している(すなわち信
号CHENが“1”)。また、図示の例では、チャンネ
ル1に対応する利用要求信号は発生されていない(すな
わち信号CHENが“0”)。その場合、チャンネル1
に対応するチャンネルスロットのすべて、つまり12個
の処理スロット0〜11のすべてにおいて、CPU15
が外部メモリにアクセス可能である。一方、利用要求信
号CHENが発生しているチャンネルにおけるすべての
処理スロット0〜11が、音源部14を外部メモリにア
クセスするために使用されるのではなく、必要な数の処
理スロット(この実施例では4スロット)だけが使用さ
れる。そして音源部14を外部メモリにアクセスするた
めに使用されない処理スロットにおいては、CPU15
が外部メモリにアクセス可能となる。
【0021】次に、図3を参照してアクセス制御部25
の詳細例について説明する。図3において、アドレスセ
レクタ30のA入力にはCPU15のアドレスバス20
Aのアドレス信号が、B入力には音源部14のアドレス
バス27Aのアドレス信号が入力される。セレクタ30
のB選択制御入力SBには、後述する音源アクセス信号
TGACがアンドゲート37から入力される。この信号
TGACは、音源部14を外部メモリにアクセスすると
きだけ“1”となり、セレクタ30で音源部14のアド
レスバス27Aのアドレス信号を選択させる。それ以外
の通常時は、信号TGACは“0”であり、セレクタ3
0ではCPU15のアドレスバス20Aのアドレス信号
を選択する。セレクタ30の出力は、外部メモリバス1
7のアドレスバス17Aに接続される。従って、アドレ
スセレクタ30で選択されたアドレス信号が外部メモリ
(ROM18,RAM19)のアドレス入力に与えられ
る。
の詳細例について説明する。図3において、アドレスセ
レクタ30のA入力にはCPU15のアドレスバス20
Aのアドレス信号が、B入力には音源部14のアドレス
バス27Aのアドレス信号が入力される。セレクタ30
のB選択制御入力SBには、後述する音源アクセス信号
TGACがアンドゲート37から入力される。この信号
TGACは、音源部14を外部メモリにアクセスすると
きだけ“1”となり、セレクタ30で音源部14のアド
レスバス27Aのアドレス信号を選択させる。それ以外
の通常時は、信号TGACは“0”であり、セレクタ3
0ではCPU15のアドレスバス20Aのアドレス信号
を選択する。セレクタ30の出力は、外部メモリバス1
7のアドレスバス17Aに接続される。従って、アドレ
スセレクタ30で選択されたアドレス信号が外部メモリ
(ROM18,RAM19)のアドレス入力に与えられ
る。
【0022】CPUバス20を介してCPU15から与
えられる外部メモリ読み出し命令RD及び外部メモリ書
込み命令WRが、読み/書き制御ゲート31に与えられ
る。これらの命令RD,WRは、CPU15が外部メモ
リに対して読み出しのためにアクセスするのか書込みの
ためにアクセスするのかを指示する。明らかなように、
ROM18にアクセスする場合は読み出し命令RDだけ
が与えられ、RAM19にアクセスする場合に読み出し
命令RD又は書込み命令WRが与えられる。アドレスデ
コーダ32は、CPU15のアドレスバス20Aのアド
レス信号をデコードするものであり、このアドレスバス
20Aのアドレス信号が外部メモリのアドレスを指示し
ているとき、1ビットのデコード出力として信号“1”
を出力する。従って、CPU15が外部メモリにアクセ
スしているとき、デコーダ32の出力信号は“1”であ
り、これがCPUアクセス要求信号OMENとして他の
回路に与えられる。また、CPU15が外部メモリにア
クセスしていないとき、デコーダ32の出力信号は
“0”であり、その場合は、音源部14が外部メモリを
利用可能であることを示している。従って、デコーダ3
2の出力をインバータ33で反転した信号が“1”のと
き、音源部14が外部メモリを利用可能であることを示
しており、これが音源利用可能信号/OMENとして他
の回路に与えられる。このように、この信号OMEN又
は/OMENは、音源部14が外部メモリを利用可能で
あることを示す利用可能信号に相当する。
えられる外部メモリ読み出し命令RD及び外部メモリ書
込み命令WRが、読み/書き制御ゲート31に与えられ
る。これらの命令RD,WRは、CPU15が外部メモ
リに対して読み出しのためにアクセスするのか書込みの
ためにアクセスするのかを指示する。明らかなように、
ROM18にアクセスする場合は読み出し命令RDだけ
が与えられ、RAM19にアクセスする場合に読み出し
命令RD又は書込み命令WRが与えられる。アドレスデ
コーダ32は、CPU15のアドレスバス20Aのアド
レス信号をデコードするものであり、このアドレスバス
20Aのアドレス信号が外部メモリのアドレスを指示し
ているとき、1ビットのデコード出力として信号“1”
を出力する。従って、CPU15が外部メモリにアクセ
スしているとき、デコーダ32の出力信号は“1”であ
り、これがCPUアクセス要求信号OMENとして他の
回路に与えられる。また、CPU15が外部メモリにア
クセスしていないとき、デコーダ32の出力信号は
“0”であり、その場合は、音源部14が外部メモリを
利用可能であることを示している。従って、デコーダ3
2の出力をインバータ33で反転した信号が“1”のと
き、音源部14が外部メモリを利用可能であることを示
しており、これが音源利用可能信号/OMENとして他
の回路に与えられる。このように、この信号OMEN又
は/OMENは、音源部14が外部メモリを利用可能で
あることを示す利用可能信号に相当する。
【0023】音源アクセス信号TGACをインバータ3
4で反転した信号とCPUアクセス要求信号OMENが
アンドゲート35に加わり、該アンドゲート35の出力
信号によって前記読み/書き制御ゲート31が制御され
る。アンドゲート35は、CPUアクセス要求信号OM
ENが“1”で、音源アクセス信号TGACが“0”の
とき、つまり、CPU15が外部メモリにアクセスする
とき、“1”を出力する。なお、CPUアクセス要求信
号OMENが“1”であっても、音源アクセス信号TG
ACが“1”のときは後述するようにWAIT信号が発
生されてCPU15のアクセスが待機させられることが
あるので、TGACが“0”であることが条件に入って
いる。読み/書き制御ゲート31は、アンドゲート35
の出力信号が“1”のとき、CPU15から与えられる
外部メモリ読み出し命令RD及び外部メモリ書込み命令
WRをそのまま出力し、読み出し命令R及び書込み命令
Wとして外部メモリバス17に与える。一方、アンドゲ
ート35の出力信号が“0”のときは、読み出し命令R
を常時“1”にし、外部メモリを読み出し専用モードと
する。これは、音源部14が外部メモリに対して読み出
し専用にアクセスするからである。
4で反転した信号とCPUアクセス要求信号OMENが
アンドゲート35に加わり、該アンドゲート35の出力
信号によって前記読み/書き制御ゲート31が制御され
る。アンドゲート35は、CPUアクセス要求信号OM
ENが“1”で、音源アクセス信号TGACが“0”の
とき、つまり、CPU15が外部メモリにアクセスする
とき、“1”を出力する。なお、CPUアクセス要求信
号OMENが“1”であっても、音源アクセス信号TG
ACが“1”のときは後述するようにWAIT信号が発
生されてCPU15のアクセスが待機させられることが
あるので、TGACが“0”であることが条件に入って
いる。読み/書き制御ゲート31は、アンドゲート35
の出力信号が“1”のとき、CPU15から与えられる
外部メモリ読み出し命令RD及び外部メモリ書込み命令
WRをそのまま出力し、読み出し命令R及び書込み命令
Wとして外部メモリバス17に与える。一方、アンドゲ
ート35の出力信号が“0”のときは、読み出し命令R
を常時“1”にし、外部メモリを読み出し専用モードと
する。これは、音源部14が外部メモリに対して読み出
し専用にアクセスするからである。
【0024】外部メモリバス17におけるデータバス1
7Dは、音源部14のデータバス27Dに直接接続され
ると共に、双方向バッファ36を介してCPUバス20
のデータバス20Dに接続される。双方向バッファ36
は、アンドゲート35の出力信号が“1”のとき動作可
能となり、読み/書き制御ゲート31から出力される読
み出し命令R及び書込み命令Wに応じて、外部メモリ側
のデータバス17DとCPU側のデータバス20Dの間
のデータの流れの方向を切り換える。音源部14のデー
タバス27Dに関してはデータが一方向(読み出しの
み)であるからそのような切り換えは不要である。
7Dは、音源部14のデータバス27Dに直接接続され
ると共に、双方向バッファ36を介してCPUバス20
のデータバス20Dに接続される。双方向バッファ36
は、アンドゲート35の出力信号が“1”のとき動作可
能となり、読み/書き制御ゲート31から出力される読
み出し命令R及び書込み命令Wに応じて、外部メモリ側
のデータバス17DとCPU側のデータバス20Dの間
のデータの流れの方向を切り換える。音源部14のデー
タバス27Dに関してはデータが一方向(読み出しの
み)であるからそのような切り換えは不要である。
【0025】この実施例においては、音源部14におい
て、1サンプル分の楽音信号サンプルデータを形成する
ために、ROM18に記憶されている2サンプル分の波
形サンプルデータを読み出し、これを補間するようにし
ている。一例として、ROM18の1アドレスにストア
されるデータのサイズは1バイト=8ビットであり、記
憶する波形サンプルデータの1サンプルのデータサイズ
は12ビットである。従って、1サンプルの波形サンプ
ルデータをROM18から読み出すために、2アドレス
分の読み出しを行なう必要がある。そして、補間のため
に2サンプル分の波形サンプルデータを読み出す必要が
あるので、1サンプル分の楽音信号サンプルデータを形
成するためには、合計4アドレス分の読み出しを行なう
必要がある。従って、音源部14が外部メモリにアクセ
スするのに必要な時間は4アクセス時間、処理スロット
数にして4スロット、である。
て、1サンプル分の楽音信号サンプルデータを形成する
ために、ROM18に記憶されている2サンプル分の波
形サンプルデータを読み出し、これを補間するようにし
ている。一例として、ROM18の1アドレスにストア
されるデータのサイズは1バイト=8ビットであり、記
憶する波形サンプルデータの1サンプルのデータサイズ
は12ビットである。従って、1サンプルの波形サンプ
ルデータをROM18から読み出すために、2アドレス
分の読み出しを行なう必要がある。そして、補間のため
に2サンプル分の波形サンプルデータを読み出す必要が
あるので、1サンプル分の楽音信号サンプルデータを形
成するためには、合計4アドレス分の読み出しを行なう
必要がある。従って、音源部14が外部メモリにアクセ
スするのに必要な時間は4アクセス時間、処理スロット
数にして4スロット、である。
【0026】アクセス制御部25では、或るチャンネル
スロットにおいて音源部14から利用要求信号CHEN
が与えられた場合、以下に述べるように、該チャンネル
スロットにおける12の処理スロット内で4スロット分
の処理スロットを音源部14のアクセスのために確保す
るように制御する。プリセットタイプのカウンタ38,
39は、タイミング信号T11の立下りに応答して、チャ
ンネルスロットの始まりで、データ入力INのデータを
夫々プリセットする。カウンタ38は、数値0をプリセ
ット入力し、クロックパルスφが与えられる毎に1加算
する。従って、このカウンタ38のカウント値は、1チ
ャンネルスロット内の処理スロット0〜11に対応する
値を示す。
スロットにおいて音源部14から利用要求信号CHEN
が与えられた場合、以下に述べるように、該チャンネル
スロットにおける12の処理スロット内で4スロット分
の処理スロットを音源部14のアクセスのために確保す
るように制御する。プリセットタイプのカウンタ38,
39は、タイミング信号T11の立下りに応答して、チャ
ンネルスロットの始まりで、データ入力INのデータを
夫々プリセットする。カウンタ38は、数値0をプリセ
ット入力し、クロックパルスφが与えられる毎に1加算
する。従って、このカウンタ38のカウント値は、1チ
ャンネルスロット内の処理スロット0〜11に対応する
値を示す。
【0027】カウンタ39は、数値8をプリセット入力
し、アンドゲート37から音源アクセス信号TGACが
発生する毎にクロックパルスφに同期して1加算を行な
う。すなわち、音源部14が外部メモリに1回アクセス
する毎に、9,10,11,12と順次増加する。所定
数の4回アクセスし終えるとカウント値が「12」にな
る。「12」検出器40は、カウンタ39のカウント値
が「12」になったことを検出するためのものであり、
カウント値「12」を検出すると、信号“1”を出力す
る。この「12」検出器40の出力信号“1”によりカ
ウンタ39のカウント動作が停止される。比較器41
は、両カウンタ38,39のカウント値を比較する。当
該チャンネルスロットにおける残りの処理スロット数
が、未処理の音源アクセススロット数と同数になったと
き、両カウンタ38,39のカウント値が一致し、比較
器41の一致出力EQが“1”となる。比較器41の一
致出力EQが“1”となると、後述するように、音源ア
クセス信号TGACが強制的に発生される。
し、アンドゲート37から音源アクセス信号TGACが
発生する毎にクロックパルスφに同期して1加算を行な
う。すなわち、音源部14が外部メモリに1回アクセス
する毎に、9,10,11,12と順次増加する。所定
数の4回アクセスし終えるとカウント値が「12」にな
る。「12」検出器40は、カウンタ39のカウント値
が「12」になったことを検出するためのものであり、
カウント値「12」を検出すると、信号“1”を出力す
る。この「12」検出器40の出力信号“1”によりカ
ウンタ39のカウント動作が停止される。比較器41
は、両カウンタ38,39のカウント値を比較する。当
該チャンネルスロットにおける残りの処理スロット数
が、未処理の音源アクセススロット数と同数になったと
き、両カウンタ38,39のカウント値が一致し、比較
器41の一致出力EQが“1”となる。比較器41の一
致出力EQが“1”となると、後述するように、音源ア
クセス信号TGACが強制的に発生される。
【0028】音源利用要求信号すなわちチャンネルイネ
ーブル信号CHENがインバータ42で反転され、更に
ノアゲート43で反転されて、アンドゲート37の一方
入力に加えられる。アドレスデコーダ32からインバー
タ33を介して与えられる音源利用可能信号/OMEN
が、オアゲート44を介してアンドゲート37の他の入
力に与えられる。また、前記比較器41の一致出力EQ
がオアゲート44を介してアンドゲート37の他の入力
に与えられる。従って、そのチャンネルが外部メモリに
アクセスすることを要求しているとき、信号CHENの
“1”により、ノアゲート43からアンドゲート37に
“1”が与えられ、当該チャンネルの処理スロット0〜
11の間で該アンドゲート37から音源アクセス信号T
GACを発生することが可能な状態となる。そして、C
PU15が外部メモリにアクセスしない処理スロットに
おいて音源利用可能信号/OMENが“1”となると、
オアゲート44からアンドゲート37に“1”が与えら
れ、これにより該アンドゲート37の出力が“1”とな
り、音源アクセス信号TGACが発生される。
ーブル信号CHENがインバータ42で反転され、更に
ノアゲート43で反転されて、アンドゲート37の一方
入力に加えられる。アドレスデコーダ32からインバー
タ33を介して与えられる音源利用可能信号/OMEN
が、オアゲート44を介してアンドゲート37の他の入
力に与えられる。また、前記比較器41の一致出力EQ
がオアゲート44を介してアンドゲート37の他の入力
に与えられる。従って、そのチャンネルが外部メモリに
アクセスすることを要求しているとき、信号CHENの
“1”により、ノアゲート43からアンドゲート37に
“1”が与えられ、当該チャンネルの処理スロット0〜
11の間で該アンドゲート37から音源アクセス信号T
GACを発生することが可能な状態となる。そして、C
PU15が外部メモリにアクセスしない処理スロットに
おいて音源利用可能信号/OMENが“1”となると、
オアゲート44からアンドゲート37に“1”が与えら
れ、これにより該アンドゲート37の出力が“1”とな
り、音源アクセス信号TGACが発生される。
【0029】この音源アクセス信号TGACの“1”に
より、前述のように、セレクタ30では音源部14のア
ドレスバス27Aを外部メモリのアドレスバス17Aに
接続し、音源部14を外部メモリにアクセスする。ま
た、音源アクセス信号TGACは後述するように音源部
14に供給され、音源部14において外部メモリアクセ
スのための制御を行うために使用される。すなわち、音
源部14からアドレスバス27Aにアドレス信号を送出
する制御、データバス27Dに読み出された波形サンプ
ルデータを音源部14内に取り込む制御、などのために
使用される。
より、前述のように、セレクタ30では音源部14のア
ドレスバス27Aを外部メモリのアドレスバス17Aに
接続し、音源部14を外部メモリにアクセスする。ま
た、音源アクセス信号TGACは後述するように音源部
14に供給され、音源部14において外部メモリアクセ
スのための制御を行うために使用される。すなわち、音
源部14からアドレスバス27Aにアドレス信号を送出
する制御、データバス27Dに読み出された波形サンプ
ルデータを音源部14内に取り込む制御、などのために
使用される。
【0030】音源部14の外部メモリに対する1回のア
クセス処理において必要な処理スロット数は4スロット
であるので、1チャンネルスロットに対応する12個の
処理スロット0〜11において、少なくとも4個の音源
利用可能信号/OMENが発生すれば、必要数の音源ア
クセス信号TGACを問題なく発生することができる。
その場合のタイムチャートの一例が図4のA部分に示さ
れている。この例の場合は、6つの処理スロット2,
4,7,8,10,11で音源利用可能信号/OMEN
が“1”になる。カウンタ38のカウント値がカウンタ
39のカウント値に一致する前に、音源アクセス信号T
GACの発生に応じてカウンタ39のカウント値が増加
するので、比較器41の出力は生じない。4つの処理ス
ロット2,4,7,8で発生する音源利用可能信号/O
MENに対応して、必要数4つの音源アクセス信号TG
ACが発生すると、カウンタ39のカウント値が「1
2」になり、検出器40の出力信号が“1”になり、ノ
アゲート43の出力が“0”となり、アンドゲート37
が動作不能となる。従って、必要数4よりも多い音源ア
クセス信号TGACは発生されない。
クセス処理において必要な処理スロット数は4スロット
であるので、1チャンネルスロットに対応する12個の
処理スロット0〜11において、少なくとも4個の音源
利用可能信号/OMENが発生すれば、必要数の音源ア
クセス信号TGACを問題なく発生することができる。
その場合のタイムチャートの一例が図4のA部分に示さ
れている。この例の場合は、6つの処理スロット2,
4,7,8,10,11で音源利用可能信号/OMEN
が“1”になる。カウンタ38のカウント値がカウンタ
39のカウント値に一致する前に、音源アクセス信号T
GACの発生に応じてカウンタ39のカウント値が増加
するので、比較器41の出力は生じない。4つの処理ス
ロット2,4,7,8で発生する音源利用可能信号/O
MENに対応して、必要数4つの音源アクセス信号TG
ACが発生すると、カウンタ39のカウント値が「1
2」になり、検出器40の出力信号が“1”になり、ノ
アゲート43の出力が“0”となり、アンドゲート37
が動作不能となる。従って、必要数4よりも多い音源ア
クセス信号TGACは発生されない。
【0031】一方、必要数だけの音源利用可能信号/O
MENが発生されない場合は、比較器41の一致出力E
Qに基づき必要数分の音源アクセス信号TGACが強制
的に発生される。例えば、処理スロット8になるまで一
度も音源利用可能信号/OMENが発生されなかった場
合は、音源アクセス信号TGACも発生されなかったの
で、処理スロット8になるまでカウンタ39がカウント
値8を維持する。カウンタ38は処理スロット8のとき
カウント値8に達する。これにより、比較器41の一致
出力EQが“1”となり、オアゲート44を介してアン
ドゲート37に“1”が与えられ、これにより該アンド
ゲート37の出力が“1”となり、音源アクセス信号T
GACが発生される。音源アクセス信号TGACの発生
によって次の処理スロット9でカウンタ39が1加算さ
れてカウント値9となり、引き続き比較器41の一致出
力EQが“1”となって、音源アクセス信号TGACが
発生される。こうして、残りの4つの処理スロット8,
9,10,11で必要数4個の音源アクセス信号TGA
Cが発生される。
MENが発生されない場合は、比較器41の一致出力E
Qに基づき必要数分の音源アクセス信号TGACが強制
的に発生される。例えば、処理スロット8になるまで一
度も音源利用可能信号/OMENが発生されなかった場
合は、音源アクセス信号TGACも発生されなかったの
で、処理スロット8になるまでカウンタ39がカウント
値8を維持する。カウンタ38は処理スロット8のとき
カウント値8に達する。これにより、比較器41の一致
出力EQが“1”となり、オアゲート44を介してアン
ドゲート37に“1”が与えられ、これにより該アンド
ゲート37の出力が“1”となり、音源アクセス信号T
GACが発生される。音源アクセス信号TGACの発生
によって次の処理スロット9でカウンタ39が1加算さ
れてカウント値9となり、引き続き比較器41の一致出
力EQが“1”となって、音源アクセス信号TGACが
発生される。こうして、残りの4つの処理スロット8,
9,10,11で必要数4個の音源アクセス信号TGA
Cが発生される。
【0032】また、処理スロット9になるまで一度しか
音源利用可能信号/OMENが発生されなかった場合
は、音源アクセス信号TGACも一度しか発生されなか
ったので、処理スロット9のときカウンタ39のカウン
ト値は9である。カウンタ38は処理スロット9のとき
カウント値9に達するので、比較器41の一致出力EQ
が“1”となり、前述と同様に、残りの3つの処理スロ
ット9,10,11で音源アクセス信号TGACが発生
され、合計4個の音源アクセス信号TGACの発生が確
保される。この場合の一例が図4のB部分に示されてい
る。この例では処理スロット5で音源利用可能信号/O
MENが発生される。
音源利用可能信号/OMENが発生されなかった場合
は、音源アクセス信号TGACも一度しか発生されなか
ったので、処理スロット9のときカウンタ39のカウン
ト値は9である。カウンタ38は処理スロット9のとき
カウント値9に達するので、比較器41の一致出力EQ
が“1”となり、前述と同様に、残りの3つの処理スロ
ット9,10,11で音源アクセス信号TGACが発生
され、合計4個の音源アクセス信号TGACの発生が確
保される。この場合の一例が図4のB部分に示されてい
る。この例では処理スロット5で音源利用可能信号/O
MENが発生される。
【0033】同様に、処理スロット10になるまでに音
源利用可能信号/OMENが2度発生した場合は、処理
スロット10のときカウンタ39のカウント値が10に
なっており、カウンタ38もカウント値10に達するの
で、比較器41の一致出力EQが“1”となり、前述と
同様に、残りの2つの処理スロット10,11で音源ア
クセス信号TGACが発生される。処理スロット11に
なるまでに音源利用可能信号/OMENが3度発生した
場合も同様に、残りの1つの処理スロット11で比較器
41の一致出力EQが“1”となり、音源アクセス信号
TGACが発生される。
源利用可能信号/OMENが2度発生した場合は、処理
スロット10のときカウンタ39のカウント値が10に
なっており、カウンタ38もカウント値10に達するの
で、比較器41の一致出力EQが“1”となり、前述と
同様に、残りの2つの処理スロット10,11で音源ア
クセス信号TGACが発生される。処理スロット11に
なるまでに音源利用可能信号/OMENが3度発生した
場合も同様に、残りの1つの処理スロット11で比較器
41の一致出力EQが“1”となり、音源アクセス信号
TGACが発生される。
【0034】上記のように比較器41の一致出力EQの
“1”に基づき音源アクセス信号TGACを強制的に発
生するときは、CPUアクセス要求信号OMENが発生
しており、本来CPU15が外部メモリにアクセスする
状態となっている。そのため、CPU15に対して一時
待機することを要請する必要がある。そのために、アン
ドゲート45に比較器41の一致出力EQとノアゲート
43の出力及びCPUアクセス要求信号OMENを入力
し、CPUアクセス要求信号OMENが発生していると
きに比較器41の一致出力EQの“1”に基づき音源ア
クセス信号TGACを強制的に発生する場合、該アンド
ゲート45から出力信号“1”を生じ、これをWAIT
信号としてCPU15に供給するようにしている。CP
U15では、このWAIT信号が与えられた処理スロッ
トにおいては、外部メモリへのアクセスを一時中断し、
WAIT信号が消えるまで待機する。
“1”に基づき音源アクセス信号TGACを強制的に発
生するときは、CPUアクセス要求信号OMENが発生
しており、本来CPU15が外部メモリにアクセスする
状態となっている。そのため、CPU15に対して一時
待機することを要請する必要がある。そのために、アン
ドゲート45に比較器41の一致出力EQとノアゲート
43の出力及びCPUアクセス要求信号OMENを入力
し、CPUアクセス要求信号OMENが発生していると
きに比較器41の一致出力EQの“1”に基づき音源ア
クセス信号TGACを強制的に発生する場合、該アンド
ゲート45から出力信号“1”を生じ、これをWAIT
信号としてCPU15に供給するようにしている。CP
U15では、このWAIT信号が与えられた処理スロッ
トにおいては、外部メモリへのアクセスを一時中断し、
WAIT信号が消えるまで待機する。
【0035】次に、図5以降を参照して音源部14の詳
細例について説明する。図5は音源部14の全体を示す
ブロック図である。アドレス発生部50は、CPU15
から各チャンネルに対応して与えられる楽音形成用のパ
ラメータデータのうち所定のもの、例えば音高を設定す
る周波数ナンバFN,ROM18から読み出す波形サン
プルデータのスタートアドレスを指定するスタートアド
レスデータSA,繰り返し読出しの開始アドレスを指定
するループスタートアドレスデータLS,繰り返し読出
しの終了アドレスを指定するループエンドアドレスデー
タLEなど、を受け取り、これらに基づきROM18か
ら波形サンプルデータを読み出すためのアドレス信号A
Dを各チャンネル毎に時分割で発生する。前述の通り、
1つの波形サンプルデータは12ビット構成であり、R
OM18の2アドレスにわたって記憶されているので、
1つの波形サンプルデータを読み出すために2つのアド
レス信号ADを発生するようになっている。また、2つ
の波形サンプルデータをROM18から読み出して補間
処理を行って1サンプル分の楽音信号データを形成する
ので、1チャンネルスロット内で合計4つのアドレス信
号ADを発生するようになっている。なお、波形サンプ
ルデータをROM18から読み出すためのアドレス信号
ADはアドレス信号の整数部に相当し、補間演算のため
にアドレス信号の小数部データFRA(又はFRT)を
発生するようになっている。
細例について説明する。図5は音源部14の全体を示す
ブロック図である。アドレス発生部50は、CPU15
から各チャンネルに対応して与えられる楽音形成用のパ
ラメータデータのうち所定のもの、例えば音高を設定す
る周波数ナンバFN,ROM18から読み出す波形サン
プルデータのスタートアドレスを指定するスタートアド
レスデータSA,繰り返し読出しの開始アドレスを指定
するループスタートアドレスデータLS,繰り返し読出
しの終了アドレスを指定するループエンドアドレスデー
タLEなど、を受け取り、これらに基づきROM18か
ら波形サンプルデータを読み出すためのアドレス信号A
Dを各チャンネル毎に時分割で発生する。前述の通り、
1つの波形サンプルデータは12ビット構成であり、R
OM18の2アドレスにわたって記憶されているので、
1つの波形サンプルデータを読み出すために2つのアド
レス信号ADを発生するようになっている。また、2つ
の波形サンプルデータをROM18から読み出して補間
処理を行って1サンプル分の楽音信号データを形成する
ので、1チャンネルスロット内で合計4つのアドレス信
号ADを発生するようになっている。なお、波形サンプ
ルデータをROM18から読み出すためのアドレス信号
ADはアドレス信号の整数部に相当し、補間演算のため
にアドレス信号の小数部データFRA(又はFRT)を
発生するようになっている。
【0036】なお、スタートアドレスデータSAが絶対
アドレスデータであり、ループスタートアドレスデータ
LSとループエンドアドレスデータLEはスタートアド
レスデータSAに対する相対アドレスデータである。更
に、厳密には、これらのアドレスデータLS,LEは、
8ビットを1アドレスとするROM18の相対的メモリ
アドレスにそのまま対応しているのではなく、12ビッ
トを1サンプルデータとするサンプル番号(すなわちサ
ンプルアドレス)に対応している。
アドレスデータであり、ループスタートアドレスデータ
LSとループエンドアドレスデータLEはスタートアド
レスデータSAに対する相対アドレスデータである。更
に、厳密には、これらのアドレスデータLS,LEは、
8ビットを1アドレスとするROM18の相対的メモリ
アドレスにそのまま対応しているのではなく、12ビッ
トを1サンプルデータとするサンプル番号(すなわちサ
ンプルアドレス)に対応している。
【0037】順次送出部51は、アドレス発生部50で
発生された4つのアドレス信号ADを、前記アクセス制
御部25で発生された音源アクセス信号TGACに応じ
てアドレスバス27Aに順次送出する。アドレスバス2
7Aに送出されたアドレス信号は前述のとおりアクセス
制御部25を介してROM18のアドレスバス17Aに
与えられる。このアドレス信号ADに応じてROM18
から読み出された波形データがデータバス27Dを介し
てサンプルデータ再生部52に入力される。サンプルデ
ータ再生部52は、音源アクセス信号TGACに応じて
データバス27Dの波形データを取り込み、2アドレス
分の読出しデータを合成して所定の12ビット構成の1
サンプル分の波形サンプルデータを再生する。
発生された4つのアドレス信号ADを、前記アクセス制
御部25で発生された音源アクセス信号TGACに応じ
てアドレスバス27Aに順次送出する。アドレスバス2
7Aに送出されたアドレス信号は前述のとおりアクセス
制御部25を介してROM18のアドレスバス17Aに
与えられる。このアドレス信号ADに応じてROM18
から読み出された波形データがデータバス27Dを介し
てサンプルデータ再生部52に入力される。サンプルデ
ータ再生部52は、音源アクセス信号TGACに応じて
データバス27Dの波形データを取り込み、2アドレス
分の読出しデータを合成して所定の12ビット構成の1
サンプル分の波形サンプルデータを再生する。
【0038】サンプルデータ再生部52で再生された2
サンプル分の波形サンプルデータが補間部53に入力さ
れ、アドレス発生部50から与えられるアドレス信号の
小数部データFRA(又はFRT)に従って補間され
る。補間によって得た1サンプル分の波形サンプルデー
タが乗算器54に入力され、エンベロープ発生部55か
ら発生されたエンベロープ信号が乗算される。その後、
チャンネルアキュムレータ56で全チャンネルの波形サ
ンプルデータが累算され、その合計値がデジタル/アナ
ログ変換器57でアナログ信号に変換される。
サンプル分の波形サンプルデータが補間部53に入力さ
れ、アドレス発生部50から与えられるアドレス信号の
小数部データFRA(又はFRT)に従って補間され
る。補間によって得た1サンプル分の波形サンプルデー
タが乗算器54に入力され、エンベロープ発生部55か
ら発生されたエンベロープ信号が乗算される。その後、
チャンネルアキュムレータ56で全チャンネルの波形サ
ンプルデータが累算され、その合計値がデジタル/アナ
ログ変換器57でアナログ信号に変換される。
【0039】エンベロープ発生部55は、CPU15か
ら各チャンネルに対応して与えられる楽音形成用のパラ
メータデータのうち所定のエンベロープ形成用のパラメ
ータ、例えば発音開始を指示するキーオンデータKO
N,アタック、ディケイ、サステイン、レリース等のエ
ンベロープセグメントの目標レベルを指示するレベルデ
ータLV,エンベロープセグメントの傾きを指示するレ
ートデータRTなど、を受け取り、これらに基づきエン
ベロープ信号を各チャンネル毎に時分割で発生する。ま
た、エンベロープ発生部55では、キーオンデータKO
Nやエンベロープ信号の現在レベル等に基づき、各チャ
ンネル毎のチャンネルイネーブル信号CHENすなわち
音源利用要求信号を発生する。例えば、楽音が割り当て
られており、かつその楽音の発音が終了していないチャ
ンネルに関して、そのチャンネルスロットにおいてチャ
ンネルイネーブル信号CHENすなわち音源利用要求信
号を発生する。これは、現にそのチャンネルで楽音を発
音する必要があるために、ROM18から波形データを
読み出すことが要求されるからである。反対に、楽音が
割り当てられていなチャンネルや、割り当てられていて
も既にその発音が終了しているチャンネルでは、ROM
18から波形データを読み出すことが要求されないた
め、チャンネルイネーブル信号CHENすなわち音源利
用要求信号は発生されない。音源部14における回路動
作は、図2に示す時分割チャンネルスロットに同期した
チャンネル時分割動作であり、各パラメータ等は夫々の
チャンネルスロットに同期して時分割的に供給される。
ら各チャンネルに対応して与えられる楽音形成用のパラ
メータデータのうち所定のエンベロープ形成用のパラメ
ータ、例えば発音開始を指示するキーオンデータKO
N,アタック、ディケイ、サステイン、レリース等のエ
ンベロープセグメントの目標レベルを指示するレベルデ
ータLV,エンベロープセグメントの傾きを指示するレ
ートデータRTなど、を受け取り、これらに基づきエン
ベロープ信号を各チャンネル毎に時分割で発生する。ま
た、エンベロープ発生部55では、キーオンデータKO
Nやエンベロープ信号の現在レベル等に基づき、各チャ
ンネル毎のチャンネルイネーブル信号CHENすなわち
音源利用要求信号を発生する。例えば、楽音が割り当て
られており、かつその楽音の発音が終了していないチャ
ンネルに関して、そのチャンネルスロットにおいてチャ
ンネルイネーブル信号CHENすなわち音源利用要求信
号を発生する。これは、現にそのチャンネルで楽音を発
音する必要があるために、ROM18から波形データを
読み出すことが要求されるからである。反対に、楽音が
割り当てられていなチャンネルや、割り当てられていて
も既にその発音が終了しているチャンネルでは、ROM
18から波形データを読み出すことが要求されないた
め、チャンネルイネーブル信号CHENすなわち音源利
用要求信号は発生されない。音源部14における回路動
作は、図2に示す時分割チャンネルスロットに同期した
チャンネル時分割動作であり、各パラメータ等は夫々の
チャンネルスロットに同期して時分割的に供給される。
【0040】次に、ROM18における波形データの記
憶フォーマットの一例について図6により説明する。1
アドレスが1バイト=8ビット構成であり、12ビット
からなる1サンプルデータが上位8ビットと下位4ビッ
トに分割されて隣接する2つのメモリアドレスに記憶さ
れる。相対アドレス0(絶対アドレスではスタートアド
レスSA)にはサンプル番号0のデータの上位8ビット
が記憶され、相対アドレス1の上位4ビットにはサンプ
ル番号0のデータの下位4ビットが記憶される。相対ア
ドレス1の下位4ビットにはサンプル番号1のデータの
下位4ビットが記憶され、相対アドレス2にはサンプル
番号1のデータの上位8ビットが記憶される。以下、同
様のフォーマットの繰り返しで、サンプル番号順に記憶
される。図6においてMは波形サンプルデータの最上位
ビットの位置を示し、Lは最下位ビットの位置を示す。
図6から明らかなように、偶数のサンプル番号では上位
8ビットを記憶したアドレスが先行しており、奇数のサ
ンプル番号では下位4ビットを記憶したアドレスが先行
している。
憶フォーマットの一例について図6により説明する。1
アドレスが1バイト=8ビット構成であり、12ビット
からなる1サンプルデータが上位8ビットと下位4ビッ
トに分割されて隣接する2つのメモリアドレスに記憶さ
れる。相対アドレス0(絶対アドレスではスタートアド
レスSA)にはサンプル番号0のデータの上位8ビット
が記憶され、相対アドレス1の上位4ビットにはサンプ
ル番号0のデータの下位4ビットが記憶される。相対ア
ドレス1の下位4ビットにはサンプル番号1のデータの
下位4ビットが記憶され、相対アドレス2にはサンプル
番号1のデータの上位8ビットが記憶される。以下、同
様のフォーマットの繰り返しで、サンプル番号順に記憶
される。図6においてMは波形サンプルデータの最上位
ビットの位置を示し、Lは最下位ビットの位置を示す。
図6から明らかなように、偶数のサンプル番号では上位
8ビットを記憶したアドレスが先行しており、奇数のサ
ンプル番号では下位4ビットを記憶したアドレスが先行
している。
【0041】次に、図7によりアドレス発生部50の詳
細例について説明する。加算器60及び16ステージシ
フトレジスタ61及びセレクタSEL1はアキュムレー
タを構成しており、各チャンネル(16チャンネル)の
周波数ナンバFNを時分割的に累算して、該ナンバFN
に対応する楽音ピッチのプログレシブ位相信号をそれぞ
れ発生する。シフトレジスタ61のシフトクロックパル
スφ12はクロックパルスφの12倍の周期を持ち、1チ
ャンネルスロット毎にシフト動作を行う。セレクタSE
L1はノートオンパルスNONPによって当該チャンネ
ルの発音開始時に不動作となり、当該チャンネルの累算
値を0にクリアする。通常は、セレクタSEL1のA入
力に加わるシフトレジスタ61の出力を選択し、加算器
60に与える。加算器60には周波数ナンバFNが与え
られ、前回までの累算値に加算される。こうして、周波
数ナンバFNが繰り返し累算される。後述するように、
ラッチLA4からオーバーフロー信号OVが出力された
とき、セレクタSEL1はB入力を選択する。
細例について説明する。加算器60及び16ステージシ
フトレジスタ61及びセレクタSEL1はアキュムレー
タを構成しており、各チャンネル(16チャンネル)の
周波数ナンバFNを時分割的に累算して、該ナンバFN
に対応する楽音ピッチのプログレシブ位相信号をそれぞ
れ発生する。シフトレジスタ61のシフトクロックパル
スφ12はクロックパルスφの12倍の周期を持ち、1チ
ャンネルスロット毎にシフト動作を行う。セレクタSE
L1はノートオンパルスNONPによって当該チャンネ
ルの発音開始時に不動作となり、当該チャンネルの累算
値を0にクリアする。通常は、セレクタSEL1のA入
力に加わるシフトレジスタ61の出力を選択し、加算器
60に与える。加算器60には周波数ナンバFNが与え
られ、前回までの累算値に加算される。こうして、周波
数ナンバFNが繰り返し累算される。後述するように、
ラッチLA4からオーバーフロー信号OVが出力された
とき、セレクタSEL1はB入力を選択する。
【0042】シフトレジスタ61から出力される周波数
ナンバFNの累算値は、現サンプル時間において発生す
べき楽音サンプルデータのサンプルアドレスを指示する
ものであり、整数部INTと小数部FRAを有してい
る。この整数部INTはメモリから読み出すべき波形サ
ンプルデータのサンプル番号(図6参照)を示してい
る。このアドレス発生部50では、周波数ナンバアキュ
ムレータの出力すなわちシフトレジスタ61から出力さ
れるサンプルアドレス信号の整数部INTのデータに基
づき、処理スロット0〜11の時間内つまり1チャンネ
ルスロット内で、前述の隣接する2つのサンプルデータ
読出しのための4つのアドレス信号(メモリアドレス信
号)ADを発生する。そのために、このアドレス発生部
50内の各セレクタSEL2〜SEL4とラッチLA1
〜LA5の動作を所定の手順で順次切換えるようになっ
ている。これらのセレクタSEL2〜SEL4とラッチ
LA1〜LA5に対する制御信号の入力は便宜上図示を
省略しているが、制御回路62から発生されるようにな
っている。
ナンバFNの累算値は、現サンプル時間において発生す
べき楽音サンプルデータのサンプルアドレスを指示する
ものであり、整数部INTと小数部FRAを有してい
る。この整数部INTはメモリから読み出すべき波形サ
ンプルデータのサンプル番号(図6参照)を示してい
る。このアドレス発生部50では、周波数ナンバアキュ
ムレータの出力すなわちシフトレジスタ61から出力さ
れるサンプルアドレス信号の整数部INTのデータに基
づき、処理スロット0〜11の時間内つまり1チャンネ
ルスロット内で、前述の隣接する2つのサンプルデータ
読出しのための4つのアドレス信号(メモリアドレス信
号)ADを発生する。そのために、このアドレス発生部
50内の各セレクタSEL2〜SEL4とラッチLA1
〜LA5の動作を所定の手順で順次切換えるようになっ
ている。これらのセレクタSEL2〜SEL4とラッチ
LA1〜LA5に対する制御信号の入力は便宜上図示を
省略しているが、制御回路62から発生されるようにな
っている。
【0043】制御回路62による各セレクタSEL2〜
SEL4と各ラッチLA1〜LA5の動作制御例は図8
のようであり、これはそのままアドレス発生部50にお
けるアドレス信号発生制御例を示している。処理スロッ
ト0〜11を1サイクルとして動作し、そのうち処理ス
ロット0〜4では、第1の波形サンプルデータを読み出
すための2つのアドレス信号(これをAD(1M),AD
(1S)で示す)を発生するための処理を行う。また、処
理スロット5〜9では、第2の波形サンプルデータを読
み出すための2つのアドレス信号(これをAD(2M),
AD(2S)で示す)を発生するための処理を行う。な
お、ラッチLA4からオーバーフロー信号OVが出力さ
れたか否かによって幾分異なる動作をするようになって
おり、図8はオーバーフロー信号OVが出力されていな
い場合の動作例である。
SEL4と各ラッチLA1〜LA5の動作制御例は図8
のようであり、これはそのままアドレス発生部50にお
けるアドレス信号発生制御例を示している。処理スロッ
ト0〜11を1サイクルとして動作し、そのうち処理ス
ロット0〜4では、第1の波形サンプルデータを読み出
すための2つのアドレス信号(これをAD(1M),AD
(1S)で示す)を発生するための処理を行う。また、処
理スロット5〜9では、第2の波形サンプルデータを読
み出すための2つのアドレス信号(これをAD(2M),
AD(2S)で示す)を発生するための処理を行う。な
お、ラッチLA4からオーバーフロー信号OVが出力さ
れたか否かによって幾分異なる動作をするようになって
おり、図8はオーバーフロー信号OVが出力されていな
い場合の動作例である。
【0044】図8において、セレクタSEL2〜SEL
4の欄のA,B,C等の表示は、対応する処理スロット
において各セレクタSEL2〜SEL4において選択す
る入力端子を示している。なお「−」は何も選択しない
ことを示す。ラッチLA1〜LA5の欄のLの表示は、
対応する処理スロットにおいて該ラッチLA1〜LA5
に入力データの取り込みを行うことを示している。アド
レス発生部50の詳しい動作を説明する前に、この実施
例における波形の繰り返し読出し(ループ読出し)に関
する特徴について説明する。
4の欄のA,B,C等の表示は、対応する処理スロット
において各セレクタSEL2〜SEL4において選択す
る入力端子を示している。なお「−」は何も選択しない
ことを示す。ラッチLA1〜LA5の欄のLの表示は、
対応する処理スロットにおいて該ラッチLA1〜LA5
に入力データの取り込みを行うことを示している。アド
レス発生部50の詳しい動作を説明する前に、この実施
例における波形の繰り返し読出し(ループ読出し)に関
する特徴について説明する。
【0045】ループスタートアドレスLSとループエン
ドアドレスLEの間で波形データを繰り返し読み出す技
術それ自体は既によく知られている。その場合、ループ
エンドからループスタートに戻るときに波形のつながり
を滑らかにするために、ループスタートアドレスLSに
対応する波形データのレベルとループエンドアドレスL
Eに対応する波形データのレベルがほぼ等しく、しかも
波形の傾きも似ている部分を選定することが望ましい。
しかし、そのように望ましく選定した場合、必ずしもサ
ンプル区間で区切れる位置にループスタート位置又はル
ープエンド位置がくるとは限らなくなる。従って、従来
は、ループスタート位置とループエンド位置をサンプル
区間で区切れる位置にそれぞれ選定せざるを得なかった
ことにより、理想的なつながりを実現することができな
かったのである。
ドアドレスLEの間で波形データを繰り返し読み出す技
術それ自体は既によく知られている。その場合、ループ
エンドからループスタートに戻るときに波形のつながり
を滑らかにするために、ループスタートアドレスLSに
対応する波形データのレベルとループエンドアドレスL
Eに対応する波形データのレベルがほぼ等しく、しかも
波形の傾きも似ている部分を選定することが望ましい。
しかし、そのように望ましく選定した場合、必ずしもサ
ンプル区間で区切れる位置にループスタート位置又はル
ープエンド位置がくるとは限らなくなる。従って、従来
は、ループスタート位置とループエンド位置をサンプル
区間で区切れる位置にそれぞれ選定せざるを得なかった
ことにより、理想的なつながりを実現することができな
かったのである。
【0046】これに対して、この実施例では、図9にそ
の一例を簡略化して示すように、例えばループスタート
位置LSをサンプル区間で区切れる位置に選定する一方
で、ループエンド位置LEは、サンプル区間で区切れる
位置に拘泥することなく理想的に滑らかなつながりを実
現できる位置に選定するようにしている。そのために、
ループエンドアドレスLEはサンプル区間で区切れる位
置に位置せず、小数部を含むものとなっている。そし
て、少なくともループエンドの整数部に現波形サンプル
が達したときに、このループエンドアドレスの小数部に
応じて補間を行うことにより、現波形サンプルが小数部
を含むループエンド位置にできるだけ正確に到達した段
階でループスタートに切り換えるようにしている。な
お、この実施例では、一例として常に波形補間を行って
いるが、上記目的にのみ照らした場合は、ループエンド
アドレスの小数部に応じた補間を少なくとも行うように
するだけでもよいことは容易に理解できる。また、実施
例とは反対に、ループエンドアドレスは整数部のみと
し、ループスタートアドレスに小数部を含ませるように
しても同様の目的が達成できることは容易に理解できる
であろう。なお、図9では簡略説明のために1周期波形
でループするように示しているが、これに限らないのは
勿論である。
の一例を簡略化して示すように、例えばループスタート
位置LSをサンプル区間で区切れる位置に選定する一方
で、ループエンド位置LEは、サンプル区間で区切れる
位置に拘泥することなく理想的に滑らかなつながりを実
現できる位置に選定するようにしている。そのために、
ループエンドアドレスLEはサンプル区間で区切れる位
置に位置せず、小数部を含むものとなっている。そし
て、少なくともループエンドの整数部に現波形サンプル
が達したときに、このループエンドアドレスの小数部に
応じて補間を行うことにより、現波形サンプルが小数部
を含むループエンド位置にできるだけ正確に到達した段
階でループスタートに切り換えるようにしている。な
お、この実施例では、一例として常に波形補間を行って
いるが、上記目的にのみ照らした場合は、ループエンド
アドレスの小数部に応じた補間を少なくとも行うように
するだけでもよいことは容易に理解できる。また、実施
例とは反対に、ループエンドアドレスは整数部のみと
し、ループスタートアドレスに小数部を含ませるように
しても同様の目的が達成できることは容易に理解できる
であろう。なお、図9では簡略説明のために1周期波形
でループするように示しているが、これに限らないのは
勿論である。
【0047】そのために、ループエンドアドレスデータ
LEを整数で設定する一方で、上記趣旨に沿って精密な
ループエンド位置を設定するために、ループエンドアド
レス小数部データLEFを設定するようにしている。す
なわち、ループエンドアドレスを整数部のみならず小数
部を含む値によって設定するようにしている。図7にお
いて、このループエンドアドレス小数部データLEF
は、加算器64に入力され、現アドレス(現サンプル番
号)の小数部FRAと加算されるようになっている。こ
の場合、ループエンドアドレス小数部データLEFを2
の補数で表現し、加算器64では実質的にFRA−LE
Fの引算を、2の補数の加算にて、行うものとしてい
る。そして、FRA≧LEFのとき加算器64からキャ
リアウト信号が発生し、これが小数部キャリアウト信号
FCとしてセレクタSEL4のB入力に与えられる。ま
た、加算器64の出力つまり差FRA−LEFは、ルー
プエンド到達時の小数部データFRTとして、追って説
明するように利用される。
LEを整数で設定する一方で、上記趣旨に沿って精密な
ループエンド位置を設定するために、ループエンドアド
レス小数部データLEFを設定するようにしている。す
なわち、ループエンドアドレスを整数部のみならず小数
部を含む値によって設定するようにしている。図7にお
いて、このループエンドアドレス小数部データLEF
は、加算器64に入力され、現アドレス(現サンプル番
号)の小数部FRAと加算されるようになっている。こ
の場合、ループエンドアドレス小数部データLEFを2
の補数で表現し、加算器64では実質的にFRA−LE
Fの引算を、2の補数の加算にて、行うものとしてい
る。そして、FRA≧LEFのとき加算器64からキャ
リアウト信号が発生し、これが小数部キャリアウト信号
FCとしてセレクタSEL4のB入力に与えられる。ま
た、加算器64の出力つまり差FRA−LEFは、ルー
プエンド到達時の小数部データFRTとして、追って説
明するように利用される。
【0048】次に、図7と図8を参照して、各処理スロ
ット毎の動作について説明する。 −処理スロット0− このスロット0では、小数部FRAを含む現サンプルア
ドレス(現サンプル番号)が小数部LEFを含むループ
エンドアドレスLEに達したかを調べる。すなわち、セ
レクタSEL3でA入力を選択し、現サンプルアドレス
(現サンプル番号)を示す整数部INTを加算器63に
入力すると共に、セレクタSEL2でA入力を選択し、
整数部のループエンドアドレスデータLEを加算器63
に入力する。また、セレクタSEL4でB入力を選択
し、加算器64からの小数部キャリイアウト信号FCを
加算器63に入力する。
ット毎の動作について説明する。 −処理スロット0− このスロット0では、小数部FRAを含む現サンプルア
ドレス(現サンプル番号)が小数部LEFを含むループ
エンドアドレスLEに達したかを調べる。すなわち、セ
レクタSEL3でA入力を選択し、現サンプルアドレス
(現サンプル番号)を示す整数部INTを加算器63に
入力すると共に、セレクタSEL2でA入力を選択し、
整数部のループエンドアドレスデータLEを加算器63
に入力する。また、セレクタSEL4でB入力を選択
し、加算器64からの小数部キャリイアウト信号FCを
加算器63に入力する。
【0049】ループエンドアドレス整数部データLE
は、1の補数で表現されており、加算器63では実質的
にINT−LEの引算を、1の補数の加算にて、行うも
のとしている。従って、INT=LEが成立するとき
に、加算器64からの小数部キャリイアウト信号FCと
して“1”が与えられると、加算器63からキャリアウ
ト信号が発生し、これがラッチLA4に入力される。ラ
ッチLA4は、このスロット0でロード命令が与えら
れ、加算器63からキャリアウト信号を取り込む。ラッ
チLA4の出力がオーバーフロー信号OVとして、セレ
クタSEL1及び制御回路62、その他回路に与えられ
る。従って、加算器63からキャリアウト信号が発生し
たとき、つまり、小数部FRAを含む現アドレス(現サ
ンプル番号)が小数部LEFを含むループエンドアドレ
スLEに達したかそれを超えたとき、オーバーフロー信
号OVが“1”となる。すなわち、整数部レベルではI
NT=LEが成立し、かつ小数部レベルではFRA≧L
EFが成立したとき、オーバーフロー信号OVが“1”
となる。ただし、図8では、オーバーフロー信号OVが
“0”のとき、つまり、現アドレス(現サンプル番号)
がループエンドアドレスLEにまだ達していないとき、
の動作制御例について示している。また、ラッチLA1
にロード命令が与えられ、加算器63の出力が取り込ま
れる。
は、1の補数で表現されており、加算器63では実質的
にINT−LEの引算を、1の補数の加算にて、行うも
のとしている。従って、INT=LEが成立するとき
に、加算器64からの小数部キャリイアウト信号FCと
して“1”が与えられると、加算器63からキャリアウ
ト信号が発生し、これがラッチLA4に入力される。ラ
ッチLA4は、このスロット0でロード命令が与えら
れ、加算器63からキャリアウト信号を取り込む。ラッ
チLA4の出力がオーバーフロー信号OVとして、セレ
クタSEL1及び制御回路62、その他回路に与えられ
る。従って、加算器63からキャリアウト信号が発生し
たとき、つまり、小数部FRAを含む現アドレス(現サ
ンプル番号)が小数部LEFを含むループエンドアドレ
スLEに達したかそれを超えたとき、オーバーフロー信
号OVが“1”となる。すなわち、整数部レベルではI
NT=LEが成立し、かつ小数部レベルではFRA≧L
EFが成立したとき、オーバーフロー信号OVが“1”
となる。ただし、図8では、オーバーフロー信号OVが
“0”のとき、つまり、現アドレス(現サンプル番号)
がループエンドアドレスLEにまだ達していないとき、
の動作制御例について示している。また、ラッチLA1
にロード命令が与えられ、加算器63の出力が取り込ま
れる。
【0050】−処理スロット1− このスロット1では、セレクタSEL3でA入力を選択
し、現アドレス(現サンプル番号)を示す整数部INT
を加算器63に入力する。また、ラッチLA1,LA
2,LA3にロード信号を与え、加算器63から出力さ
れる該整数部INTをラッチLA1,LA2,LA3に
取り込む。なお、ラッチLA3は、最下位の1ビットL
SBのみ取り込む。ラッチLA3に取り込んだ最下位ビ
ットデータは、サンプル番号の偶数/奇数を示すデータ
E/Oとして利用される。
し、現アドレス(現サンプル番号)を示す整数部INT
を加算器63に入力する。また、ラッチLA1,LA
2,LA3にロード信号を与え、加算器63から出力さ
れる該整数部INTをラッチLA1,LA2,LA3に
取り込む。なお、ラッチLA3は、最下位の1ビットL
SBのみ取り込む。ラッチLA3に取り込んだ最下位ビ
ットデータは、サンプル番号の偶数/奇数を示すデータ
E/Oとして利用される。
【0051】−処理スロット2− このスロット2では、現サンプル番号を示すサンプルア
ドレス信号の整数部INTの値を1.5倍して、ROM
18における実際の相対アドレス(メモリアドレス)を
指示するアドレスデータを作成する。このスロット2で
は、前のスロット1でラッチLA1に取り込んだ整数部
データINTすなわち現サンプル番号データが1/2シ
フト回路65に入力され、該データINTを1/2シフ
ト(0.5倍)した値INT/2が該1/2シフト回路
65から出力されている。なお、INT/2の小数部は
切り捨てるものとする。
ドレス信号の整数部INTの値を1.5倍して、ROM
18における実際の相対アドレス(メモリアドレス)を
指示するアドレスデータを作成する。このスロット2で
は、前のスロット1でラッチLA1に取り込んだ整数部
データINTすなわち現サンプル番号データが1/2シ
フト回路65に入力され、該データINTを1/2シフ
ト(0.5倍)した値INT/2が該1/2シフト回路
65から出力されている。なお、INT/2の小数部は
切り捨てるものとする。
【0052】このスロット2において、セレクタSEL
3でB入力を選択し、ラッチLA1に取り込んだ整数部
データINTすなわち現サンプル番号データを加算器6
3に入力すると共に、セレクタSEL2でD入力を選択
し、1/2シフト回路65から出力される上記値INT
/2を加算器63に入力する。これにより、現サンプル
番号を示す整数部INTの値を1.5倍してその小数部
を切り捨てた値INT+INT/2が加算器63から出
力される。そして、ラッチLA1にロード信号を与え、
加算器63の出力INT+INT/2をラッチする。図
6を参照すると理解できるように、12ビットの1サン
プルデータはROM18の1.5アドレスに記憶される
ため、サンプル番号に対応するサンプルアドレスを1.
5倍したものがROM18における実際の相対アドレス
を指示するメモリアドレスとなる。そして、整数部IN
Tの値を1.5倍してその小数部を切り捨てた値INT
+INT/2は、整数部INTに対応する1サンプルデ
ータを記憶している2つのメモリアドレスのうち最初の
メモリアドレスを指示する。
3でB入力を選択し、ラッチLA1に取り込んだ整数部
データINTすなわち現サンプル番号データを加算器6
3に入力すると共に、セレクタSEL2でD入力を選択
し、1/2シフト回路65から出力される上記値INT
/2を加算器63に入力する。これにより、現サンプル
番号を示す整数部INTの値を1.5倍してその小数部
を切り捨てた値INT+INT/2が加算器63から出
力される。そして、ラッチLA1にロード信号を与え、
加算器63の出力INT+INT/2をラッチする。図
6を参照すると理解できるように、12ビットの1サン
プルデータはROM18の1.5アドレスに記憶される
ため、サンプル番号に対応するサンプルアドレスを1.
5倍したものがROM18における実際の相対アドレス
を指示するメモリアドレスとなる。そして、整数部IN
Tの値を1.5倍してその小数部を切り捨てた値INT
+INT/2は、整数部INTに対応する1サンプルデ
ータを記憶している2つのメモリアドレスのうち最初の
メモリアドレスを指示する。
【0053】−処理スロット3− このスロット3では、ラッチLA1に記憶した相対メモ
リアドレスデータINT+INT/2にスタートアドレ
スデータSAを加算し、ROM18を読み出すための絶
対アドレスデータに変換し、これに基づき、現サンプル
番号に対応する第1のサンプルデータの上位8ビットデ
ータが記憶されているアドレスを指示するアドレス信号
AD(1M)を作成する。すなわち、セレクタSEL3
でB入力を選択し、ラッチLA1に記憶した相対メモリ
アドレスデータINT+INT/2を加算器63に入力
すると共に、セレクタSEL2でC入力を選択し、スタ
ートアドレスデータSAを加算器63に入力する。ま
た、セレクタSEL4でC入力を選択し、前スロット1
のときにラッチLA3に記憶した現サンプル番号の偶数
/奇数データE/Oを加算器63に入力する。
リアドレスデータINT+INT/2にスタートアドレ
スデータSAを加算し、ROM18を読み出すための絶
対アドレスデータに変換し、これに基づき、現サンプル
番号に対応する第1のサンプルデータの上位8ビットデ
ータが記憶されているアドレスを指示するアドレス信号
AD(1M)を作成する。すなわち、セレクタSEL3
でB入力を選択し、ラッチLA1に記憶した相対メモリ
アドレスデータINT+INT/2を加算器63に入力
すると共に、セレクタSEL2でC入力を選択し、スタ
ートアドレスデータSAを加算器63に入力する。ま
た、セレクタSEL4でC入力を選択し、前スロット1
のときにラッチLA3に記憶した現サンプル番号の偶数
/奇数データE/Oを加算器63に入力する。
【0054】図6を参照すると理解できるように、サン
プル番号が偶数ならば、1サンプルデータの上位8ビッ
トデータは、該サンプルデータを記憶する2つのメモリ
アドレスのうち先のアドレスに記憶されており、下位4
ビットのサンプルデータは後のアドレスに記憶されてい
る。偶数ならば、E/Oが“0”であり、加算器63の
出力は「SA+INT+INT/2」となり、上位8ビ
ットのサンプルデータが記憶されている先のアドレスを
指示する。反対に、サンプル番号が奇数ならば、1サン
プルデータの上位8ビットデータは、該サンプルデータ
を記憶する2つのメモリアドレスのうち後のアドレスに
記憶されており、下位4ビットのサンプルデータは先の
アドレスに記憶されている。奇数ならば、E/Oが
“1”であり、加算器63の出力は「SA+INT+1
+INT/2」となり、上位8ビットのサンプルデータ
が記憶されている後のアドレスを指示する。こうして、
このスロット3においては、現サンプル番号に対応する
第1のサンプルデータの上位8ビットデータが記憶され
ているアドレスを指示するメモリアドレス信号AD(1
M)が作成され、加算器63から出力される。
プル番号が偶数ならば、1サンプルデータの上位8ビッ
トデータは、該サンプルデータを記憶する2つのメモリ
アドレスのうち先のアドレスに記憶されており、下位4
ビットのサンプルデータは後のアドレスに記憶されてい
る。偶数ならば、E/Oが“0”であり、加算器63の
出力は「SA+INT+INT/2」となり、上位8ビ
ットのサンプルデータが記憶されている先のアドレスを
指示する。反対に、サンプル番号が奇数ならば、1サン
プルデータの上位8ビットデータは、該サンプルデータ
を記憶する2つのメモリアドレスのうち後のアドレスに
記憶されており、下位4ビットのサンプルデータは先の
アドレスに記憶されている。奇数ならば、E/Oが
“1”であり、加算器63の出力は「SA+INT+1
+INT/2」となり、上位8ビットのサンプルデータ
が記憶されている後のアドレスを指示する。こうして、
このスロット3においては、現サンプル番号に対応する
第1のサンプルデータの上位8ビットデータが記憶され
ているアドレスを指示するメモリアドレス信号AD(1
M)が作成され、加算器63から出力される。
【0055】−処理スロット4− このスロット4では、上記第1のサンプルデータの下位
4ビットデータが記憶されているメモリアドレスを指示
するアドレス信号AD(1S)を作成する。すなわち、
前記スロット3と同様に、セレクタSEL3でB入力を
選択し、セレクタSEL2でC入力を選択して、加算器
63で相対アドレスデータINT+INT/2にスター
トアドレスデータSAが加算されるようにする。一方、
セレクタSEL4ではD入力を選択し、ラッチLA3の
出力データE/Oをインバータ66で反転した信号を加
算器63に入力する。従って、スロット3のときとは逆
に、現サンプル番号が偶数ならば、加算器63の出力は
「SA+INT+1+INT/2」となり、下位4ビッ
トのサンプルデータが記憶されている後のアドレスを指
示する。また、現サンプル番号が奇数ならば、加算器6
3の出力は「SA+INT+INT/2」となり、下位
4ビットのサンプルデータが記憶されている先のアドレ
スを指示する。こうして、このスロット4においては、
現サンプル番号に対応する第1のサンプルデータの下位
4ビットデータが記憶されているアドレスを指示するメ
モリアドレス信号AD(1S)が作成され、加算器63
から出力される。
4ビットデータが記憶されているメモリアドレスを指示
するアドレス信号AD(1S)を作成する。すなわち、
前記スロット3と同様に、セレクタSEL3でB入力を
選択し、セレクタSEL2でC入力を選択して、加算器
63で相対アドレスデータINT+INT/2にスター
トアドレスデータSAが加算されるようにする。一方、
セレクタSEL4ではD入力を選択し、ラッチLA3の
出力データE/Oをインバータ66で反転した信号を加
算器63に入力する。従って、スロット3のときとは逆
に、現サンプル番号が偶数ならば、加算器63の出力は
「SA+INT+1+INT/2」となり、下位4ビッ
トのサンプルデータが記憶されている後のアドレスを指
示する。また、現サンプル番号が奇数ならば、加算器6
3の出力は「SA+INT+INT/2」となり、下位
4ビットのサンプルデータが記憶されている先のアドレ
スを指示する。こうして、このスロット4においては、
現サンプル番号に対応する第1のサンプルデータの下位
4ビットデータが記憶されているアドレスを指示するメ
モリアドレス信号AD(1S)が作成され、加算器63
から出力される。
【0056】−処理スロット5〜9− 処理スロット5〜9では、前述の処理スロット0〜4と
ほぼ同様の制御を行ない、現サンプル番号の次のサンプ
ル番号に対応する第2のサンプルデータについて、上位
8ビットデータが記憶されているメモリアドレスを指示
するアドレス信号AD(2M)と下位4ビットデータが
記憶されているメモリアドレスを指示するアドレス信号
AD(2S)とを作成する。前述の処理スロット0〜4
との相違点について説明すると、前記処理スロット1に
対応する処理スロット6では、セレクタSEL3でA入
力を選択し、現サンプル番号を示す整数部データINT
をラッチLA1から加算器63に入力すると共に、セレ
クタSEL4でA入力を選択し、信号“1”を加算器6
3に入力するようにしている。これにより、現サンプル
番号INTの次のサンプル番号を指示するデータINT
+1が加算器63から出力され、これがラッチLA1に
取り込まれる。
ほぼ同様の制御を行ない、現サンプル番号の次のサンプ
ル番号に対応する第2のサンプルデータについて、上位
8ビットデータが記憶されているメモリアドレスを指示
するアドレス信号AD(2M)と下位4ビットデータが
記憶されているメモリアドレスを指示するアドレス信号
AD(2S)とを作成する。前述の処理スロット0〜4
との相違点について説明すると、前記処理スロット1に
対応する処理スロット6では、セレクタSEL3でA入
力を選択し、現サンプル番号を示す整数部データINT
をラッチLA1から加算器63に入力すると共に、セレ
クタSEL4でA入力を選択し、信号“1”を加算器6
3に入力するようにしている。これにより、現サンプル
番号INTの次のサンプル番号を指示するデータINT
+1が加算器63から出力され、これがラッチLA1に
取り込まれる。
【0057】次の処理スロット7〜9では、サンプル番
号INTをINT+1に置き換えて、前述の処理スロッ
ト2〜4と同様の処理を行なう。これにより、処理スロ
ット8においては、現サンプル番号の次のサンプル番号
に対応する第2のサンプルデータの上位8ビットデータ
が記憶されているアドレスを指示するアドレス信号AD
(2M)が作成され、加算器63から出力される。ま
た、処理スロット9においては、該第2のサンプルデー
タの下位4ビットデータが記憶されているアドレスを指
示するアドレス信号AD(2S)が作成され、加算器6
3から出力される。
号INTをINT+1に置き換えて、前述の処理スロッ
ト2〜4と同様の処理を行なう。これにより、処理スロ
ット8においては、現サンプル番号の次のサンプル番号
に対応する第2のサンプルデータの上位8ビットデータ
が記憶されているアドレスを指示するアドレス信号AD
(2M)が作成され、加算器63から出力される。ま
た、処理スロット9においては、該第2のサンプルデー
タの下位4ビットデータが記憶されているアドレスを指
示するアドレス信号AD(2S)が作成され、加算器6
3から出力される。
【0058】なお、処理スロット5においてラッチLA
5にロード信号が与えられ、スロット1のときにラッチ
LA3に取り込まれた第1のサンプルデータに関するサ
ンプル番号の偶数/奇数データE/Oが、該ラッチLA
5に取り込まれる。その後、処理スロット6においてラ
ッチLA3にロード信号が与えられ、第2のサンプルデ
ータに関するサンプル番号INT+1の偶数/奇数デー
タE/Oが、該ラッチLA3に取り込まれる。こうし
て、ラッチLA5,LA3に取り込まれた2つのサンプ
ルデータのサンプル番号の偶数/奇数データE/Oが、
適宜のタイミングで遅延回路67に取り込まれ、タイミ
ング合わせのために適宜時間(この実施例では約1.5
チャンネルスロット分の時間)遅延されて制御信号CO
NT1,CONT2として出力される。この制御信号C
ONT1,CONT2は、サンプル再生部52におい
て、読み出された1アドレス(8ビット)のデータの中
からサンプルデータの下位4ビットを正しく取り出すた
めに利用される。
5にロード信号が与えられ、スロット1のときにラッチ
LA3に取り込まれた第1のサンプルデータに関するサ
ンプル番号の偶数/奇数データE/Oが、該ラッチLA
5に取り込まれる。その後、処理スロット6においてラ
ッチLA3にロード信号が与えられ、第2のサンプルデ
ータに関するサンプル番号INT+1の偶数/奇数デー
タE/Oが、該ラッチLA3に取り込まれる。こうし
て、ラッチLA5,LA3に取り込まれた2つのサンプ
ルデータのサンプル番号の偶数/奇数データE/Oが、
適宜のタイミングで遅延回路67に取り込まれ、タイミ
ング合わせのために適宜時間(この実施例では約1.5
チャンネルスロット分の時間)遅延されて制御信号CO
NT1,CONT2として出力される。この制御信号C
ONT1,CONT2は、サンプル再生部52におい
て、読み出された1アドレス(8ビット)のデータの中
からサンプルデータの下位4ビットを正しく取り出すた
めに利用される。
【0059】−−ループエンドに達したときの処理−− 次に、現サンプルアドレスが小数部を含むレベルでルー
プエンドアドレスに達した場合の処理について説明す
る。前述の通り、処理スロット0において、現サンプル
アドレスが小数部を含むレベルでループエンドアドレス
に達したか否かが調べられる。現サンプルアドレスの整
数部INTがループエンドアドレスLEの整数部に一致
しただけでは、まだ加算器63からキャリアウト信号が
発生されない。整数部レベルでINT=LEが成立し、
かつ小数部レベルでFRA≧LEFが成立したとき(現
サンプルアドレスの小数部FRAがループエンドアドレ
スの小数部LEFに達したか若しくはそれを越えたと
き)、加算器64からFRA≧LEFの成立に応じたキ
ャリアウト信号FCが発生し、これに応じて加算器63
からキャリアウト信号“1”が発生し、これがラッチL
A4に取り込まれる。ラッチLA4の出力がオーバーフ
ロー信号OVとして、セレクタSEL1及び制御回路6
2、その他回路に与えられる。加算器63からキャリア
ウト信号が発生したとき、つまり、現サンプルアドレス
が小数部を含むレベルでループエンドアドレスに達した
とき、オーバーフロー信号OVが“1”となる。制御回
路62では、オーバーフロー信号OVが“1”となった
ことを確認した場合、処理スロット1及び6のときの制
御を次のように変更する。
プエンドアドレスに達した場合の処理について説明す
る。前述の通り、処理スロット0において、現サンプル
アドレスが小数部を含むレベルでループエンドアドレス
に達したか否かが調べられる。現サンプルアドレスの整
数部INTがループエンドアドレスLEの整数部に一致
しただけでは、まだ加算器63からキャリアウト信号が
発生されない。整数部レベルでINT=LEが成立し、
かつ小数部レベルでFRA≧LEFが成立したとき(現
サンプルアドレスの小数部FRAがループエンドアドレ
スの小数部LEFに達したか若しくはそれを越えたと
き)、加算器64からFRA≧LEFの成立に応じたキ
ャリアウト信号FCが発生し、これに応じて加算器63
からキャリアウト信号“1”が発生し、これがラッチL
A4に取り込まれる。ラッチLA4の出力がオーバーフ
ロー信号OVとして、セレクタSEL1及び制御回路6
2、その他回路に与えられる。加算器63からキャリア
ウト信号が発生したとき、つまり、現サンプルアドレス
が小数部を含むレベルでループエンドアドレスに達した
とき、オーバーフロー信号OVが“1”となる。制御回
路62では、オーバーフロー信号OVが“1”となった
ことを確認した場合、処理スロット1及び6のときの制
御を次のように変更する。
【0060】すなわち、その場合、処理スロット1で
は、セレクタSEL3でB入力を選択し、前スロット0
のときにラッチLA1に取り込んだ加算器63の出力す
なわち現サンプルアドレスの整数部INTとループエン
ドアドレスLEの差「INT−LE」(厳密にはFCの
1が加算された値)を、加算器63に入力する。同時
に、セレクタSEL2でB入力を選択し、ループスター
トアドレスデータLSを加算器63に入力する。また、
ラッチLA1,LA2,LA3にロード信号を与え、加
算器63の出力「INT−LE+LS」をラッチLA
1,LA2,LA3に取り込む。これにより、ラッチL
A1にラッチされる現サンプルアドレスの整数部INT
の値がループスタートアドレスLSに対応する値「IN
T−LE+LS」に変更される。なお、前述から明らか
なように小数部を含むレベルで現サンプルアドレスがル
ープエンドアドレスに達したとき加算器63の出力は
「INT−LE」=0であり、ラッチLA1にラッチさ
れる値は実質的にループスタートアドレスLSの値に一
致している。なお、周波数ナンバFNの値が1以上の大
きな数の場合は、エンドアドレス到達時の加算器63の
出力「INT−LE」が1以上のこともあり得る。
は、セレクタSEL3でB入力を選択し、前スロット0
のときにラッチLA1に取り込んだ加算器63の出力す
なわち現サンプルアドレスの整数部INTとループエン
ドアドレスLEの差「INT−LE」(厳密にはFCの
1が加算された値)を、加算器63に入力する。同時
に、セレクタSEL2でB入力を選択し、ループスター
トアドレスデータLSを加算器63に入力する。また、
ラッチLA1,LA2,LA3にロード信号を与え、加
算器63の出力「INT−LE+LS」をラッチLA
1,LA2,LA3に取り込む。これにより、ラッチL
A1にラッチされる現サンプルアドレスの整数部INT
の値がループスタートアドレスLSに対応する値「IN
T−LE+LS」に変更される。なお、前述から明らか
なように小数部を含むレベルで現サンプルアドレスがル
ープエンドアドレスに達したとき加算器63の出力は
「INT−LE」=0であり、ラッチLA1にラッチさ
れる値は実質的にループスタートアドレスLSの値に一
致している。なお、周波数ナンバFNの値が1以上の大
きな数の場合は、エンドアドレス到達時の加算器63の
出力「INT−LE」が1以上のこともあり得る。
【0061】次の処理スロット2〜4においてラッチL
A1の出力を現サンプルアドレスデータとして利用する
前述の各処理は、すべてループスタートアドレスLSに
対応する値「INT−LE+LS」(=実質的にLS)
を対象にして行なわれるようになる。処理スロット6で
も同様であり、セレクタSEL3でB入力を選択し、同
時に、セレクタSEL2でB入力を選択して、「INT
−LE」と「LS」の加算が加算器63で行なわれるよ
うにする。勿論、処理スロット6では、これに加えて、
前述と同様にセレクタSEL4のA入力で選択した信号
“1”が加算器63に入力され、ループスタートアドレ
スLSに対応する値「INT−LE+LS」の次のサン
プルアドレス「INT−LE+LS+1」(=実質的に
LS+1)を示す値が加算器63から出力される。
A1の出力を現サンプルアドレスデータとして利用する
前述の各処理は、すべてループスタートアドレスLSに
対応する値「INT−LE+LS」(=実質的にLS)
を対象にして行なわれるようになる。処理スロット6で
も同様であり、セレクタSEL3でB入力を選択し、同
時に、セレクタSEL2でB入力を選択して、「INT
−LE」と「LS」の加算が加算器63で行なわれるよ
うにする。勿論、処理スロット6では、これに加えて、
前述と同様にセレクタSEL4のA入力で選択した信号
“1”が加算器63に入力され、ループスタートアドレ
スLSに対応する値「INT−LE+LS」の次のサン
プルアドレス「INT−LE+LS+1」(=実質的に
LS+1)を示す値が加算器63から出力される。
【0062】また、処理スロット1においてラッチLA
2にラッチしたループスタートアドレスLSに対応する
値「INT−LE+LS」(=実質的にLS)は整数部
からなる値であり、これに対して加算器64から出力さ
れる小数部FRTデータが付加されて、セレクタSEL
1のB入力に与えられる。前述のように、ループエンド
アドレスは小数部を含む値として設定されており、2の
補数で表現されたループエンドアドレス小数部データL
EFと現サンプルアドレスの小数部FRAとの差「FR
A−LEF」が加算器64で求められ、この差FRA−
LEFがループエンド到達時の小数部データFRTとし
て出力される。この小数部データFRTは、現サンプル
アドレスがループエンドアドレスに達したときの小数部
レベルでの偏差である。小数部同士が一致しているとき
は、FRA−LEF=FRT=0である。多くの場合
は、FRAの方がLEFよりもわずかに大きくなったと
きFRA≧LEFが成立し、小数部の偏差データFRA
−LEF=FRTは、小さな値の正の小数値を示すであ
ろう。
2にラッチしたループスタートアドレスLSに対応する
値「INT−LE+LS」(=実質的にLS)は整数部
からなる値であり、これに対して加算器64から出力さ
れる小数部FRTデータが付加されて、セレクタSEL
1のB入力に与えられる。前述のように、ループエンド
アドレスは小数部を含む値として設定されており、2の
補数で表現されたループエンドアドレス小数部データL
EFと現サンプルアドレスの小数部FRAとの差「FR
A−LEF」が加算器64で求められ、この差FRA−
LEFがループエンド到達時の小数部データFRTとし
て出力される。この小数部データFRTは、現サンプル
アドレスがループエンドアドレスに達したときの小数部
レベルでの偏差である。小数部同士が一致しているとき
は、FRA−LEF=FRT=0である。多くの場合
は、FRAの方がLEFよりもわずかに大きくなったと
きFRA≧LEFが成立し、小数部の偏差データFRA
−LEF=FRTは、小さな値の正の小数値を示すであ
ろう。
【0063】ループエンド到達時は、前述のようにサン
プルアドレスがループスタートアドレスLSに対応する
値「INT−LE+LS」(=実質的にLS)に戻さ
れ、このループスタートアドレスLSに対応するサンプ
ルデータがROM18から読み出される。サンプルアド
レスの小数部FRAとループエンドアドレス小数部LE
Fとが一致している場合は、それで問題ないが、一致し
ていない場合は、小数部レベルでの偏差FRTに応じて
ROM18から読み出したサンプルデータの値を補償し
てやる必要がある。そのために、この偏差に対応する小
数部データFRT=FRA−LEFを補間部53に供給
し、ROM18から読み出したループスタートアドレス
LSに対応するサンプルデータをこの小数部データFR
Tに応じて補間するようになっている。
プルアドレスがループスタートアドレスLSに対応する
値「INT−LE+LS」(=実質的にLS)に戻さ
れ、このループスタートアドレスLSに対応するサンプ
ルデータがROM18から読み出される。サンプルアド
レスの小数部FRAとループエンドアドレス小数部LE
Fとが一致している場合は、それで問題ないが、一致し
ていない場合は、小数部レベルでの偏差FRTに応じて
ROM18から読み出したサンプルデータの値を補償し
てやる必要がある。そのために、この偏差に対応する小
数部データFRT=FRA−LEFを補間部53に供給
し、ROM18から読み出したループスタートアドレス
LSに対応するサンプルデータをこの小数部データFR
Tに応じて補間するようになっている。
【0064】また、ループエンドアドレスからループス
タートアドレスに戻る場合には、周波数ナンバアキュム
レータの値もループスタートアドレスLSに対応する値
に戻してやる必要がある。そのために、オーバーフロー
信号OVが“1”となったとき、セレクタSEL1でB
入力を選択し、ラッチLA2のループスタートアドレス
LSに対応する値「INT−LE+LS」(=実質的に
LS)を該加算器60に入力するようにしている。そし
て、その際に、小数部の偏差FRTを考慮する必要があ
るので、ラッチLA2の出力(実質的にLS)を整数部
とし、これに小数部データFRTを加算してやり、整数
部と小数部とを含むループスタートアドレスを作成して
セレクタSEL1のB入力に入力するようになってい
る。
タートアドレスに戻る場合には、周波数ナンバアキュム
レータの値もループスタートアドレスLSに対応する値
に戻してやる必要がある。そのために、オーバーフロー
信号OVが“1”となったとき、セレクタSEL1でB
入力を選択し、ラッチLA2のループスタートアドレス
LSに対応する値「INT−LE+LS」(=実質的に
LS)を該加算器60に入力するようにしている。そし
て、その際に、小数部の偏差FRTを考慮する必要があ
るので、ラッチLA2の出力(実質的にLS)を整数部
とし、これに小数部データFRTを加算してやり、整数
部と小数部とを含むループスタートアドレスを作成して
セレクタSEL1のB入力に入力するようになってい
る。
【0065】次に、図10を参照して順次送出部51の
詳細例について説明する。図10において、図7の加算
器63から出力されたメモリアドレス信号ADは、シリ
アル接続された4つのラッチ70,71,72,73の
うち最初のラッチ70に入力される。各ラッチ70,7
1,72,73のロード制御入力Lには、処理スロット
3,4,8,9のときに“1”となるタイミング信号T
3,4,8,9が入力される。図8に示すように、この
タイミング信号T3,4,8,9の“1”発生タイミン
グは前述の4つのアドレス信号AD(1M),AD(1
S),AD(2M),AD(2S)の発生タイミングに
対応している。また、各ラッチ70,71,72,73
の出力制御信号としてクロックパルスφが入力されてお
り、取り込んだデータを次の処理スロットから出力す
る。
詳細例について説明する。図10において、図7の加算
器63から出力されたメモリアドレス信号ADは、シリ
アル接続された4つのラッチ70,71,72,73の
うち最初のラッチ70に入力される。各ラッチ70,7
1,72,73のロード制御入力Lには、処理スロット
3,4,8,9のときに“1”となるタイミング信号T
3,4,8,9が入力される。図8に示すように、この
タイミング信号T3,4,8,9の“1”発生タイミン
グは前述の4つのアドレス信号AD(1M),AD(1
S),AD(2M),AD(2S)の発生タイミングに
対応している。また、各ラッチ70,71,72,73
の出力制御信号としてクロックパルスφが入力されてお
り、取り込んだデータを次の処理スロットから出力す
る。
【0066】これにより、これらの処理スロット3,
4,8,9において前述の4つのアドレス信号AD(1
M),AD(1S),AD(2M),AD(2S)がメ
モリアドレス信号ADとして順次出力されると、これら
がラッチ70,71,72,73に順次取り込まれる。
従って、1チヤンネルスロットの最後の処理スロット1
1では、前述の4つのアドレス信号AD(1M),AD
(1S),AD(2M),AD(2S)が各ラッチ7
3,72,71,70にそれぞれラッチされている。各
ラッチ70,71,72,73の出力がセレクタ78,
79,80,81のB入力を介してラッチ74,75,
76,77にそれぞれ入力される。図3のアンドゲート
37から発生される前述の音源アクセス信号TGACが
オアゲート82を介して、各ラッチ74,75,76,
77のロード制御入力Lに与えられる。また、タイミン
グ信号T11もオアゲート82を介して、各ラッチ7
4,75,76,77のロード制御入力Lに与えられ
る。また、タイミング信号T11がセレクタ78,7
9,80,81のB制御入力SBに与えられ、処理スロ
ット11のときだけB入力を選択し、それ以外のときは
A入力を選択する。また、ラッチ74,75,76,7
7はセレクタ79,80,81のA入力を介してシリア
ル接続されており、出力制御信号としてクロックパルス
φが与えられ、取り込んだデータを次の処理スロットか
ら出力する。
4,8,9において前述の4つのアドレス信号AD(1
M),AD(1S),AD(2M),AD(2S)がメ
モリアドレス信号ADとして順次出力されると、これら
がラッチ70,71,72,73に順次取り込まれる。
従って、1チヤンネルスロットの最後の処理スロット1
1では、前述の4つのアドレス信号AD(1M),AD
(1S),AD(2M),AD(2S)が各ラッチ7
3,72,71,70にそれぞれラッチされている。各
ラッチ70,71,72,73の出力がセレクタ78,
79,80,81のB入力を介してラッチ74,75,
76,77にそれぞれ入力される。図3のアンドゲート
37から発生される前述の音源アクセス信号TGACが
オアゲート82を介して、各ラッチ74,75,76,
77のロード制御入力Lに与えられる。また、タイミン
グ信号T11もオアゲート82を介して、各ラッチ7
4,75,76,77のロード制御入力Lに与えられ
る。また、タイミング信号T11がセレクタ78,7
9,80,81のB制御入力SBに与えられ、処理スロ
ット11のときだけB入力を選択し、それ以外のときは
A入力を選択する。また、ラッチ74,75,76,7
7はセレクタ79,80,81のA入力を介してシリア
ル接続されており、出力制御信号としてクロックパルス
φが与えられ、取り込んだデータを次の処理スロットか
ら出力する。
【0067】これにより、処理スロット11において、
各ラッチ73,72,71,70から前述の4つのアド
レス信号AD(1M),AD(1S),AD(2M),
AD(2S)が、セレクタ78〜81のB入力を介して
各ラッチ77,76,75,74にそれぞれ取り込まれ
る。そして、音源アクセス信号TGACが発生する毎に
各ラッチ74,75,76の出力信号がセレクタ79〜
81のA入力を介して次段のラッチ75,76,77に
取り込まれる。こうして、前述の4つのアドレス信号A
D(1M),AD(1S),AD(2M),AD(2
S)が順次シフトされ、ラッチ77から出力される。ラ
ッチ77の出力が音源部14のアドレスバス27Aに接
続されている。
各ラッチ73,72,71,70から前述の4つのアド
レス信号AD(1M),AD(1S),AD(2M),
AD(2S)が、セレクタ78〜81のB入力を介して
各ラッチ77,76,75,74にそれぞれ取り込まれ
る。そして、音源アクセス信号TGACが発生する毎に
各ラッチ74,75,76の出力信号がセレクタ79〜
81のA入力を介して次段のラッチ75,76,77に
取り込まれる。こうして、前述の4つのアドレス信号A
D(1M),AD(1S),AD(2M),AD(2
S)が順次シフトされ、ラッチ77から出力される。ラ
ッチ77の出力が音源部14のアドレスバス27Aに接
続されている。
【0068】これにより、最初はアドレス信号AD(1
M)がアドレスバス27Aに出力されており、音源アク
セス信号TGACが最初に発生した処理スロットで該ア
ドレス信号AD(1M)がアドレスバス27Aを介して
外部メモリのアドレスバス17Aに与えられる。次の処
理スロットでラッチ77の出力が次のアドレス信号AD
(1S)に切り換わり、アドレスバス27Aに出力され
る。従って、2番目の音源アクセス信号TGACが発生
した処理スロットでは、アドレス信号AD(1S)がア
ドレスバス27Aを介して外部メモリのアドレスバス1
7Aに与えられる。こうして、音源アクセス信号TGA
Cが発生する毎に、アドレス信号AD(1M),AD
(1S),AD(2M),AD(2S)の順で外部メモ
リのアドレスバス17Aに与えられる。
M)がアドレスバス27Aに出力されており、音源アク
セス信号TGACが最初に発生した処理スロットで該ア
ドレス信号AD(1M)がアドレスバス27Aを介して
外部メモリのアドレスバス17Aに与えられる。次の処
理スロットでラッチ77の出力が次のアドレス信号AD
(1S)に切り換わり、アドレスバス27Aに出力され
る。従って、2番目の音源アクセス信号TGACが発生
した処理スロットでは、アドレス信号AD(1S)がア
ドレスバス27Aを介して外部メモリのアドレスバス1
7Aに与えられる。こうして、音源アクセス信号TGA
Cが発生する毎に、アドレス信号AD(1M),AD
(1S),AD(2M),AD(2S)の順で外部メモ
リのアドレスバス17Aに与えられる。
【0069】なお、各ラッチ77,76,75,74に
ラッチされるアドレス信号のチャンネルと音源アクセス
信号TGACのチャンネルが合っているものとする。す
なわち、アクセス制御部25におけるチャンネルタイミ
ングと順次送出部51におけるチャンネルタイミングと
が合っている。一方、ラッチ77,76,75,74に
おけるチャンネルタイミングは、アドレス発生部50に
おけるチャンネルタイミングより丁度1チャンネルスロ
ット遅れている。このような回路動作遅れによるチャン
ネルタイミングの遅れは、次のサンプル再生部52やそ
の次の処理回路でも発生する。図5のエンベロープ発生
部55においても乗算器54におけるチャンネルタイミ
ングに合うように各チャンネルのエンベロープ信号を発
生する。その場合、乗算器54に与えるエンベロープ信
号のチャンネルタイミングと順次送出部51におけるチ
ャンネルタイミングつまりアクセス制御部25における
チャンネルタイミングとには相応のずれがあるのが普通
である。そのようなチャンネルタイミングのずれを考慮
して、エンベロープ発生部55から発生する利用要求信
号すなわちチャンネルイネーブル信号CHENのチャン
ネルタイミングが、アクセス制御部25におけるチャン
ネルタイミングに合うように適宜タイミング調整するも
のとするのは勿論である。
ラッチされるアドレス信号のチャンネルと音源アクセス
信号TGACのチャンネルが合っているものとする。す
なわち、アクセス制御部25におけるチャンネルタイミ
ングと順次送出部51におけるチャンネルタイミングと
が合っている。一方、ラッチ77,76,75,74に
おけるチャンネルタイミングは、アドレス発生部50に
おけるチャンネルタイミングより丁度1チャンネルスロ
ット遅れている。このような回路動作遅れによるチャン
ネルタイミングの遅れは、次のサンプル再生部52やそ
の次の処理回路でも発生する。図5のエンベロープ発生
部55においても乗算器54におけるチャンネルタイミ
ングに合うように各チャンネルのエンベロープ信号を発
生する。その場合、乗算器54に与えるエンベロープ信
号のチャンネルタイミングと順次送出部51におけるチ
ャンネルタイミングつまりアクセス制御部25における
チャンネルタイミングとには相応のずれがあるのが普通
である。そのようなチャンネルタイミングのずれを考慮
して、エンベロープ発生部55から発生する利用要求信
号すなわちチャンネルイネーブル信号CHENのチャン
ネルタイミングが、アクセス制御部25におけるチャン
ネルタイミングに合うように適宜タイミング調整するも
のとするのは勿論である。
【0070】次に、図11を参照してサンプル再生部5
2の詳細例について説明する。音源アクセス信号TGA
Cの発生に対応して外部メモリ(ROM18)にアドレ
ス信号AD(1M),AD(1S),AD(2M),A
D(2S)が与えられると、このメモリアドレスに応じ
て8ビット構成のデータが読み出され、音源部14のデ
ータバス27Dに与えられる。図11において、このデ
ータバス27Dに与えられた8ビット構成の読出しデー
タがラッチ83に入力される。ラッチ83,84,8
5,86がシリアル接続されており、取り込みクロック
発生回路87から発生される取り込みクロック信号TG
AC’,TGACに応じてそれぞれの入力データを取り
込む。また、前述と同様に、出力制御信号としてクロッ
クパルスφが与えられ、取り込んだデータを次の処理ス
ロットから出力する。取り込みクロック発生回路87
は、音源アクセス信号TGACに同期した取り込みクロ
ック信号TGACを2段目〜4段目のラッチ84〜86
に入力し、音源アクセス信号TGACを少し遅延した取
り込みクロック信号TGAC’を1段目のラッチ83に
入力する。これは、メモリからのデータ読出し時間遅れ
を考慮するためである。
2の詳細例について説明する。音源アクセス信号TGA
Cの発生に対応して外部メモリ(ROM18)にアドレ
ス信号AD(1M),AD(1S),AD(2M),A
D(2S)が与えられると、このメモリアドレスに応じ
て8ビット構成のデータが読み出され、音源部14のデ
ータバス27Dに与えられる。図11において、このデ
ータバス27Dに与えられた8ビット構成の読出しデー
タがラッチ83に入力される。ラッチ83,84,8
5,86がシリアル接続されており、取り込みクロック
発生回路87から発生される取り込みクロック信号TG
AC’,TGACに応じてそれぞれの入力データを取り
込む。また、前述と同様に、出力制御信号としてクロッ
クパルスφが与えられ、取り込んだデータを次の処理ス
ロットから出力する。取り込みクロック発生回路87
は、音源アクセス信号TGACに同期した取り込みクロ
ック信号TGACを2段目〜4段目のラッチ84〜86
に入力し、音源アクセス信号TGACを少し遅延した取
り込みクロック信号TGAC’を1段目のラッチ83に
入力する。これは、メモリからのデータ読出し時間遅れ
を考慮するためである。
【0071】音源アクセス信号TGACの発生に対応し
て、外部メモリ(ROM18)から4つのアドレス信号
AD(1M),AD(1S),AD(2M),AD(2
S)のそれぞれに対応する8ビット構成のデータを読み
出し終えると、各ラッチ83〜86にラッチされるデー
タは次のようになる。ラッチ86においては、アドレス
信号AD(1M)に対応する第1のサンプルデータの上
位8ビットデータ。ラッチ85においては、アドレス信
号AD(1S)に対応する第1のサンプルデータの下位
4ビットデータ。ラッチ84においては、アドレス信号
AD(2M)に対応する第2のサンプルデータの上位8
ビットデータ。ラッチ83においては、アドレス信号A
D(2S)に対応する第2のサンプルデータの下位4ビ
ットデータ。
て、外部メモリ(ROM18)から4つのアドレス信号
AD(1M),AD(1S),AD(2M),AD(2
S)のそれぞれに対応する8ビット構成のデータを読み
出し終えると、各ラッチ83〜86にラッチされるデー
タは次のようになる。ラッチ86においては、アドレス
信号AD(1M)に対応する第1のサンプルデータの上
位8ビットデータ。ラッチ85においては、アドレス信
号AD(1S)に対応する第1のサンプルデータの下位
4ビットデータ。ラッチ84においては、アドレス信号
AD(2M)に対応する第2のサンプルデータの上位8
ビットデータ。ラッチ83においては、アドレス信号A
D(2S)に対応する第2のサンプルデータの下位4ビ
ットデータ。
【0072】12ビット構成のラッチ88は、12ビッ
ト構成の第1のサンプルデータを12ビットパラレルデ
ータとして再生するためのものであり、上位8ビット入
力にラッチ86の出力を入力し、下位4ビット入力にセ
レクタ90の出力を入力し、タイミング信号T0によっ
て処理スロット0のときに入力データを取り込む。この
処理スロット0のときはその直前のチャンネルスロット
において外部メモリから読み出した上記4つの8ビット
構成のメモリ読出しデータを各ラッチ83〜86に夫々
ラッチしている。
ト構成の第1のサンプルデータを12ビットパラレルデ
ータとして再生するためのものであり、上位8ビット入
力にラッチ86の出力を入力し、下位4ビット入力にセ
レクタ90の出力を入力し、タイミング信号T0によっ
て処理スロット0のときに入力データを取り込む。この
処理スロット0のときはその直前のチャンネルスロット
において外部メモリから読み出した上記4つの8ビット
構成のメモリ読出しデータを各ラッチ83〜86に夫々
ラッチしている。
【0073】セレクタ90はラッチ85から出力される
下位4ビットデータをA入力に入力し、上位4ビットデ
ータをB入力に入力する。選択制御信号として、図7の
遅延回路67から与えられる制御信号CONT1を入力
する。前述のように、この制御信号CONT1は図7の
ラッチLA5にラッチした第1のサンプルデータに関す
るサンプル番号偶数/奇数データE/Oに対応してい
る。偶数であれば、制御信号CONT1は“0”であ
り、セレクタ90のB入力に加わる上位4ビットデータ
を選択する。図6に示すように、偶数のサンプル番号の
下位4ビットデータはメモリアドレスの上位4ビットに
記憶されているので、セレクタ90のB入力を介して下
位4ビットのサンプルデータを取り出すことができる。
反対に、奇数あれば、制御信号CONT1は“1”であ
り、セレクタ90のA入力に加わる下位4ビットデータ
を選択する。図6に示すように、奇数のサンプル番号の
下位4ビットデータはメモリアドレスの下位4ビットに
記憶されているので、セレクタ90のA入力を介して下
位4ビットのサンプルデータを取り出すことができる。
下位4ビットデータをA入力に入力し、上位4ビットデ
ータをB入力に入力する。選択制御信号として、図7の
遅延回路67から与えられる制御信号CONT1を入力
する。前述のように、この制御信号CONT1は図7の
ラッチLA5にラッチした第1のサンプルデータに関す
るサンプル番号偶数/奇数データE/Oに対応してい
る。偶数であれば、制御信号CONT1は“0”であ
り、セレクタ90のB入力に加わる上位4ビットデータ
を選択する。図6に示すように、偶数のサンプル番号の
下位4ビットデータはメモリアドレスの上位4ビットに
記憶されているので、セレクタ90のB入力を介して下
位4ビットのサンプルデータを取り出すことができる。
反対に、奇数あれば、制御信号CONT1は“1”であ
り、セレクタ90のA入力に加わる下位4ビットデータ
を選択する。図6に示すように、奇数のサンプル番号の
下位4ビットデータはメモリアドレスの下位4ビットに
記憶されているので、セレクタ90のA入力を介して下
位4ビットのサンプルデータを取り出すことができる。
【0074】従って、処理スロット0のときにラッチ8
8に入力データを取り込むことにより、該ラッチ88に
第1のサンプルデータを12ビットパラレルに取り込む
ことができる。同様に、12ビット構成のラッチ89
は、上位8ビット入力にラッチ84の出力を入力し、下
位4ビット入力にセレクタ91の出力を入力し、タイミ
ング信号T0によって処理スロット0のときに入力デー
タを取り込む。セレクタ91はラッチ83から出力され
る下位4ビットデータをA入力に入力し、上位4ビット
データをB入力に入力する。選択制御信号として、図7
の遅延回路67から与えられる制御信号CONT2を入
力する。前述のように、この制御信号CONT2は第2
のサンプルデータに関するサンプル番号偶数/奇数デー
タE/Oに対応している。従って、上述と同様に、処理
スロット0のときにラッチ89に入力データを取り込む
ことにより、該ラッチ89に第2のサンプルデータを1
2ビットパラレルに取り込むことができる。
8に入力データを取り込むことにより、該ラッチ88に
第1のサンプルデータを12ビットパラレルに取り込む
ことができる。同様に、12ビット構成のラッチ89
は、上位8ビット入力にラッチ84の出力を入力し、下
位4ビット入力にセレクタ91の出力を入力し、タイミ
ング信号T0によって処理スロット0のときに入力デー
タを取り込む。セレクタ91はラッチ83から出力され
る下位4ビットデータをA入力に入力し、上位4ビット
データをB入力に入力する。選択制御信号として、図7
の遅延回路67から与えられる制御信号CONT2を入
力する。前述のように、この制御信号CONT2は第2
のサンプルデータに関するサンプル番号偶数/奇数デー
タE/Oに対応している。従って、上述と同様に、処理
スロット0のときにラッチ89に入力データを取り込む
ことにより、該ラッチ89に第2のサンプルデータを1
2ビットパラレルに取り込むことができる。
【0075】ラッチ88,89にラッチされた第1のサ
ンプルデータFSDと第2のサンプルデータLSDは、
図12に詳細例を示す補間部53に入力される。図12
において、減算器92では第1のサンプルデータFSD
と第2のサンプルデータLSDの差LSD−FSDを求
める。乗算及び加算部93では、この差LSD−FSD
にサンプルアドレスの小数部FRAを乗算し、その乗算
結果(LSD−FSD)FRAに第1のサンプルデータ
FSDを加算する。これにより、小数部FRAを補間パ
ラメータとする波形サンプル点間の1次補間演算「FS
D+(LSD−FSD)FRA」が実行される。
ンプルデータFSDと第2のサンプルデータLSDは、
図12に詳細例を示す補間部53に入力される。図12
において、減算器92では第1のサンプルデータFSD
と第2のサンプルデータLSDの差LSD−FSDを求
める。乗算及び加算部93では、この差LSD−FSD
にサンプルアドレスの小数部FRAを乗算し、その乗算
結果(LSD−FSD)FRAに第1のサンプルデータ
FSDを加算する。これにより、小数部FRAを補間パ
ラメータとする波形サンプル点間の1次補間演算「FS
D+(LSD−FSD)FRA」が実行される。
【0076】もう少し詳しく説明すると、図7のシフト
レジスタ61から出力される現サンプルアドレスの小数
部データFRAと、図7の加算器64から出力されるル
ープエンド処理用の小数部データFRTとが図12のセ
レクタ94に入力される。セレクタ94は図7のラッチ
LA4から出力されるオーバーフロー信号OVによって
選択制御されるもので、オーバーフロー信号OVが
“0”である通常時は、A入力の現サンプルアドレスの
小数部データFRAを選択する。セレクタ94の出力は
遅延回路95で2チャンネルスロット分の時間だけ遅延
される。これは、セレクタ94から出力される小数部デ
ータのチャンネルタイミングを補間部53におけるチャ
ンネルタイミングに合わせるためである。すなわち、ア
ドレス発生部50におけるチャンネルタイミングに比べ
ると、順次送出部51とサンプル再生部52の処理によ
って2チャンネルスロット分の時間だけ遅れが生じてい
るからである。
レジスタ61から出力される現サンプルアドレスの小数
部データFRAと、図7の加算器64から出力されるル
ープエンド処理用の小数部データFRTとが図12のセ
レクタ94に入力される。セレクタ94は図7のラッチ
LA4から出力されるオーバーフロー信号OVによって
選択制御されるもので、オーバーフロー信号OVが
“0”である通常時は、A入力の現サンプルアドレスの
小数部データFRAを選択する。セレクタ94の出力は
遅延回路95で2チャンネルスロット分の時間だけ遅延
される。これは、セレクタ94から出力される小数部デ
ータのチャンネルタイミングを補間部53におけるチャ
ンネルタイミングに合わせるためである。すなわち、ア
ドレス発生部50におけるチャンネルタイミングに比べ
ると、順次送出部51とサンプル再生部52の処理によ
って2チャンネルスロット分の時間だけ遅れが生じてい
るからである。
【0077】遅延回路95から出力された8ビットパラ
レル構成の小数部データFRAは、乗算及び加算部93
内のシフトレジスタ96に、タイミング信号T1により
処理スロット1のタイミングで、並列的に取り込まれ
る。そして、クロックパルスφに従って順次シリアルシ
フトされ、最下位ビットから順に1ビットずつ出力され
る。このシフト出力は処理スロット2から始まり、処理
スロット2〜9の間で全8ビットを送出し終える。この
シフトレジスタ96の1ビット出力信号がゲート97の
ゲートイネーブル信号となり、減算器92の出力LSD
−FSDの通過を制御する。このゲート97は、2サン
プルデータ間のレベル差「LSD−FSD」に小数部デ
ータFRAを乗算するためのシリアル乗算器に相当す
る。
レル構成の小数部データFRAは、乗算及び加算部93
内のシフトレジスタ96に、タイミング信号T1により
処理スロット1のタイミングで、並列的に取り込まれ
る。そして、クロックパルスφに従って順次シリアルシ
フトされ、最下位ビットから順に1ビットずつ出力され
る。このシフト出力は処理スロット2から始まり、処理
スロット2〜9の間で全8ビットを送出し終える。この
シフトレジスタ96の1ビット出力信号がゲート97の
ゲートイネーブル信号となり、減算器92の出力LSD
−FSDの通過を制御する。このゲート97は、2サン
プルデータ間のレベル差「LSD−FSD」に小数部デ
ータFRAを乗算するためのシリアル乗算器に相当す
る。
【0078】このゲート97の出力すなわちシリアル乗
算による部分積データは、加算器98、レジスタ99、
1/2シフト回路100及びゲート101からなる部分
積加算ループに入力される。最初に処理スロット2にお
いて最下位の重みの部分積データがゲート97から加算
器98に与えられるとき、ゲート101は、タイミング
信号T2の反転信号/T2によって不動作とされ、最下
位の重みの部分積データが加算器98を通過してレジス
タ99にストアされる。次の処理スロット3において下
位から2番目の重みの部分積データが加算器98に与え
られるとき、レジスタ99から出力される最下位の重み
の部分積データが1/2シフト回路100で適正に(1
/2に)重みづけされ、ゲート101を介して加算器9
8に与えられる。こうして部分積同士が適正な重みで加
算され、その部分和がレジスタ99にストアされる。こ
うして処理スロット2〜9の間で部分積同士を適正な重
みで累算し、最後の処理スロット9には、レジスタ99
に(LSD−FSD)FRAの積がストアされる。
算による部分積データは、加算器98、レジスタ99、
1/2シフト回路100及びゲート101からなる部分
積加算ループに入力される。最初に処理スロット2にお
いて最下位の重みの部分積データがゲート97から加算
器98に与えられるとき、ゲート101は、タイミング
信号T2の反転信号/T2によって不動作とされ、最下
位の重みの部分積データが加算器98を通過してレジス
タ99にストアされる。次の処理スロット3において下
位から2番目の重みの部分積データが加算器98に与え
られるとき、レジスタ99から出力される最下位の重み
の部分積データが1/2シフト回路100で適正に(1
/2に)重みづけされ、ゲート101を介して加算器9
8に与えられる。こうして部分積同士が適正な重みで加
算され、その部分和がレジスタ99にストアされる。こ
うして処理スロット2〜9の間で部分積同士を適正な重
みで累算し、最後の処理スロット9には、レジスタ99
に(LSD−FSD)FRAの積がストアされる。
【0079】次の処理スロット10においてゲート10
2がイネーブルされ、第1のサンプルデータFSDを通
過させて加算器98に入力する。このとき加算器98で
は、レジスタ99から出力される積(LSD−FSD)
FRAと第1のサンプルデータFSDを加算し、補間演
算結果「FSD+(LSD−FSD)FRA」を得る。
この補間演算結果「FSD+(LSD−FSD)FR
A」は、タイミング信号T10に応じてラッチ103に
取り込まれる。ラッチ103の出力が補間部53の出力
波形サンプルデータとして乗算器54(図5)に与えら
れる。以上は、通常時の補間処理であるが、ループエン
ドに達した場合は、セレクタ94でループスタート処理
用の前記小数部データFRTを選択する点が異なるだけ
であり、補間演算処理の手順は上述と同様である。すな
わち、FRAをFRTに置き換えるだけであり、「FS
D+(LSD−FSD)FRT」なる補間演算が行われ
ることになる。
2がイネーブルされ、第1のサンプルデータFSDを通
過させて加算器98に入力する。このとき加算器98で
は、レジスタ99から出力される積(LSD−FSD)
FRAと第1のサンプルデータFSDを加算し、補間演
算結果「FSD+(LSD−FSD)FRA」を得る。
この補間演算結果「FSD+(LSD−FSD)FR
A」は、タイミング信号T10に応じてラッチ103に
取り込まれる。ラッチ103の出力が補間部53の出力
波形サンプルデータとして乗算器54(図5)に与えら
れる。以上は、通常時の補間処理であるが、ループエン
ドに達した場合は、セレクタ94でループスタート処理
用の前記小数部データFRTを選択する点が異なるだけ
であり、補間演算処理の手順は上述と同様である。すな
わち、FRAをFRTに置き換えるだけであり、「FS
D+(LSD−FSD)FRT」なる補間演算が行われ
ることになる。
【0080】ループエンド到達前後の補間処理の一例に
つき図13を参照して説明する。現サンプルアドレスの
整数部INTがループエンドアドレスの整数部LEに一
致している場合、図13の(a)に示すように、ループ
エンドアドレスの整数部LEに対応するサンプルデータ
を第1のサンプルデータFSDとし、該ループエンドア
ドレス整数部より1大きいサンプルアドレスLE+1に
対応するサンプルデータを第2のサンプルデータLSD
として、現サンプルアドレスの小数部FRAに従って補
間演算を行なう。
つき図13を参照して説明する。現サンプルアドレスの
整数部INTがループエンドアドレスの整数部LEに一
致している場合、図13の(a)に示すように、ループ
エンドアドレスの整数部LEに対応するサンプルデータ
を第1のサンプルデータFSDとし、該ループエンドア
ドレス整数部より1大きいサンプルアドレスLE+1に
対応するサンプルデータを第2のサンプルデータLSD
として、現サンプルアドレスの小数部FRAに従って補
間演算を行なう。
【0081】そして、FRA≧LEFが成立すると、す
なわち小数部を含む現サンプルアドレス(INT+FR
A)が小数部を含むループエンドアドレス(LE+LE
F)に到達すると、前述のように現サンプルアドレスの
整数部がループスタートアドレスLSに切り換わる。ま
た、補間用の小数部データが、ループエンド到達時の小
数部の偏差データFRA−LEF=FRTに切り換わ
る。従って、ループエンドに達した直後から、図13の
(b)に示すように、第1のサンプルデータFSDがル
ープスタートアドレスLSに対応するサンプルデータに
切り換わり、第2のサンプルデータLSDがループスタ
ートアドレスLSの次のサンプル番号LS+1に対応す
るサンプルデータに切り換わる。そして、両サンプルデ
ータ間を小数部の偏差データFRA−LEF=FRTに
応じて補間する。
なわち小数部を含む現サンプルアドレス(INT+FR
A)が小数部を含むループエンドアドレス(LE+LE
F)に到達すると、前述のように現サンプルアドレスの
整数部がループスタートアドレスLSに切り換わる。ま
た、補間用の小数部データが、ループエンド到達時の小
数部の偏差データFRA−LEF=FRTに切り換わ
る。従って、ループエンドに達した直後から、図13の
(b)に示すように、第1のサンプルデータFSDがル
ープスタートアドレスLSに対応するサンプルデータに
切り換わり、第2のサンプルデータLSDがループスタ
ートアドレスLSの次のサンプル番号LS+1に対応す
るサンプルデータに切り換わる。そして、両サンプルデ
ータ間を小数部の偏差データFRA−LEF=FRTに
応じて補間する。
【0082】このように、ループエンドアドレスLEに
対応する第1のサンプルデータFSDとその次のアドレ
スLE+1に対応する第2のサンプルデータLSDの間
で波形サンプル補間を行なっている途中で、小数部を含
むループエンドに到達したことが検出されると、補間途
中であってもそれまでのループエンドアドレスをやめ、
第1のサンプルデータFSDと第2のサンプルデータL
SDをループスタートアドレスLSとその次のサンプル
番号LS+1に対応するサンプルデータに切り換えて、
小数部偏差値FRTを補間開始値として、新たな補間を
開始する。従って、繰り返し読み出しの始まりはループ
スタートアドレスLSに対応するサンプルデータから始
まるのではなく、小数部偏差値FRTに応じてループス
タートアドレスLSに対応するサンプルデータを補間し
たサンプル値から始まることになる。なお、上記から理
解できるように、補間のために、ROM18にはループ
エンドアドレスLEの次のアドレスLE+1に対応する
サンプルデータをも記憶しておく必要があるのは言うま
でもない。
対応する第1のサンプルデータFSDとその次のアドレ
スLE+1に対応する第2のサンプルデータLSDの間
で波形サンプル補間を行なっている途中で、小数部を含
むループエンドに到達したことが検出されると、補間途
中であってもそれまでのループエンドアドレスをやめ、
第1のサンプルデータFSDと第2のサンプルデータL
SDをループスタートアドレスLSとその次のサンプル
番号LS+1に対応するサンプルデータに切り換えて、
小数部偏差値FRTを補間開始値として、新たな補間を
開始する。従って、繰り返し読み出しの始まりはループ
スタートアドレスLSに対応するサンプルデータから始
まるのではなく、小数部偏差値FRTに応じてループス
タートアドレスLSに対応するサンプルデータを補間し
たサンプル値から始まることになる。なお、上記から理
解できるように、補間のために、ROM18にはループ
エンドアドレスLEの次のアドレスLE+1に対応する
サンプルデータをも記憶しておく必要があるのは言うま
でもない。
【0083】この実施例において示された波形繰り返し
読み出し(ループ読み出し)技術における1つの特徴的
構成を要約すると次のようである。複数のアドレスにわ
たって波形データを記憶した記憶手段と、所定の開始ア
ドレスを指示する開始アドレス設定データと所定の終了
アドレスを指示する終了アドレス設定データとを設定す
るアドレス設定手段と、前記開始アドレス設定データに
対応する開始アドレスから前記終了アドレス設定データ
に対応する終了アドレスの範囲で前記記憶手段から波形
データを繰り返し読み出す読出し手段と、前記開始アド
レス設定データと終了アドレス設定データの少なくとも
一方が小数データを含む値であり、この小数データを含
むアドレス設定データに対応するアドレスから前記波形
データを読み出したとき、この小数データの値に応じて
該読み出した波形データを補間し、前記小数データを含
むアドレス設定データに対応する波形データを得る補間
手段とを具えた波形発生装置。
読み出し(ループ読み出し)技術における1つの特徴的
構成を要約すると次のようである。複数のアドレスにわ
たって波形データを記憶した記憶手段と、所定の開始ア
ドレスを指示する開始アドレス設定データと所定の終了
アドレスを指示する終了アドレス設定データとを設定す
るアドレス設定手段と、前記開始アドレス設定データに
対応する開始アドレスから前記終了アドレス設定データ
に対応する終了アドレスの範囲で前記記憶手段から波形
データを繰り返し読み出す読出し手段と、前記開始アド
レス設定データと終了アドレス設定データの少なくとも
一方が小数データを含む値であり、この小数データを含
むアドレス設定データに対応するアドレスから前記波形
データを読み出したとき、この小数データの値に応じて
該読み出した波形データを補間し、前記小数データを含
むアドレス設定データに対応する波形データを得る補間
手段とを具えた波形発生装置。
【0084】上記のように要約してなる波形発生装置に
よれば、開始アドレス設定データと終了アドレス設定デ
ータの少なくとも一方が小数データを含む値であって
も、補間によって、該小数データを含むアドレス設定デ
ータに精度よく対応する波形データを得ることができ
る。そして、開始アドレス設定データと終了アドレス設
定データの少なくとも一方が小数データを含む値である
利点は、前述のように、繰り返し読出しの際の波形のつ
ながりのよい箇所を開始アドレス設定データと終了アド
レス設定データによって選定できる点である。
よれば、開始アドレス設定データと終了アドレス設定デ
ータの少なくとも一方が小数データを含む値であって
も、補間によって、該小数データを含むアドレス設定デ
ータに精度よく対応する波形データを得ることができ
る。そして、開始アドレス設定データと終了アドレス設
定データの少なくとも一方が小数データを含む値である
利点は、前述のように、繰り返し読出しの際の波形のつ
ながりのよい箇所を開始アドレス設定データと終了アド
レス設定データによって選定できる点である。
【0085】なお、上記実施例では、メモリを共通利用
する複数のシステムの例として、音源部14とCPU1
5が示されているが、これに限らず、他の楽音形成用若
しくは制御用のシステムであってもよい。その場合、3
以上あるいはもっと多数のシステムでメモリを共通利用
する場合は、最も効率のよいメモリアクセスが図れるよ
うに適切な優先利用基準を設定し、これに従って各シス
テムのメモリアクセス制御を行うようにしてよい。ま
た、複数のシステムで共通利用するメモリは、必ずしも
物理的に一体である必要はなく、上記実施例に示したR
OM18とRAM19のように、分離されていてもよ
く、要するにアドレスバスを共通使用するものであれば
よい。また、共通利用の対象とするメモリは、外部メモ
リに限らない。
する複数のシステムの例として、音源部14とCPU1
5が示されているが、これに限らず、他の楽音形成用若
しくは制御用のシステムであってもよい。その場合、3
以上あるいはもっと多数のシステムでメモリを共通利用
する場合は、最も効率のよいメモリアクセスが図れるよ
うに適切な優先利用基準を設定し、これに従って各シス
テムのメモリアクセス制御を行うようにしてよい。ま
た、複数のシステムで共通利用するメモリは、必ずしも
物理的に一体である必要はなく、上記実施例に示したR
OM18とRAM19のように、分離されていてもよ
く、要するにアドレスバスを共通使用するものであれば
よい。また、共通利用の対象とするメモリは、外部メモ
リに限らない。
【0086】
【発明の効果】以上説明したとおり、この発明によれ
ば、通常は制御部をメモリにアクセス可能にして、音源
部から利用要求信号が与えられたとき、楽音形成用のデ
ータの読み出しに必要な時間だけ音源部をメモリにアク
セス可能にするようにしたので、メモリアクセス時間が
固定されず、フレキシブルにメモリアクセスが行えるよ
うになる。特に、動作制御データを利用する制御部(例
えばコンピュータを具備する)は、通常は優先的にメモ
リアクセス可能となっており、音源部が利用要求信号を
発生したときだけ、メモリアクセス権を音源部に譲るよ
うになっているため、平均的に見て、制御部によるメモ
リアクセス効率が格段によくなり、無駄のない効率的な
メモリアクセスができるようになる、という優れた効果
を奏する。加えて、利用要求信号を発生する第2のタイ
ミングよりも後であって読み出しデータを使用する第1
のタイミングよりも前の時点に第3のタイミングを設定
し、第2のタイミングから第3のタイミングまでの間
は、前記制御部が前記記憶手段にアクセスしていない場
合にのみ前記音源部を該記憶手段にアクセス可能にし、
第3のタイミングから前記第1のタイミングまでの間
は、前記音源部を前記記憶手段に優先的にアクセス可能
にしたことにより、音源部による余裕をもったメモリア
クセスを行いつつ、制御部によるメモリアクセス効率を
上げることができ、なおかつ音源部による必要最小限の
メモリアクセスを確実に確保することができる、という
優れた効果を奏する。
ば、通常は制御部をメモリにアクセス可能にして、音源
部から利用要求信号が与えられたとき、楽音形成用のデ
ータの読み出しに必要な時間だけ音源部をメモリにアク
セス可能にするようにしたので、メモリアクセス時間が
固定されず、フレキシブルにメモリアクセスが行えるよ
うになる。特に、動作制御データを利用する制御部(例
えばコンピュータを具備する)は、通常は優先的にメモ
リアクセス可能となっており、音源部が利用要求信号を
発生したときだけ、メモリアクセス権を音源部に譲るよ
うになっているため、平均的に見て、制御部によるメモ
リアクセス効率が格段によくなり、無駄のない効率的な
メモリアクセスができるようになる、という優れた効果
を奏する。加えて、利用要求信号を発生する第2のタイ
ミングよりも後であって読み出しデータを使用する第1
のタイミングよりも前の時点に第3のタイミングを設定
し、第2のタイミングから第3のタイミングまでの間
は、前記制御部が前記記憶手段にアクセスしていない場
合にのみ前記音源部を該記憶手段にアクセス可能にし、
第3のタイミングから前記第1のタイミングまでの間
は、前記音源部を前記記憶手段に優先的にアクセス可能
にしたことにより、音源部による余裕をもったメモリア
クセスを行いつつ、制御部によるメモリアクセス効率を
上げることができ、なおかつ音源部による必要最小限の
メモリアクセスを確実に確保することができる、という
優れた効果を奏する。
【0087】また、音源部と制御部以外のシステムに適
用する場合も、所定の第1のシステムが優先的にメモリ
にアクセス可能となり、他のシステムは、要求があった
ときにメモリにアクセス可能となるので、所定の第1の
システムによるメモリアクセス効率が格段によくなり、
無駄のない効率的なメモリアクセスができるようにな
る、という優れた効果を奏する。加えて、前述と同様
に、第2のタイミングから第3のタイミングまでの間
は、第1のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第2のシステムを該記憶
手段にアクセス可能にし、第3のタイミングから第1の
タイミングまでの間は、該第2のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第1のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第2のシステムによる余裕をもったメモリアク
セスを行いつつ、第1のシステムによるメモリアクセス
効率を上げることができ、なおかつ第2のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。
用する場合も、所定の第1のシステムが優先的にメモリ
にアクセス可能となり、他のシステムは、要求があった
ときにメモリにアクセス可能となるので、所定の第1の
システムによるメモリアクセス効率が格段によくなり、
無駄のない効率的なメモリアクセスができるようにな
る、という優れた効果を奏する。加えて、前述と同様
に、第2のタイミングから第3のタイミングまでの間
は、第1のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第2のシステムを該記憶
手段にアクセス可能にし、第3のタイミングから第1の
タイミングまでの間は、該第2のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第1のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第2のシステムによる余裕をもったメモリアク
セスを行いつつ、第1のシステムによるメモリアクセス
効率を上げることができ、なおかつ第2のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。
【図1】この発明の一実施例に係る電子楽器のハードウ
ェア構成図。
ェア構成図。
【図2】同実施例における主要な処理タイミングを示す
タイムチャート。
タイムチャート。
【図3】図1におけるアクセス制御部の詳細例を示すブ
ロック図。
ロック図。
【図4】図3の動作例を示すタイムチャート。
【図5】図1における音源部の詳細例を示すブロック
図。
図。
【図6】図1における外部メモリROMにおける波形デ
ータの記憶フォーマットの一例を示す図。
ータの記憶フォーマットの一例を示す図。
【図7】図5におけるアドレス発生部の詳細例を示すブ
ロック図。
ロック図。
【図8】図7の動作制御例を示すタイムチャート。
【図9】波形繰り返し読み出しにおけるループスタート
位置とループエンド位置の設定例を説明する図。
位置とループエンド位置の設定例を説明する図。
【図10】図5における順次送出部の詳細例を示すブロ
ック図。
ック図。
【図11】図5におけるサンプル再生部の詳細例を示す
ブロック図。
ブロック図。
【図12】図5における補間部の詳細例を示すブロック
図。
図。
【図13】ループエンド到達前後における補間処理の一
例を説明するための図。
例を説明するための図。
10…鍵盤、11…パネルスイッチ部、13…LSI
部、14…音源部、15…CPU、17…外部メモリバ
ス、18…ROM(外部メモリ)、19…RAM(外部
メモリ)、25…アクセス制御部、CHEN…音源利用
要求信号(チャンネルイネーブル信号)、50…アドレ
ス発生部、51…順次送出部、52…サンプル再生部、
53…補間部。
部、14…音源部、15…CPU、17…外部メモリバ
ス、18…ROM(外部メモリ)、19…RAM(外部
メモリ)、25…アクセス制御部、CHEN…音源利用
要求信号(チャンネルイネーブル信号)、50…アドレ
ス発生部、51…順次送出部、52…サンプル再生部、
53…補間部。
Claims (5)
- 【請求項1】 楽音形成用のデータと動作制御用のデー
タを記憶するための記憶手段と、 前記動作制御用のデータを読み出してこのデータに基づ
き装置の動作を制御する制御部と、 前記楽音形成用のデータを読み出して所定の第1のタイ
ミングでこのデータを使用して楽音信号を形成する音源
部と、前記第1のタイミングよりも所定時間前の第2のタイミ
ングで 前記音源部より利用要求信号を発生する要求信号
発生手段と、 通常は前記制御部を前記記憶手段にアクセス可能にし、
前記利用要求信号が与えられたとき、前記楽音形成用の
データの読み出しに必要な時間だけ前記音源部を前記記
憶手段にアクセス可能にするものであって、前記第1の
タイミングよりも前であって前記第2のタイミングより
も後の所定の第3のタイミングまでは、前記制御部が前
記記憶手段にアクセスしていない場合にのみ前記音源部
が該記憶手段にアクセス可能であり、該第3のタイミン
グから前記第1のタイミングまでは、前記音源部を前記
記憶手段に優先的にアクセス可能にするアクセス制御手
段とを具備した電子楽器。 - 【請求項2】 互いに独立に動作する少なくとも2つの
楽音合成若しくは制御のためのシステムと、 各システムに対応して、該システムで利用するデータを
記憶するための記憶手段と、 前記システムのうち所定の第1のシステムが前記記憶手
段にアクセスしないとき、他のシステムが該記憶手段を
利用可能であることを示す利用可能信号を発生する手段
と、 前記システムのうち第2のシステムが所定の第1のタイ
ミングで前記記憶手段のデータを使用したいとき、前記
第1のタイミングよりも所定時間前の第2のタイミング
で該第2のシステムから利用要求信号を発生する手段
と、 前記利用可能信号が第1のシステムから与えられていな
いとき前記第1のシステムを前記記憶手段にアクセス可
能にし、前記利用可能信号が第1のシステムから与えら
れたとき他のシステムを前記記憶手段にアクセス可能に
し、前記利用可能信号が発生されていないときに前記利
用要求信号が与えられたならば、前記第1のタイミング
よりも前であって前記第2のタイミングよりも後の所定
の第3のタイミングまでは、前記第1のシステムが前記
記憶手段にアクセスしていない場合にのみ該利用要求信
号を発した前記第2のシステムを該記憶手段にアクセス
可能にし、該第3のタイミングから前記第1のタイミン
グまでは、該第2のシステムを前記記憶手段に優先的に
アクセス可能にし、その間は前記第1のシステムが前記
記憶手段にアクセスすることを不可とするアクセス制御
手段とを具備した電子楽器。 - 【請求項3】 互いに独立に動作する少なくとも2つの
楽音合成若しくは制御のためのシステムと、 各システムに対応して、該システムで利用するデータを
記憶するための記憶手段と、前記システムのうち所定の第1のシステムとは別の第2
のシステムが所定の第1のタイミングで 前記記憶手段の
データを使用したいとき、前記第1のタイミングよりも
所定時間前の第2のタイミングで該第2のシステムから
利用要求信号を発生する手段と、通常は前記第1のシステムを前記記憶手段にアクセス可
能にし、前記利用要求信号が与えられたとき、前記第1
のタイミングよりも前であって前記第2のタイミングよ
りも後の所定の第3のタイミングまでは、前記第1のシ
ステムが前記記憶手段にアクセスしていない場合にのみ
前記利用要求信号を発した前記第2のシステムを該記憶
手段にアクセス可能にし、該第3のタイミングから前記
第1のタイミングまでは、該第2のシステムを前記記憶
手段に優先的にアクセス可能にし、その間は前記第1の
システムが前記記憶手段にアクセスすることを不可とす
る アクセス制御手段とを具備した電子楽器。 - 【請求項4】 前記音源部は、複数の前記楽音形成用の
データを読み出して前記第1のタイミングで該複数のデ
ータを使用して楽音信号を形成するものであり、前記要
求信号発生手段は、前記複数のデータの読み出しを要求
して前記利用要求信号を発生するものであり、前記アク
セス制御手段では、読み出し要求される前記データの数
に応じて前記第3のタイミングを可変することを特徴と
する請求項1に記載の電子楽器。 - 【請求項5】 前記第2のシステムは、前記所定の第1
のタイミングで前記記憶手段からの複数のデータを使用
するために該複数のデータの読み出しを要求して前記利
用要求信号を発生するものであり、前記アクセス制御手
段では、読み出し要求される前記データの数に応じて前
記第3のタイミングを可変することを特徴とする請求項
2又は3に記載の電子楽器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4019567A JP2546098B2 (ja) | 1992-01-08 | 1992-01-08 | 電子楽器 |
US08/000,887 US5710386A (en) | 1992-01-08 | 1993-01-05 | Method and apparatus for efficiently controlling access to stored operation control data and tone forming data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4019567A JP2546098B2 (ja) | 1992-01-08 | 1992-01-08 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05188952A JPH05188952A (ja) | 1993-07-30 |
JP2546098B2 true JP2546098B2 (ja) | 1996-10-23 |
Family
ID=12002874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4019567A Expired - Fee Related JP2546098B2 (ja) | 1992-01-08 | 1992-01-08 | 電子楽器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5710386A (ja) |
JP (1) | JP2546098B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011039376A (ja) * | 2009-08-17 | 2011-02-24 | Kawai Musical Instr Mfg Co Ltd | クロスコンパイラ |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5804749A (en) * | 1995-12-28 | 1998-09-08 | Yamaha Corporation | Sound source chip having variable clock to optimize external memory access |
JP2970511B2 (ja) * | 1995-12-28 | 1999-11-02 | ヤマハ株式会社 | 電子楽器の制御回路 |
JP3152196B2 (ja) * | 1998-01-07 | 2001-04-03 | ヤマハ株式会社 | 楽音発生回路 |
JP2014092722A (ja) * | 2012-11-05 | 2014-05-19 | Yamaha Corp | 音発生装置 |
JP2014092723A (ja) * | 2012-11-05 | 2014-05-19 | Yamaha Corp | 音発生装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6167895A (ja) * | 1984-09-12 | 1986-04-08 | 松下電器産業株式会社 | 電子楽器 |
US5245126A (en) * | 1988-11-07 | 1993-09-14 | Kawai Musical Inst. Mfg. Co., Ltd. | Waveform generation system with reduced memory requirement, for use in an electronic musical instrument |
US5248842A (en) * | 1988-12-30 | 1993-09-28 | Kawai Musical Inst. Mfg. Co., Ltd. | Device for generating a waveform of a musical tone |
US5094136A (en) * | 1989-01-06 | 1992-03-10 | Yamaha Corporation | Electronic musical instrument having plural different tone generators employing different tone generation techniques |
JP2522761B2 (ja) * | 1989-11-24 | 1996-08-07 | 株式会社河合楽器製作所 | 電子楽器のチャンネル割り当て装置 |
JP3149093B2 (ja) * | 1991-11-21 | 2001-03-26 | カシオ計算機株式会社 | 自動演奏装置 |
-
1992
- 1992-01-08 JP JP4019567A patent/JP2546098B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-05 US US08/000,887 patent/US5710386A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011039376A (ja) * | 2009-08-17 | 2011-02-24 | Kawai Musical Instr Mfg Co Ltd | クロスコンパイラ |
Also Published As
Publication number | Publication date |
---|---|
JPH05188952A (ja) | 1993-07-30 |
US5710386A (en) | 1998-01-20 |
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