JP2546098B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、楽音形成用のデータ
と動作制御用のデータを記憶するメモリに対して夫々の
データを利用する別々の装置から共通バスを介して選択
的にアクセスできるようにした電子楽器に関し、特に、
そのためのメモリアクセス方式の改良に関する。

【０００２】

【従来の技術】楽音形成用のデータ（例えば波形サンプ
ルデータ）と動作制御用のデータ（例えばコンピュータ
のプログラムデータ）を共通のメモリに記憶し、夫々の
データを利用する別々の装置（例えば波形サンプルデー
タを利用するための音源装置とプログラムデータを利用
するためのコンピュータ装置）によって共通バスを介し
て該メモリに選択的にアクセスする技術が知られてい
る。従来のこの種の技術におけるメモリアクセス方式
は、メモリアクセスのために固定された時分割タイムス
ロットを各装置若しくはシステムに割り当てるようにし
ていた。例えば、音源装置における複数の楽音発生チャ
ンネルに対応して所定のメモリアクセス用時分割タイム
スロットを夫々割り当て、コンピュータ装置のためにも
所定のメモリアクセス用時分割タイムスロットを割り当
て、夫々に割り当てられたタイムスロットでのみメモリ
へのアクセスが可能であった。

【０００３】

【発明が解決しようとする課題】そのため、音源装置に
おいて或るチャンネルに音が割り当てられていない場合
は、そのチャンネルでは楽音形成のためにメモリを利用
する必要がないのでメモリアクセスを行わないにもかか
わらず、該チャンネルのために所定のメモリアクセス用
時分割タイムスロットが割り当てられてしまい、その分
無駄になっていた。特に、コンピュータ装置にとって
は、予め割り当てられた所定のメモリアクセス用時分割
タイムスロットしか利用できないので、アドレス処理レ
ートを上げることができず、プログラムの実行効率が悪
くなる、といういう問題があった。一般に電子楽器にお
いては、高級機種になるほど、同時発音可能数を確保す
るために多数の楽音発生チャンネルを設けるが、平均的
に見ると、同時に利用されているチャンネル数はそれほ
ど多数ではないのが普通である。従って、楽音発生チャ
ンネルのためのメモリアクセス用時分割タイムスロット
の多くが利用されずに無駄になっている一方で、コンピ
ュータ装置用のメモリアクセス用時分割タイムスロット
は常に限られた数しかないので、コンピュータの実行効
率が悪くなり、その分コンピュータの負担が増大する、
という矛盾した事態を招いていた。

【０００４】この発明は上述の点に鑑みてなされたもの
で、楽音形成用のデータと動作制御用のデータを記憶す
るメモリに対して夫々のデータを利用する別々の装置か
ら共通バスを介して選択的にアクセスする場合におい
て、無駄なく効率的にメモリアクセスできるようにした
電子楽器を提供しようとするものである。また、この発
明は、互いに独立に動作する少なくとも２つの楽音合成
若しくは制御のためのシステムと、各システムに対応し
て、該システムで利用するデータを記憶するためのメモ
リとを具備する場合において、無駄なく効率的にメモリ
アクセスできるようにした電子楽器を提供しようとする
ものである。

【０００５】

【課題を解決するための手段】第１の観点に従えば、こ
の発明に係る電子楽器は、楽音形成用のデータと動作制
御用のデータを記憶するための記憶手段と、前記動作制
御用のデータを読み出してこのデータに基づき装置の動
作を制御する制御部と、前記楽音形成用のデータを読み
出して所定の第１のタイミングでこのデータを使用して
楽音信号を形成する音源部と、前記第１のタイミングよ
りも所定時間前の第２のタイミングで前記音源部より利
用要求信号を発生する要求信号発生手段と、通常は前記
制御部を前記記憶手段にアクセス可能にし、前記利用要
求信号が与えられたとき、前記楽音形成用のデータの読
み出しに必要な時間だけ前記音源部を前記記憶手段にア
クセス可能にするものであって、前記第１のタイミング
よりも前であって前記第２のタイミングよりも後の所定
の第３のタイミングまでは、前記制御部が前記記憶手段
にアクセスしていない場合にのみ前記音源部が該記憶手
段にアクセス可能であり、該第３のタイミングから前記
第１のタイミングまでは、前記音源部を前記記憶手段に
優先的にアクセス可能にするアクセス制御手段とを具備
したものである。

【０００６】第２の観点に従えば、この発明に係る電子
楽器は、互いに独立に動作する少なくとも２つの楽音合
成若しくは制御のためのシステムと、各システムに対応
して、該システムで利用するデータを記憶するための記
憶手段と、前記システムのうち所定の第１のシステムが
前記記憶手段にアクセスしないとき、他のシステムが該
記憶手段を利用可能であることを示す利用可能信号を発
生する手段と、前記システムのうち第２のシステムが所
定の第１のタイミングで前記記憶手段のデータを使用し
たいとき、前記第１のタイミングよりも所定時間前の第
２のタイミングで該第２のシステムから利用要求信号を
発生する手段と、前記利用可能信号が第１のシステムか
ら与えられていないとき前記第１のシステムを前記記憶
手段にアクセス可能にし、前記利用可能信号が第１のシ
ステムから与えられたとき他のシステムを前記記憶手段
にアクセス可能にし、前記利用可能信号が発生されてい
ないときに前記利用要求信号が与えられたならば、前記
第１のタイミングよりも前であって前記第２のタイミン
グよりも後の所定の第３のタイミングまでは、前記第１
のシステムが前記記憶手段にアクセスしていない場合に
のみ該利用要求信号を発した前記第２のシステムを該記
憶手段にアクセス可能にし、該第３のタイミングから前
記第１のタイミングまでは、該第２のシステムを前記記
憶手段に優先的にアクセス可能にし、その間は前記第１
のシステムが前記記憶手段にアクセスすることを不可と
するアクセス制御手段とを具備したものである。第３の
観点に従えば、この発明に係る電子楽器は、互いに独立
に動作する少なくとも２つの楽音合成若しくは制御のた
めのシステムと、各システムに対応して、該システムで
利用するデータを記憶するための記憶手段と、前記シス
テムのうち所定の第１のシステムとは別の第２のシステ
ムが所定の第１のタイミングで前記記憶手段のデータを
使用したいとき、前記第１のタイミングよりも所定時間
前の第２のタイミングで該第２のシステムから利用要求
信号を発生する手段と、通常は前記第１のシステムを前
記記憶手段にアクセス可能にし、前記利用要求信号が与
えられたとき、前記第１のタイミングよりも前であって
前記第２のタイミングよりも後の所定の第３のタイミン
グまでは、前記第１のシステムが前記記憶手段にアクセ
スしていない場合にのみ前記利用要求信号を発した前記
第２のシステムを該記憶手段にアクセス可能にし、該第
３のタイミングから前記第１のタイミングまでは、該第
２のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第１のシステムが前記記憶手段にアク
セスすることを不可とするアクセス制御手段とを具備し
たものである。

【０００７】

【作用】第１の観点に従う電子楽器によれば、音源部が
楽音形成用のデータを所定の第１のタイミングで必要と
するときに、要求信号発生手段により前記第１のタイミ
ングよりも所定時間前の第２のタイミングで利用要求信
号が発生される。アクセス制御手段では、通常は制御部
を記憶手段にアクセス可能にしており、利用要求信号が
与えられたとき、楽音形成用のデータの読み出しに必要
な時間だけ音源部を記憶手段にアクセス可能にするよう
にするが、前記第１のタイミングよりも前であって前記
第２のタイミングよりも後の所定の第３のタイミングま
では、前記制御部が前記記憶手段にアクセスしていない
場合にのみ前記音源部が該記憶手段にアクセス可能であ
り、該第３のタイミングから前記第１のタイミングまで
は、前記音源部を前記記憶手段に優先的にアクセス可能
にするようにことを特徴としている。従って、メモリア
クセス時間が固定されず、フレキシブルにメモリアクセ
スが行える。特に、動作制御データを利用する制御部
（例えばコンピュータを具備する）は、通常は優先的に
メモリアクセス可能となっており、音源部が利用要求信
号を発生したときだけ、メモリアクセス権を音源部に譲
る。音源部が楽音形成用のデータを必要とするときは、
例えば音源部の楽音発生チャンネルに発音割り当てがな
されているときであり、音源部の楽音発生チャンネルで
楽音を発生する必要のないときは楽音形成用のデータを
必要としない。従って、例えば発音割り当てがなされて
いないチャンネルに関しては利用要求信号が発生されな
い。これにより、平均的に見て、制御部によるメモリア
クセス効率が格段によくなり、無駄のない効率的なメモ
リアクセスができるようになる。加えて、利用要求信号
を発生する第２のタイミングよりも後であって読み出し
データを使用する第１のタイミングよりも前の時点に第
３のタイミングを設定し、第２のタイミングから第３の
タイミングまでの間は、前記制御部が前記記憶手段にア
クセスしていない場合にのみ前記音源部を該記憶手段に
アクセス可能にし、第３のタイミングから前記第１のタ
イミングまでの間は、前記音源部を前記記憶手段に優先
的にアクセス可能にしたことにより、音源部による余裕
をもったメモリアクセスを行いつつ、制御部によるメモ
リアクセス効率を上げることができ、なおかつ音源部に
よる必要最小限のメモリアクセスを確実に確保すること
ができる、という優れた効果を奏する。前記音源部が、
複数の前記楽音形成用のデータを読み出して前記第１の
タイミングで該複数のデータを使用して楽音信号を形成
するものであるとすると、前記要求信号発生手段は、前
記複数のデータの読み出しを要求して前記利用要求信号
を発生するものであり、前記アクセス制御手段では、読
み出し要求される前記データの数に応じて前記第３のタ
イミングを可変するようにするとよい。これにより、よ
り一層の効率的なメモリアクセス制御を行うことができ
る。

【０００８】第２の観点に従う電子楽器によれば、前記
複数のシステムのうち所定の第１のシステムが、前記記
憶手段にアクセスしないとき、他のシステムが該記憶手
段を利用可能であることを示す利用可能信号が発生され
る。一方、前記システムのうち第２のシステムが所定の
第１のタイミングで記憶手段のデータを使用したいと
き、前記第１のタイミングよりも所定時間前の第２のタ
イミングで該第２のシステムから利用要求信号が発生さ
れる。アクセス制御手段では、基本的には、利用可能信
号が第１のシステムから与えられていないとき第１のシ
ステムを記憶手段にアクセス可能にし、利用可能信号が
第１のシステムから与えられたとき他のシステムを記憶
手段にアクセス可能にする。そして、利用可能信号が発
生されていないときに他のシステムから前記利用要求信
号が与えられたならば、前記第１のタイミングよりも前
であって前記第２のタイミングよりも後の所定の第３の
タイミングまでは、前記第１のシステムが前記記憶手段
にアクセスしていない場合にのみ該利用要求信号を発し
た前記第２のシステムを該記憶手段にアクセス可能に
し、該第３のタイミングから前記第１のタイミングまで
は、該第２のシステムを前記記憶手段に優先的にアクセ
ス可能にし、その間は前記第１のシステムが前記記憶手
段にアクセスすることを不可とする。こうして、原則的
に、所定の第１のシステムが優先的にメモリにアクセス
可能となり、他のシステムは、要求があったときにメモ
リにアクセス可能となる。従って、所定の第１のシステ
ムによるメモリアクセス効率が格段によくなり、無駄の
ない効率的なメモリアクセスができるようになる。この
所定の第１のシステムとして、メモリアクセス効率が要
求されるシステムを選定すればよい。加えて、前述と同
様に、第２のタイミングから第３のタイミングまでの間
は、第１のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第２のシステムを該記憶
手段にアクセス可能にし、第３のタイミングから第１の
タイミングまでの間は、該第２のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第１のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第２のシステムによる余裕をもったメモリアク
セスを行いつつ、第１のシステムによるメモリアクセス
効率を上げることができ、なおかつ第２のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。第３の観点に従う
電子楽器によれば、複数のシステムのうち所定の第１の
システムとは別の第２のシステムが所定の第１のタイミ
ングで記憶手段のデータを使用したいとき、第１のタイ
ミングよりも所定時間前の第２のタイミングで該第２の
システムから利用要求信号が発生される。アクセス制御
手段では、この利用要求信号に基づき、所定の優先利用
基準に従って、記憶手段に１つのシステムをアクセス可
能にする。すなわち、通常は前記第１のシステムを前記
記憶手段にアクセス可能にし、前記利用要求信号が与え
られたとき、前記第１のタイミングよりも前であって前
記第２のタイミングよりも後の所定の第３のタイミング
までは、前記第１のシステムが前記記憶手段にアクセス
していない場合にのみ前記利用要求信号を発した前記第
２のシステムを該記憶手段にアクセス可能にし、該第３
のタイミングから前記第１のタイミングまでは、該第２
のシステムを前記記憶手段に優先的にアクセス可能に
し、その間は前記第１のシステムが前記記憶手段にアク
セスすることを不可とする。こうして、通常は所定の第
１のシステムを優先的にアクセス可能とし、他のシステ
ムから利用要求信号があったときそのシステムをアクセ
ス可能とすることにより、メモリアクセス効率が要求さ
れる所定の第１のシステムを優先するように優先利用基
準を定め、全体的に見て、無駄なく効率的なメモリアク
セスが期待できるようになる。特に、第２のタイミング
よりも後であって読み出しデータを使用する第１のタイ
ミングよりも前の時点に第３のタイミングを設定して、
第２のタイミングから第３のタイミングまでの間と、第
３のタイミングから第１のタイミングまでの間とでは異
なるアクセス制御をしていることにより、前述と同様
に、第２のシステムによる余裕をもったメモリアクセス
を行いつつ、第１のシステムによるメモリアクセス効率
を上げることができ、なおかつ第２のシステムによる必
要最小限のメモリアクセスを確実に確保することができ
る、という優れた効果を奏する。

【０００９】第１の観点に従う電子楽器における一実施
態様として、前記要求信号発生手段は、楽音信号を形成
する必要があるとき楽音信号サンプルデータを形成する
ためのサンプル時間において前記音源部より利用要求信
号を発生するものであってよく、また、前記楽音形成用
のデータの読み出しに必要な時間は、１サンプル時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたサンプル時間に
おいて、該必要時間だけ前記音源部を前記記憶手段にア
クセス可能にし、残りの時間は前記制御部を前記記憶手
段にアクセス可能にするようにしてよい。これにより、
１サンプル時間内の必要最小限の時間だけ音源部を記憶
手段にアクセスし、他の時間は制御部を記憶手段にアク
セス可能にするようにすることができ、無駄なく効率的
なメモリアクセスが行える。

【００１０】第１の観点に従う電子楽器における別の一
実施態様として、前記音源部は、複数の楽音発生チャン
ネルで夫々独立に楽音信号を発生することができるもの
であってよく、また、前記楽音形成用のデータの読み出
しを行うべき時間として、各チャンネル毎に異なる時間
が割り当てられていてよく、また、前記要求信号発生手
段では、楽音信号を形成する必要があるチャンネルの読
み出し割り当て時間において前記利用要求信号を発生す
るものであってよく、また、前記楽音形成用のデータの
読み出しに必要な時間は、前記読み出し割り当て時間内
の一部の時間であってよく、また、前記アクセス制御手
段では、前記利用要求信号が与えられたチャンネルの読
み出し割り当て時間において、該必要時間だけ前記音源
部を前記記憶手段にアクセス可能にし、残りの時間は前
記制御部を前記記憶手段にアクセス可能にするようにし
てよい。これにより、１チャンネルの読み出し割り当て
時間内の必要最小限の時間だけ音源部を記憶手段にアク
セスし、他の時間は制御部を記憶手段にアクセス可能に
するようにすることができ、無駄なく効率的なメモリア
クセスが行える。第１の観点に従う電子楽器における更
に別の一実施態様として、前記制御部が前記記憶手段に
アクセスしないとき、前記音源部が該記憶手段を利用可
能であることを示す利用可能信号を発生する利用可能信
号発生手段を更に具備していてよく、また、前記アクセ
ス制御手段は、前記利用可能信号が発生されていないと
きに前記利用要求信号が与えられたならば、前記楽音形
成用のデータの読み出しに必要な時間だけ前記音源部を
前記記憶手段にアクセス可能にし、その間は前記制御部
が前記記憶手段にアクセスすることを不可とするように
してよい。

【００１１】

【実施例】以下、添付図面を参照してこの発明の一実施
例につき詳細に説明しよう。図１はこの発明の一実施例
に係る電子楽器のハードウェア構成図を示している。鍵
盤１０は、音階音の発生を指示するための複数の鍵を具
備している。パネルスイッチ部１１は、操作パネルに設
けられた音色、音量、各種効果等を選択・設定するため
のスイッチ及びその他の操作子群である。表示部１２は
操作パネルに設けられた各種の表示器からなる。ＬＳＩ
部１３は、音源システムを構成する音源部１４と、制御
システムの中心をなすＣＰＵ（マイクロコンピュータの
中央処理ユニット）１５及びＲＡＭ（ランダムアクセス
メモリ）１６など、を含む電子楽器の中枢をなす大規模
集積回路部である。

【００１２】ＬＳＩ部１３に対して、外部メモリバス１
７を介して、外部メモリが接続される。この外部メモリ
の一例として、ＲＯＭ（リードオンリメモリ）１８がバ
ス１７に接続されている。このＲＯＭ１８には、楽音形
成用のデータと動作制御用のデータとが記憶されてい
る。楽音形成用のデータとしては、例えば、複数種類の
波形に対応する多数の波形サンプルデータが所定のアド
レス範囲にわたってＲＯＭ１８に記憶されている。ま
た、動作制御用のデータとしては、ＣＰＵ１５によって
実行されるプログラムが所定のアドレス範囲にわたって
ＲＯＭ１８に記憶されている。例示したデータに限ら
ず、更にその他のデータをＲＯＭ１８に記憶していても
よい。また、オプションの外部メモリとして、ＲＡＭ１
９をバス１７に接続してもよい。その場合、ＲＡＭ１９
には、シーケンサデータつまり自動演奏のためのデータ
や、図示しないマイクロフォン等によって外部からサン
プリングした波形データ、その他種々のデータを記憶す
るようにしてよい。

【００１３】ＣＰＵ１５は、ＲＯＭ１８に記憶されたプ
ログラムを読み出して、これに基づき各回路装置の動作
を制御するための処理を実行する。ＲＡＭ１６は、デー
タ及びワーキングメモリとして機能する。ＣＰＵ１５の
処理の一例として、鍵盤１０における押鍵／離鍵検出用
スキャン処理やこれに応じた発音割り当て処理（音源部
１４の楽音発生チャンネルに対して押圧鍵の発音を割り
当てるキーアサイン処理）、及びパネルスイッチ部１１
におけるスイッチ及び操作子の操作検出用スキャン処
理、あるいは表示部１２の表示制御処理などがある。こ
れらの処理のために、鍵盤１０及びパネルスイッチ部１
１がスキャン用ポート２１を介してＣＰＵバス２０に接
続され、表示部１２がドライブ用ポート２２を介してＣ
ＰＵバス２０に接続されている。ＣＰＵバス２０に接続
されたタイマ２３は、インタラプト信号やその他適宜の
タイマ信号を発生する。

【００１４】音源部１４は、鍵盤１０で押された鍵に対
応する楽音信号を発生するものであり、知られているよ
うに、複数の楽音発生チャンネルで異なる音階音に対応
する楽音信号の発生が可能である。各チャンネルに割り
当てられた楽音を形成するための各種パラメータデータ
（例えば、音高データ、タッチデータ、音量設定／制御
データ、エンベロープ設定データ、音色設定／制御デー
タ、波形選択データ、各種効果の設定／制御データな
ど）が、ＣＰＵ１５の制御の下でＣＰＵバス２０を介し
て音源部１４に与えられる。音源部１４ではこれらのパ
ラメータデータに基づき各チャンネル毎に独立に楽音信
号を形成する。なお、この実施例では楽音発生チャンネ
ル数は１６であるとし、音源部の共通ハードウェア回路
を使用して１６チャンネル時分割処理により楽音信号を
形成する例が示されている。音源部１４における楽音形
成若しくは合成方式は、メモリ読み出し方式、周波数変
調方式、振幅変調方式、高調波合成方式など、どのよう
なタイプのものを使用してもよいが、この実施例では、
メモリ（ＲＯＭ１８）に記憶した波形サンプルデータを
読出し、更に波形サンプル補間処理を施すことによって
楽音信号サンプルデータを形成する例が示されている。
音源部１４で発生された楽音信号はサウンドシステム２
４を経て発音される。

【００１５】ＣＰＵ１５の側ではＲＯＭ１８からプログ
ラムを読み出すためのアドレス信号を発生し、これをＣ
ＰＵバス２０を介してアクセス制御部２５に与える。ま
た、オプションの外部ＲＡＭ１９を設けた場合は、該Ｒ
ＡＭ１９の書込みアドレスを指定するアドレス信号（必
要に応じてＲＡＭ１９の読出しアドレスを指定するアド
レス信号も）ＣＰＵ１５の側で発生し、これをＣＰＵバ
ス２０を介してアクセス制御部２５に与える。音源部１
４の側では、ＲＯＭ１８から波形サンプルデータを読み
出すためのアドレス信号を発生し、これをアクセス制御
部２５に与える。また、オプションの外部ＲＡＭ１９を
設けた場合は、必要に応じてＲＡＭ１９の読出しアドレ
スを指定するアドレス信号を発生するようにしてもよ
く、これをアクセス制御部２５に与える。

【００１６】アクセス制御部２５は、外部メモリバス１
７（つまり外部メモリたるＲＯＭ１８又はＲＡＭ１９）
に対して、ＣＰＵ１５と音源部１４の一方をアクセス可
能にする制御を行うものである。アクセス可能にされた
システム（ＣＰＵ１５と音源部１４の一方）に対して
は、外部メモリのアドレスバスとデータバスが接続さ
れ、該外部メモリを読出し（又は書込み）利用すること
ができるようになる。音源部１４では、波形サンプルデ
ータを外部メモリから読み出す必要があるとき、利用要
求信号を発生するようになっている。この実施例では、
利用要求信号はチャンネルイネーブル信号ＣＨＥＮであ
り、楽音信号を発生するために現に使用されているチャ
ンネルの時分割処理タイミングにおいて該チャンネルイ
ネーブル信号ＣＨＥＮが“１”となり、該チャンネルに
関して外部メモリの利用要求があることを示す。

【００１７】アクセス制御部２５による制御について大
略説明すると、通常はＣＰＵ１５が優先的に外部メモリ
にアクセス可能であるように制御し、上記利用要求信号
が与えられたときつまりチャンネルイネーブル信号ＣＨ
ＥＮが“１”のとき、波形サンプデータの読み出しに必
要な時間だけ音源部１４を外部メモリ（ＲＯＭ１８）に
アクセス可能になるように制御する。追って詳しく説明
する実施例では、ＣＰＵ１５が外部メモリにアクセスす
ることを要求するとき、これを検出してＣＰＵアクセス
要求信号ＯＭＥＮを発生する。そして、ＣＰＵ１５が外
部メモリにアクセスしないとき、音源部１４が該外部メ
モリを利用可能であることを示す音源利用可能信号／Ｏ
ＭＥＮ（／は反転を示すバー記号であり、これが信号Ｏ
ＭＥＮの反転信号であることを示す）を発生する。従っ
て、この音源利用可能信号／ＯＭＥＮが発生されている
ときに、音源利用要求信号ＣＨＥＮが与えられたなら
ば、問題なく、音源部１４が外部メモリにアクセスする
ことができる。

【００１８】一方、この音源利用可能信号／ＯＭＥＮが
発生されていないときに利用要求信号ＣＨＥＮが与えら
れた場合は、その要求に適切に対処するために、波形サ
ンプルデータの読み出しに必要な時間だけ音源部１４を
外部メモリにアクセス可能にし、その間はＣＰＵ１５が
外部メモリにアクセスすることを不可とするようにして
いる。ＣＰＵ１５が外部メモリにアクセスすることを不
可とすることを指示する信号は、ＷＡＩＴ信号であり、
このＷＡＩＴ信号をアクセス制御部２５からＣＰＵ１５
に与える。ＣＰＵ１５では、ＷＡＩＴ信号が“１”のと
きは、外部メモリにアクセスすることを一時中断し、Ｗ
ＡＩＴ信号が“０”になるまで待機するよう、そのとき
のアドレス信号を維持しておく。つまり、プログラムス
テップを一時中断する。タイミング信号発生部２６はＬ
ＳＩ部１３内の各回路に必要なクロックパルスやタイミ
ング信号を供給するものである。

【００１９】次に、主要な処理のタイミング関係につい
て図２により説明する。外部メモリすなわちＲＯＭ１８
に対する１アクセス時間は、クロックパルスφの１周期
に同期して設定される。すなわち、ＣＰＵ１５及び音源
部１４から外部メモリに対して与えられるアドレス信号
は、クロックパルスφの１周期に同期して送出される。
音源部１４においては、クロックパルスφの１２周期を
１チャンネル分の時分割タイムスロットとして、１６チ
ャンネル時分割で楽音信号形成処理を行なう（図２のチ
ャンネルスロットを参照）。１チャンネルスロット内の
クロックパルスφの各周期に対応する１２個のスロット
を、便宜上、処理スロット０〜１１という。タイミング
信号Ｔ０は各チャンネルスロットにおける処理スロット
０において発生する（“１”となる）。タイミング信号
Ｔ11は各チャンネルスロットにおける処理スロット１１
において発生する（“１”となる）。

【００２０】図２においては、前述の利用要求信号すな
わちチャンネルイネーブル信号ＣＨＥＮの発生例が示さ
れている。図示の例では、チャンネル０とチャンネル１
５に対応して利用要求信号が発生している（すなわち信
号ＣＨＥＮが“１”）。また、図示の例では、チャンネ
ル１に対応する利用要求信号は発生されていない（すな
わち信号ＣＨＥＮが“０”）。その場合、チャンネル１
に対応するチャンネルスロットのすべて、つまり１２個
の処理スロット０〜１１のすべてにおいて、ＣＰＵ１５
が外部メモリにアクセス可能である。一方、利用要求信
号ＣＨＥＮが発生しているチャンネルにおけるすべての
処理スロット０〜１１が、音源部１４を外部メモリにア
クセスするために使用されるのではなく、必要な数の処
理スロット（この実施例では４スロット）だけが使用さ
れる。そして音源部１４を外部メモリにアクセスするた
めに使用されない処理スロットにおいては、ＣＰＵ１５
が外部メモリにアクセス可能となる。

【００２１】次に、図３を参照してアクセス制御部２５
の詳細例について説明する。図３において、アドレスセ
レクタ３０のＡ入力にはＣＰＵ１５のアドレスバス２０
Ａのアドレス信号が、Ｂ入力には音源部１４のアドレス
バス２７Ａのアドレス信号が入力される。セレクタ３０
のＢ選択制御入力ＳＢには、後述する音源アクセス信号
ＴＧＡＣがアンドゲート３７から入力される。この信号
ＴＧＡＣは、音源部１４を外部メモリにアクセスすると
きだけ“１”となり、セレクタ３０で音源部１４のアド
レスバス２７Ａのアドレス信号を選択させる。それ以外
の通常時は、信号ＴＧＡＣは“０”であり、セレクタ３
０ではＣＰＵ１５のアドレスバス２０Ａのアドレス信号
を選択する。セレクタ３０の出力は、外部メモリバス１
７のアドレスバス１７Ａに接続される。従って、アドレ
スセレクタ３０で選択されたアドレス信号が外部メモリ
（ＲＯＭ１８，ＲＡＭ１９）のアドレス入力に与えられ
る。

【００２２】ＣＰＵバス２０を介してＣＰＵ１５から与
えられる外部メモリ読み出し命令ＲＤ及び外部メモリ書
込み命令ＷＲが、読み／書き制御ゲート３１に与えられ
る。これらの命令ＲＤ，ＷＲは、ＣＰＵ１５が外部メモ
リに対して読み出しのためにアクセスするのか書込みの
ためにアクセスするのかを指示する。明らかなように、
ＲＯＭ１８にアクセスする場合は読み出し命令ＲＤだけ
が与えられ、ＲＡＭ１９にアクセスする場合に読み出し
命令ＲＤ又は書込み命令ＷＲが与えられる。アドレスデ
コーダ３２は、ＣＰＵ１５のアドレスバス２０Ａのアド
レス信号をデコードするものであり、このアドレスバス
２０Ａのアドレス信号が外部メモリのアドレスを指示し
ているとき、１ビットのデコード出力として信号“１”
を出力する。従って、ＣＰＵ１５が外部メモリにアクセ
スしているとき、デコーダ３２の出力信号は“１”であ
り、これがＣＰＵアクセス要求信号ＯＭＥＮとして他の
回路に与えられる。また、ＣＰＵ１５が外部メモリにア
クセスしていないとき、デコーダ３２の出力信号は
“０”であり、その場合は、音源部１４が外部メモリを
利用可能であることを示している。従って、デコーダ３
２の出力をインバータ３３で反転した信号が“１”のと
き、音源部１４が外部メモリを利用可能であることを示
しており、これが音源利用可能信号／ＯＭＥＮとして他
の回路に与えられる。このように、この信号ＯＭＥＮ又
は／ＯＭＥＮは、音源部１４が外部メモリを利用可能で
あることを示す利用可能信号に相当する。

【００２３】音源アクセス信号ＴＧＡＣをインバータ３
４で反転した信号とＣＰＵアクセス要求信号ＯＭＥＮが
アンドゲート３５に加わり、該アンドゲート３５の出力
信号によって前記読み／書き制御ゲート３１が制御され
る。アンドゲート３５は、ＣＰＵアクセス要求信号ＯＭ
ＥＮが“１”で、音源アクセス信号ＴＧＡＣが“０”の
とき、つまり、ＣＰＵ１５が外部メモリにアクセスする
とき、“１”を出力する。なお、ＣＰＵアクセス要求信
号ＯＭＥＮが“１”であっても、音源アクセス信号ＴＧ
ＡＣが“１”のときは後述するようにＷＡＩＴ信号が発
生されてＣＰＵ１５のアクセスが待機させられることが
あるので、ＴＧＡＣが“０”であることが条件に入って
いる。読み／書き制御ゲート３１は、アンドゲート３５
の出力信号が“１”のとき、ＣＰＵ１５から与えられる
外部メモリ読み出し命令ＲＤ及び外部メモリ書込み命令
ＷＲをそのまま出力し、読み出し命令Ｒ及び書込み命令
Ｗとして外部メモリバス１７に与える。一方、アンドゲ
ート３５の出力信号が“０”のときは、読み出し命令Ｒ
を常時“１”にし、外部メモリを読み出し専用モードと
する。これは、音源部１４が外部メモリに対して読み出
し専用にアクセスするからである。

【００２４】外部メモリバス１７におけるデータバス１
７Ｄは、音源部１４のデータバス２７Ｄに直接接続され
ると共に、双方向バッファ３６を介してＣＰＵバス２０
のデータバス２０Ｄに接続される。双方向バッファ３６
は、アンドゲート３５の出力信号が“１”のとき動作可
能となり、読み／書き制御ゲート３１から出力される読
み出し命令Ｒ及び書込み命令Ｗに応じて、外部メモリ側
のデータバス１７ＤとＣＰＵ側のデータバス２０Ｄの間
のデータの流れの方向を切り換える。音源部１４のデー
タバス２７Ｄに関してはデータが一方向（読み出しの
み）であるからそのような切り換えは不要である。

【００２５】この実施例においては、音源部１４におい
て、１サンプル分の楽音信号サンプルデータを形成する
ために、ＲＯＭ１８に記憶されている２サンプル分の波
形サンプルデータを読み出し、これを補間するようにし
ている。一例として、ＲＯＭ１８の１アドレスにストア
されるデータのサイズは１バイト＝８ビットであり、記
憶する波形サンプルデータの１サンプルのデータサイズ
は１２ビットである。従って、１サンプルの波形サンプ
ルデータをＲＯＭ１８から読み出すために、２アドレス
分の読み出しを行なう必要がある。そして、補間のため
に２サンプル分の波形サンプルデータを読み出す必要が
あるので、１サンプル分の楽音信号サンプルデータを形
成するためには、合計４アドレス分の読み出しを行なう
必要がある。従って、音源部１４が外部メモリにアクセ
スするのに必要な時間は４アクセス時間、処理スロット
数にして４スロット、である。

【００２６】アクセス制御部２５では、或るチャンネル
スロットにおいて音源部１４から利用要求信号ＣＨＥＮ
が与えられた場合、以下に述べるように、該チャンネル
スロットにおける１２の処理スロット内で４スロット分
の処理スロットを音源部１４のアクセスのために確保す
るように制御する。プリセットタイプのカウンタ３８，
３９は、タイミング信号Ｔ11の立下りに応答して、チャ
ンネルスロットの始まりで、データ入力ＩＮのデータを
夫々プリセットする。カウンタ３８は、数値０をプリセ
ット入力し、クロックパルスφが与えられる毎に１加算
する。従って、このカウンタ３８のカウント値は、１チ
ャンネルスロット内の処理スロット０〜１１に対応する
値を示す。

【００２７】カウンタ３９は、数値８をプリセット入力
し、アンドゲート３７から音源アクセス信号ＴＧＡＣが
発生する毎にクロックパルスφに同期して１加算を行な
う。すなわち、音源部１４が外部メモリに１回アクセス
する毎に、９，１０，１１，１２と順次増加する。所定
数の４回アクセスし終えるとカウント値が「１２」にな
る。「１２」検出器４０は、カウンタ３９のカウント値
が「１２」になったことを検出するためのものであり、
カウント値「１２」を検出すると、信号“１”を出力す
る。この「１２」検出器４０の出力信号“１”によりカ
ウンタ３９のカウント動作が停止される。比較器４１
は、両カウンタ３８，３９のカウント値を比較する。当
該チャンネルスロットにおける残りの処理スロット数
が、未処理の音源アクセススロット数と同数になったと
き、両カウンタ３８，３９のカウント値が一致し、比較
器４１の一致出力ＥＱが“１”となる。比較器４１の一
致出力ＥＱが“１”となると、後述するように、音源ア
クセス信号ＴＧＡＣが強制的に発生される。

【００２８】音源利用要求信号すなわちチャンネルイネ
ーブル信号ＣＨＥＮがインバータ４２で反転され、更に
ノアゲート４３で反転されて、アンドゲート３７の一方
入力に加えられる。アドレスデコーダ３２からインバー
タ３３を介して与えられる音源利用可能信号／ＯＭＥＮ
が、オアゲート４４を介してアンドゲート３７の他の入
力に与えられる。また、前記比較器４１の一致出力ＥＱ
がオアゲート４４を介してアンドゲート３７の他の入力
に与えられる。従って、そのチャンネルが外部メモリに
アクセスすることを要求しているとき、信号ＣＨＥＮの
“１”により、ノアゲート４３からアンドゲート３７に
“１”が与えられ、当該チャンネルの処理スロット０〜
１１の間で該アンドゲート３７から音源アクセス信号Ｔ
ＧＡＣを発生することが可能な状態となる。そして、Ｃ
ＰＵ１５が外部メモリにアクセスしない処理スロットに
おいて音源利用可能信号／ＯＭＥＮが“１”となると、
オアゲート４４からアンドゲート３７に“１”が与えら
れ、これにより該アンドゲート３７の出力が“１”とな
り、音源アクセス信号ＴＧＡＣが発生される。

【００２９】この音源アクセス信号ＴＧＡＣの“１”に
より、前述のように、セレクタ３０では音源部１４のア
ドレスバス２７Ａを外部メモリのアドレスバス１７Ａに
接続し、音源部１４を外部メモリにアクセスする。ま
た、音源アクセス信号ＴＧＡＣは後述するように音源部
１４に供給され、音源部１４において外部メモリアクセ
スのための制御を行うために使用される。すなわち、音
源部１４からアドレスバス２７Ａにアドレス信号を送出
する制御、データバス２７Ｄに読み出された波形サンプ
ルデータを音源部１４内に取り込む制御、などのために
使用される。

【００３０】音源部１４の外部メモリに対する１回のア
クセス処理において必要な処理スロット数は４スロット
であるので、１チャンネルスロットに対応する１２個の
処理スロット０〜１１において、少なくとも４個の音源
利用可能信号／ＯＭＥＮが発生すれば、必要数の音源ア
クセス信号ＴＧＡＣを問題なく発生することができる。
その場合のタイムチャートの一例が図４のＡ部分に示さ
れている。この例の場合は、６つの処理スロット２，
４，７，８，１０，１１で音源利用可能信号／ＯＭＥＮ
が“１”になる。カウンタ３８のカウント値がカウンタ
３９のカウント値に一致する前に、音源アクセス信号Ｔ
ＧＡＣの発生に応じてカウンタ３９のカウント値が増加
するので、比較器４１の出力は生じない。４つの処理ス
ロット２，４，７，８で発生する音源利用可能信号／Ｏ
ＭＥＮに対応して、必要数４つの音源アクセス信号ＴＧ
ＡＣが発生すると、カウンタ３９のカウント値が「１
２」になり、検出器４０の出力信号が“１”になり、ノ
アゲート４３の出力が“０”となり、アンドゲート３７
が動作不能となる。従って、必要数４よりも多い音源ア
クセス信号ＴＧＡＣは発生されない。

【００３１】一方、必要数だけの音源利用可能信号／Ｏ
ＭＥＮが発生されない場合は、比較器４１の一致出力Ｅ
Ｑに基づき必要数分の音源アクセス信号ＴＧＡＣが強制
的に発生される。例えば、処理スロット８になるまで一
度も音源利用可能信号／ＯＭＥＮが発生されなかった場
合は、音源アクセス信号ＴＧＡＣも発生されなかったの
で、処理スロット８になるまでカウンタ３９がカウント
値８を維持する。カウンタ３８は処理スロット８のとき
カウント値８に達する。これにより、比較器４１の一致
出力ＥＱが“１”となり、オアゲート４４を介してアン
ドゲート３７に“１”が与えられ、これにより該アンド
ゲート３７の出力が“１”となり、音源アクセス信号Ｔ
ＧＡＣが発生される。音源アクセス信号ＴＧＡＣの発生
によって次の処理スロット９でカウンタ３９が１加算さ
れてカウント値９となり、引き続き比較器４１の一致出
力ＥＱが“１”となって、音源アクセス信号ＴＧＡＣが
発生される。こうして、残りの４つの処理スロット８，
９，１０，１１で必要数４個の音源アクセス信号ＴＧＡ
Ｃが発生される。

【００３２】また、処理スロット９になるまで一度しか
音源利用可能信号／ＯＭＥＮが発生されなかった場合
は、音源アクセス信号ＴＧＡＣも一度しか発生されなか
ったので、処理スロット９のときカウンタ３９のカウン
ト値は９である。カウンタ３８は処理スロット９のとき
カウント値９に達するので、比較器４１の一致出力ＥＱ
が“１”となり、前述と同様に、残りの３つの処理スロ
ット９，１０，１１で音源アクセス信号ＴＧＡＣが発生
され、合計４個の音源アクセス信号ＴＧＡＣの発生が確
保される。この場合の一例が図４のＢ部分に示されてい
る。この例では処理スロット５で音源利用可能信号／Ｏ
ＭＥＮが発生される。

【００３３】同様に、処理スロット１０になるまでに音
源利用可能信号／ＯＭＥＮが２度発生した場合は、処理
スロット１０のときカウンタ３９のカウント値が１０に
なっており、カウンタ３８もカウント値１０に達するの
で、比較器４１の一致出力ＥＱが“１”となり、前述と
同様に、残りの２つの処理スロット１０，１１で音源ア
クセス信号ＴＧＡＣが発生される。処理スロット１１に
なるまでに音源利用可能信号／ＯＭＥＮが３度発生した
場合も同様に、残りの１つの処理スロット１１で比較器
４１の一致出力ＥＱが“１”となり、音源アクセス信号
ＴＧＡＣが発生される。

【００３４】上記のように比較器４１の一致出力ＥＱの
“１”に基づき音源アクセス信号ＴＧＡＣを強制的に発
生するときは、ＣＰＵアクセス要求信号ＯＭＥＮが発生
しており、本来ＣＰＵ１５が外部メモリにアクセスする
状態となっている。そのため、ＣＰＵ１５に対して一時
待機することを要請する必要がある。そのために、アン
ドゲート４５に比較器４１の一致出力ＥＱとノアゲート
４３の出力及びＣＰＵアクセス要求信号ＯＭＥＮを入力
し、ＣＰＵアクセス要求信号ＯＭＥＮが発生していると
きに比較器４１の一致出力ＥＱの“１”に基づき音源ア
クセス信号ＴＧＡＣを強制的に発生する場合、該アンド
ゲート４５から出力信号“１”を生じ、これをＷＡＩＴ
信号としてＣＰＵ１５に供給するようにしている。ＣＰ
Ｕ１５では、このＷＡＩＴ信号が与えられた処理スロッ
トにおいては、外部メモリへのアクセスを一時中断し、
ＷＡＩＴ信号が消えるまで待機する。

【００３５】次に、図５以降を参照して音源部１４の詳
細例について説明する。図５は音源部１４の全体を示す
ブロック図である。アドレス発生部５０は、ＣＰＵ１５
から各チャンネルに対応して与えられる楽音形成用のパ
ラメータデータのうち所定のもの、例えば音高を設定す
る周波数ナンバＦＮ，ＲＯＭ１８から読み出す波形サン
プルデータのスタートアドレスを指定するスタートアド
レスデータＳＡ，繰り返し読出しの開始アドレスを指定
するループスタートアドレスデータＬＳ，繰り返し読出
しの終了アドレスを指定するループエンドアドレスデー
タＬＥなど、を受け取り、これらに基づきＲＯＭ１８か
ら波形サンプルデータを読み出すためのアドレス信号Ａ
Ｄを各チャンネル毎に時分割で発生する。前述の通り、
１つの波形サンプルデータは１２ビット構成であり、Ｒ
ＯＭ１８の２アドレスにわたって記憶されているので、
１つの波形サンプルデータを読み出すために２つのアド
レス信号ＡＤを発生するようになっている。また、２つ
の波形サンプルデータをＲＯＭ１８から読み出して補間
処理を行って１サンプル分の楽音信号データを形成する
ので、１チャンネルスロット内で合計４つのアドレス信
号ＡＤを発生するようになっている。なお、波形サンプ
ルデータをＲＯＭ１８から読み出すためのアドレス信号
ＡＤはアドレス信号の整数部に相当し、補間演算のため
にアドレス信号の小数部データＦＲＡ（又はＦＲＴ）を
発生するようになっている。

【００３６】なお、スタートアドレスデータＳＡが絶対
アドレスデータであり、ループスタートアドレスデータ
ＬＳとループエンドアドレスデータＬＥはスタートアド
レスデータＳＡに対する相対アドレスデータである。更
に、厳密には、これらのアドレスデータＬＳ，ＬＥは、
８ビットを１アドレスとするＲＯＭ１８の相対的メモリ
アドレスにそのまま対応しているのではなく、１２ビッ
トを１サンプルデータとするサンプル番号（すなわちサ
ンプルアドレス）に対応している。

【００３７】順次送出部５１は、アドレス発生部５０で
発生された４つのアドレス信号ＡＤを、前記アクセス制
御部２５で発生された音源アクセス信号ＴＧＡＣに応じ
てアドレスバス２７Ａに順次送出する。アドレスバス２
７Ａに送出されたアドレス信号は前述のとおりアクセス
制御部２５を介してＲＯＭ１８のアドレスバス１７Ａに
与えられる。このアドレス信号ＡＤに応じてＲＯＭ１８
から読み出された波形データがデータバス２７Ｄを介し
てサンプルデータ再生部５２に入力される。サンプルデ
ータ再生部５２は、音源アクセス信号ＴＧＡＣに応じて
データバス２７Ｄの波形データを取り込み、２アドレス
分の読出しデータを合成して所定の１２ビット構成の１
サンプル分の波形サンプルデータを再生する。

【００３８】サンプルデータ再生部５２で再生された２
サンプル分の波形サンプルデータが補間部５３に入力さ
れ、アドレス発生部５０から与えられるアドレス信号の
小数部データＦＲＡ（又はＦＲＴ）に従って補間され
る。補間によって得た１サンプル分の波形サンプルデー
タが乗算器５４に入力され、エンベロープ発生部５５か
ら発生されたエンベロープ信号が乗算される。その後、
チャンネルアキュムレータ５６で全チャンネルの波形サ
ンプルデータが累算され、その合計値がデジタル／アナ
ログ変換器５７でアナログ信号に変換される。

【００３９】エンベロープ発生部５５は、ＣＰＵ１５か
ら各チャンネルに対応して与えられる楽音形成用のパラ
メータデータのうち所定のエンベロープ形成用のパラメ
ータ、例えば発音開始を指示するキーオンデータＫＯ
Ｎ，アタック、ディケイ、サステイン、レリース等のエ
ンベロープセグメントの目標レベルを指示するレベルデ
ータＬＶ，エンベロープセグメントの傾きを指示するレ
ートデータＲＴなど、を受け取り、これらに基づきエン
ベロープ信号を各チャンネル毎に時分割で発生する。ま
た、エンベロープ発生部５５では、キーオンデータＫＯ
Ｎやエンベロープ信号の現在レベル等に基づき、各チャ
ンネル毎のチャンネルイネーブル信号ＣＨＥＮすなわち
音源利用要求信号を発生する。例えば、楽音が割り当て
られており、かつその楽音の発音が終了していないチャ
ンネルに関して、そのチャンネルスロットにおいてチャ
ンネルイネーブル信号ＣＨＥＮすなわち音源利用要求信
号を発生する。これは、現にそのチャンネルで楽音を発
音する必要があるために、ＲＯＭ１８から波形データを
読み出すことが要求されるからである。反対に、楽音が
割り当てられていなチャンネルや、割り当てられていて
も既にその発音が終了しているチャンネルでは、ＲＯＭ
１８から波形データを読み出すことが要求されないた
め、チャンネルイネーブル信号ＣＨＥＮすなわち音源利
用要求信号は発生されない。音源部１４における回路動
作は、図２に示す時分割チャンネルスロットに同期した
チャンネル時分割動作であり、各パラメータ等は夫々の
チャンネルスロットに同期して時分割的に供給される。

【００４０】次に、ＲＯＭ１８における波形データの記
憶フォーマットの一例について図６により説明する。１
アドレスが１バイト＝８ビット構成であり、１２ビット
からなる１サンプルデータが上位８ビットと下位４ビッ
トに分割されて隣接する２つのメモリアドレスに記憶さ
れる。相対アドレス０（絶対アドレスではスタートアド
レスＳＡ）にはサンプル番号０のデータの上位８ビット
が記憶され、相対アドレス１の上位４ビットにはサンプ
ル番号０のデータの下位４ビットが記憶される。相対ア
ドレス１の下位４ビットにはサンプル番号１のデータの
下位４ビットが記憶され、相対アドレス２にはサンプル
番号１のデータの上位８ビットが記憶される。以下、同
様のフォーマットの繰り返しで、サンプル番号順に記憶
される。図６においてＭは波形サンプルデータの最上位
ビットの位置を示し、Ｌは最下位ビットの位置を示す。
図６から明らかなように、偶数のサンプル番号では上位
８ビットを記憶したアドレスが先行しており、奇数のサ
ンプル番号では下位４ビットを記憶したアドレスが先行
している。

【００４１】次に、図７によりアドレス発生部５０の詳
細例について説明する。加算器６０及び１６ステージシ
フトレジスタ６１及びセレクタＳＥＬ１はアキュムレー
タを構成しており、各チャンネル（１６チャンネル）の
周波数ナンバＦＮを時分割的に累算して、該ナンバＦＮ
に対応する楽音ピッチのプログレシブ位相信号をそれぞ
れ発生する。シフトレジスタ６１のシフトクロックパル
スφ12はクロックパルスφの１２倍の周期を持ち、１チ
ャンネルスロット毎にシフト動作を行う。セレクタＳＥ
Ｌ１はノートオンパルスＮＯＮＰによって当該チャンネ
ルの発音開始時に不動作となり、当該チャンネルの累算
値を０にクリアする。通常は、セレクタＳＥＬ１のＡ入
力に加わるシフトレジスタ６１の出力を選択し、加算器
６０に与える。加算器６０には周波数ナンバＦＮが与え
られ、前回までの累算値に加算される。こうして、周波
数ナンバＦＮが繰り返し累算される。後述するように、
ラッチＬＡ４からオーバーフロー信号ＯＶが出力された
とき、セレクタＳＥＬ１はＢ入力を選択する。

【００４２】シフトレジスタ６１から出力される周波数
ナンバＦＮの累算値は、現サンプル時間において発生す
べき楽音サンプルデータのサンプルアドレスを指示する
ものであり、整数部ＩＮＴと小数部ＦＲＡを有してい
る。この整数部ＩＮＴはメモリから読み出すべき波形サ
ンプルデータのサンプル番号（図６参照）を示してい
る。このアドレス発生部５０では、周波数ナンバアキュ
ムレータの出力すなわちシフトレジスタ６１から出力さ
れるサンプルアドレス信号の整数部ＩＮＴのデータに基
づき、処理スロット０〜１１の時間内つまり１チャンネ
ルスロット内で、前述の隣接する２つのサンプルデータ
読出しのための４つのアドレス信号（メモリアドレス信
号）ＡＤを発生する。そのために、このアドレス発生部
５０内の各セレクタＳＥＬ２〜ＳＥＬ４とラッチＬＡ１
〜ＬＡ５の動作を所定の手順で順次切換えるようになっ
ている。これらのセレクタＳＥＬ２〜ＳＥＬ４とラッチ
ＬＡ１〜ＬＡ５に対する制御信号の入力は便宜上図示を
省略しているが、制御回路６２から発生されるようにな
っている。

【００４３】制御回路６２による各セレクタＳＥＬ２〜
ＳＥＬ４と各ラッチＬＡ１〜ＬＡ５の動作制御例は図８
のようであり、これはそのままアドレス発生部５０にお
けるアドレス信号発生制御例を示している。処理スロッ
ト０〜１１を１サイクルとして動作し、そのうち処理ス
ロット０〜４では、第１の波形サンプルデータを読み出
すための２つのアドレス信号（これをＡＤ(１Ｍ)，ＡＤ
(１Ｓ)で示す）を発生するための処理を行う。また、処
理スロット５〜９では、第２の波形サンプルデータを読
み出すための２つのアドレス信号（これをＡＤ(２Ｍ)，
ＡＤ(２Ｓ)で示す）を発生するための処理を行う。な
お、ラッチＬＡ４からオーバーフロー信号ＯＶが出力さ
れたか否かによって幾分異なる動作をするようになって
おり、図８はオーバーフロー信号ＯＶが出力されていな
い場合の動作例である。

【００４４】図８において、セレクタＳＥＬ２〜ＳＥＬ
４の欄のＡ，Ｂ，Ｃ等の表示は、対応する処理スロット
において各セレクタＳＥＬ２〜ＳＥＬ４において選択す
る入力端子を示している。なお「−」は何も選択しない
ことを示す。ラッチＬＡ１〜ＬＡ５の欄のＬの表示は、
対応する処理スロットにおいて該ラッチＬＡ１〜ＬＡ５
に入力データの取り込みを行うことを示している。アド
レス発生部５０の詳しい動作を説明する前に、この実施
例における波形の繰り返し読出し（ループ読出し）に関
する特徴について説明する。

【００４５】ループスタートアドレスＬＳとループエン
ドアドレスＬＥの間で波形データを繰り返し読み出す技
術それ自体は既によく知られている。その場合、ループ
エンドからループスタートに戻るときに波形のつながり
を滑らかにするために、ループスタートアドレスＬＳに
対応する波形データのレベルとループエンドアドレスＬ
Ｅに対応する波形データのレベルがほぼ等しく、しかも
波形の傾きも似ている部分を選定することが望ましい。
しかし、そのように望ましく選定した場合、必ずしもサ
ンプル区間で区切れる位置にループスタート位置又はル
ープエンド位置がくるとは限らなくなる。従って、従来
は、ループスタート位置とループエンド位置をサンプル
区間で区切れる位置にそれぞれ選定せざるを得なかった
ことにより、理想的なつながりを実現することができな
かったのである。

【００４６】これに対して、この実施例では、図９にそ
の一例を簡略化して示すように、例えばループスタート
位置ＬＳをサンプル区間で区切れる位置に選定する一方
で、ループエンド位置ＬＥは、サンプル区間で区切れる
位置に拘泥することなく理想的に滑らかなつながりを実
現できる位置に選定するようにしている。そのために、
ループエンドアドレスＬＥはサンプル区間で区切れる位
置に位置せず、小数部を含むものとなっている。そし
て、少なくともループエンドの整数部に現波形サンプル
が達したときに、このループエンドアドレスの小数部に
応じて補間を行うことにより、現波形サンプルが小数部
を含むループエンド位置にできるだけ正確に到達した段
階でループスタートに切り換えるようにしている。な
お、この実施例では、一例として常に波形補間を行って
いるが、上記目的にのみ照らした場合は、ループエンド
アドレスの小数部に応じた補間を少なくとも行うように
するだけでもよいことは容易に理解できる。また、実施
例とは反対に、ループエンドアドレスは整数部のみと
し、ループスタートアドレスに小数部を含ませるように
しても同様の目的が達成できることは容易に理解できる
であろう。なお、図９では簡略説明のために１周期波形
でループするように示しているが、これに限らないのは
勿論である。

【００４７】そのために、ループエンドアドレスデータ
ＬＥを整数で設定する一方で、上記趣旨に沿って精密な
ループエンド位置を設定するために、ループエンドアド
レス小数部データＬＥＦを設定するようにしている。す
なわち、ループエンドアドレスを整数部のみならず小数
部を含む値によって設定するようにしている。図７にお
いて、このループエンドアドレス小数部データＬＥＦ
は、加算器６４に入力され、現アドレス（現サンプル番
号）の小数部ＦＲＡと加算されるようになっている。こ
の場合、ループエンドアドレス小数部データＬＥＦを２
の補数で表現し、加算器６４では実質的にＦＲＡ−ＬＥ
Ｆの引算を、２の補数の加算にて、行うものとしてい
る。そして、ＦＲＡ≧ＬＥＦのとき加算器６４からキャ
リアウト信号が発生し、これが小数部キャリアウト信号
ＦＣとしてセレクタＳＥＬ４のＢ入力に与えられる。ま
た、加算器６４の出力つまり差ＦＲＡ−ＬＥＦは、ルー
プエンド到達時の小数部データＦＲＴとして、追って説
明するように利用される。

【００４８】次に、図７と図８を参照して、各処理スロ
ット毎の動作について説明する。 −処理スロット０− このスロット０では、小数部ＦＲＡを含む現サンプルア
ドレス（現サンプル番号）が小数部ＬＥＦを含むループ
エンドアドレスＬＥに達したかを調べる。すなわち、セ
レクタＳＥＬ３でＡ入力を選択し、現サンプルアドレス
（現サンプル番号）を示す整数部ＩＮＴを加算器６３に
入力すると共に、セレクタＳＥＬ２でＡ入力を選択し、
整数部のループエンドアドレスデータＬＥを加算器６３
に入力する。また、セレクタＳＥＬ４でＢ入力を選択
し、加算器６４からの小数部キャリイアウト信号ＦＣを
加算器６３に入力する。

【００４９】ループエンドアドレス整数部データＬＥ
は、１の補数で表現されており、加算器６３では実質的
にＩＮＴ−ＬＥの引算を、１の補数の加算にて、行うも
のとしている。従って、ＩＮＴ＝ＬＥが成立するとき
に、加算器６４からの小数部キャリイアウト信号ＦＣと
して“１”が与えられると、加算器６３からキャリアウ
ト信号が発生し、これがラッチＬＡ４に入力される。ラ
ッチＬＡ４は、このスロット０でロード命令が与えら
れ、加算器６３からキャリアウト信号を取り込む。ラッ
チＬＡ４の出力がオーバーフロー信号ＯＶとして、セレ
クタＳＥＬ１及び制御回路６２、その他回路に与えられ
る。従って、加算器６３からキャリアウト信号が発生し
たとき、つまり、小数部ＦＲＡを含む現アドレス（現サ
ンプル番号）が小数部ＬＥＦを含むループエンドアドレ
スＬＥに達したかそれを超えたとき、オーバーフロー信
号ＯＶが“１”となる。すなわち、整数部レベルではＩ
ＮＴ＝ＬＥが成立し、かつ小数部レベルではＦＲＡ≧Ｌ
ＥＦが成立したとき、オーバーフロー信号ＯＶが“１”
となる。ただし、図８では、オーバーフロー信号ＯＶが
“０”のとき、つまり、現アドレス（現サンプル番号）
がループエンドアドレスＬＥにまだ達していないとき、
の動作制御例について示している。また、ラッチＬＡ１
にロード命令が与えられ、加算器６３の出力が取り込ま
れる。

【００５０】−処理スロット１− このスロット１では、セレクタＳＥＬ３でＡ入力を選択
し、現アドレス（現サンプル番号）を示す整数部ＩＮＴ
を加算器６３に入力する。また、ラッチＬＡ１，ＬＡ
２，ＬＡ３にロード信号を与え、加算器６３から出力さ
れる該整数部ＩＮＴをラッチＬＡ１，ＬＡ２，ＬＡ３に
取り込む。なお、ラッチＬＡ３は、最下位の１ビットＬ
ＳＢのみ取り込む。ラッチＬＡ３に取り込んだ最下位ビ
ットデータは、サンプル番号の偶数／奇数を示すデータ
Ｅ／Ｏとして利用される。

【００５１】−処理スロット２− このスロット２では、現サンプル番号を示すサンプルア
ドレス信号の整数部ＩＮＴの値を１．５倍して、ＲＯＭ
１８における実際の相対アドレス（メモリアドレス）を
指示するアドレスデータを作成する。このスロット２で
は、前のスロット１でラッチＬＡ１に取り込んだ整数部
データＩＮＴすなわち現サンプル番号データが１／２シ
フト回路６５に入力され、該データＩＮＴを１／２シフ
ト（０．５倍）した値ＩＮＴ／２が該１／２シフト回路
６５から出力されている。なお、ＩＮＴ／２の小数部は
切り捨てるものとする。

【００５２】このスロット２において、セレクタＳＥＬ
３でＢ入力を選択し、ラッチＬＡ１に取り込んだ整数部
データＩＮＴすなわち現サンプル番号データを加算器６
３に入力すると共に、セレクタＳＥＬ２でＤ入力を選択
し、１／２シフト回路６５から出力される上記値ＩＮＴ
／２を加算器６３に入力する。これにより、現サンプル
番号を示す整数部ＩＮＴの値を１．５倍してその小数部
を切り捨てた値ＩＮＴ＋ＩＮＴ／２が加算器６３から出
力される。そして、ラッチＬＡ１にロード信号を与え、
加算器６３の出力ＩＮＴ＋ＩＮＴ／２をラッチする。図
６を参照すると理解できるように、１２ビットの１サン
プルデータはＲＯＭ１８の１．５アドレスに記憶される
ため、サンプル番号に対応するサンプルアドレスを１．
５倍したものがＲＯＭ１８における実際の相対アドレス
を指示するメモリアドレスとなる。そして、整数部ＩＮ
Ｔの値を１．５倍してその小数部を切り捨てた値ＩＮＴ
＋ＩＮＴ／２は、整数部ＩＮＴに対応する１サンプルデ
ータを記憶している２つのメモリアドレスのうち最初の
メモリアドレスを指示する。

【００５３】−処理スロット３− このスロット３では、ラッチＬＡ１に記憶した相対メモ
リアドレスデータＩＮＴ＋ＩＮＴ／２にスタートアドレ
スデータＳＡを加算し、ＲＯＭ１８を読み出すための絶
対アドレスデータに変換し、これに基づき、現サンプル
番号に対応する第１のサンプルデータの上位８ビットデ
ータが記憶されているアドレスを指示するアドレス信号
ＡＤ（１Ｍ）を作成する。すなわち、セレクタＳＥＬ３
でＢ入力を選択し、ラッチＬＡ１に記憶した相対メモリ
アドレスデータＩＮＴ＋ＩＮＴ／２を加算器６３に入力
すると共に、セレクタＳＥＬ２でＣ入力を選択し、スタ
ートアドレスデータＳＡを加算器６３に入力する。ま
た、セレクタＳＥＬ４でＣ入力を選択し、前スロット１
のときにラッチＬＡ３に記憶した現サンプル番号の偶数
／奇数データＥ／Ｏを加算器６３に入力する。

【００５４】図６を参照すると理解できるように、サン
プル番号が偶数ならば、１サンプルデータの上位８ビッ
トデータは、該サンプルデータを記憶する２つのメモリ
アドレスのうち先のアドレスに記憶されており、下位４
ビットのサンプルデータは後のアドレスに記憶されてい
る。偶数ならば、Ｅ／Ｏが“０”であり、加算器６３の
出力は「ＳＡ＋ＩＮＴ＋ＩＮＴ／２」となり、上位８ビ
ットのサンプルデータが記憶されている先のアドレスを
指示する。反対に、サンプル番号が奇数ならば、１サン
プルデータの上位８ビットデータは、該サンプルデータ
を記憶する２つのメモリアドレスのうち後のアドレスに
記憶されており、下位４ビットのサンプルデータは先の
アドレスに記憶されている。奇数ならば、Ｅ／Ｏが
“１”であり、加算器６３の出力は「ＳＡ＋ＩＮＴ＋１
＋ＩＮＴ／２」となり、上位８ビットのサンプルデータ
が記憶されている後のアドレスを指示する。こうして、
このスロット３においては、現サンプル番号に対応する
第１のサンプルデータの上位８ビットデータが記憶され
ているアドレスを指示するメモリアドレス信号ＡＤ（１
Ｍ）が作成され、加算器６３から出力される。

【００５５】−処理スロット４− このスロット４では、上記第１のサンプルデータの下位
４ビットデータが記憶されているメモリアドレスを指示
するアドレス信号ＡＤ（１Ｓ）を作成する。すなわち、
前記スロット３と同様に、セレクタＳＥＬ３でＢ入力を
選択し、セレクタＳＥＬ２でＣ入力を選択して、加算器
６３で相対アドレスデータＩＮＴ＋ＩＮＴ／２にスター
トアドレスデータＳＡが加算されるようにする。一方、
セレクタＳＥＬ４ではＤ入力を選択し、ラッチＬＡ３の
出力データＥ／Ｏをインバータ６６で反転した信号を加
算器６３に入力する。従って、スロット３のときとは逆
に、現サンプル番号が偶数ならば、加算器６３の出力は
「ＳＡ＋ＩＮＴ＋１＋ＩＮＴ／２」となり、下位４ビッ
トのサンプルデータが記憶されている後のアドレスを指
示する。また、現サンプル番号が奇数ならば、加算器６
３の出力は「ＳＡ＋ＩＮＴ＋ＩＮＴ／２」となり、下位
４ビットのサンプルデータが記憶されている先のアドレ
スを指示する。こうして、このスロット４においては、
現サンプル番号に対応する第１のサンプルデータの下位
４ビットデータが記憶されているアドレスを指示するメ
モリアドレス信号ＡＤ（１Ｓ）が作成され、加算器６３
から出力される。

【００５６】−処理スロット５〜９− 処理スロット５〜９では、前述の処理スロット０〜４と
ほぼ同様の制御を行ない、現サンプル番号の次のサンプ
ル番号に対応する第２のサンプルデータについて、上位
８ビットデータが記憶されているメモリアドレスを指示
するアドレス信号ＡＤ（２Ｍ）と下位４ビットデータが
記憶されているメモリアドレスを指示するアドレス信号
ＡＤ（２Ｓ）とを作成する。前述の処理スロット０〜４
との相違点について説明すると、前記処理スロット１に
対応する処理スロット６では、セレクタＳＥＬ３でＡ入
力を選択し、現サンプル番号を示す整数部データＩＮＴ
をラッチＬＡ１から加算器６３に入力すると共に、セレ
クタＳＥＬ４でＡ入力を選択し、信号“１”を加算器６
３に入力するようにしている。これにより、現サンプル
番号ＩＮＴの次のサンプル番号を指示するデータＩＮＴ
＋１が加算器６３から出力され、これがラッチＬＡ１に
取り込まれる。

【００５７】次の処理スロット７〜９では、サンプル番
号ＩＮＴをＩＮＴ＋１に置き換えて、前述の処理スロッ
ト２〜４と同様の処理を行なう。これにより、処理スロ
ット８においては、現サンプル番号の次のサンプル番号
に対応する第２のサンプルデータの上位８ビットデータ
が記憶されているアドレスを指示するアドレス信号ＡＤ
（２Ｍ）が作成され、加算器６３から出力される。ま
た、処理スロット９においては、該第２のサンプルデー
タの下位４ビットデータが記憶されているアドレスを指
示するアドレス信号ＡＤ（２Ｓ）が作成され、加算器６
３から出力される。

【００５８】なお、処理スロット５においてラッチＬＡ
５にロード信号が与えられ、スロット１のときにラッチ
ＬＡ３に取り込まれた第１のサンプルデータに関するサ
ンプル番号の偶数／奇数データＥ／Ｏが、該ラッチＬＡ
５に取り込まれる。その後、処理スロット６においてラ
ッチＬＡ３にロード信号が与えられ、第２のサンプルデ
ータに関するサンプル番号ＩＮＴ＋１の偶数／奇数デー
タＥ／Ｏが、該ラッチＬＡ３に取り込まれる。こうし
て、ラッチＬＡ５，ＬＡ３に取り込まれた２つのサンプ
ルデータのサンプル番号の偶数／奇数データＥ／Ｏが、
適宜のタイミングで遅延回路６７に取り込まれ、タイミ
ング合わせのために適宜時間（この実施例では約１．５
チャンネルスロット分の時間）遅延されて制御信号ＣＯ
ＮＴ１，ＣＯＮＴ２として出力される。この制御信号Ｃ
ＯＮＴ１，ＣＯＮＴ２は、サンプル再生部５２におい
て、読み出された１アドレス（８ビット）のデータの中
からサンプルデータの下位４ビットを正しく取り出すた
めに利用される。

【００５９】−−ループエンドに達したときの処理−− 次に、現サンプルアドレスが小数部を含むレベルでルー
プエンドアドレスに達した場合の処理について説明す
る。前述の通り、処理スロット０において、現サンプル
アドレスが小数部を含むレベルでループエンドアドレス
に達したか否かが調べられる。現サンプルアドレスの整
数部ＩＮＴがループエンドアドレスＬＥの整数部に一致
しただけでは、まだ加算器６３からキャリアウト信号が
発生されない。整数部レベルでＩＮＴ＝ＬＥが成立し、
かつ小数部レベルでＦＲＡ≧ＬＥＦが成立したとき（現
サンプルアドレスの小数部ＦＲＡがループエンドアドレ
スの小数部ＬＥＦに達したか若しくはそれを越えたと
き）、加算器６４からＦＲＡ≧ＬＥＦの成立に応じたキ
ャリアウト信号ＦＣが発生し、これに応じて加算器６３
からキャリアウト信号“１”が発生し、これがラッチＬ
Ａ４に取り込まれる。ラッチＬＡ４の出力がオーバーフ
ロー信号ＯＶとして、セレクタＳＥＬ１及び制御回路６
２、その他回路に与えられる。加算器６３からキャリア
ウト信号が発生したとき、つまり、現サンプルアドレス
が小数部を含むレベルでループエンドアドレスに達した
とき、オーバーフロー信号ＯＶが“１”となる。制御回
路６２では、オーバーフロー信号ＯＶが“１”となった
ことを確認した場合、処理スロット１及び６のときの制
御を次のように変更する。

【００６０】すなわち、その場合、処理スロット１で
は、セレクタＳＥＬ３でＢ入力を選択し、前スロット０
のときにラッチＬＡ１に取り込んだ加算器６３の出力す
なわち現サンプルアドレスの整数部ＩＮＴとループエン
ドアドレスＬＥの差「ＩＮＴ−ＬＥ」（厳密にはＦＣの
１が加算された値）を、加算器６３に入力する。同時
に、セレクタＳＥＬ２でＢ入力を選択し、ループスター
トアドレスデータＬＳを加算器６３に入力する。また、
ラッチＬＡ１，ＬＡ２，ＬＡ３にロード信号を与え、加
算器６３の出力「ＩＮＴ−ＬＥ＋ＬＳ」をラッチＬＡ
１，ＬＡ２，ＬＡ３に取り込む。これにより、ラッチＬ
Ａ１にラッチされる現サンプルアドレスの整数部ＩＮＴ
の値がループスタートアドレスＬＳに対応する値「ＩＮ
Ｔ−ＬＥ＋ＬＳ」に変更される。なお、前述から明らか
なように小数部を含むレベルで現サンプルアドレスがル
ープエンドアドレスに達したとき加算器６３の出力は
「ＩＮＴ−ＬＥ」＝０であり、ラッチＬＡ１にラッチさ
れる値は実質的にループスタートアドレスＬＳの値に一
致している。なお、周波数ナンバＦＮの値が１以上の大
きな数の場合は、エンドアドレス到達時の加算器６３の
出力「ＩＮＴ−ＬＥ」が１以上のこともあり得る。

【００６１】次の処理スロット２〜４においてラッチＬ
Ａ１の出力を現サンプルアドレスデータとして利用する
前述の各処理は、すべてループスタートアドレスＬＳに
対応する値「ＩＮＴ−ＬＥ＋ＬＳ」（＝実質的にＬＳ）
を対象にして行なわれるようになる。処理スロット６で
も同様であり、セレクタＳＥＬ３でＢ入力を選択し、同
時に、セレクタＳＥＬ２でＢ入力を選択して、「ＩＮＴ
−ＬＥ」と「ＬＳ」の加算が加算器６３で行なわれるよ
うにする。勿論、処理スロット６では、これに加えて、
前述と同様にセレクタＳＥＬ４のＡ入力で選択した信号
“１”が加算器６３に入力され、ループスタートアドレ
スＬＳに対応する値「ＩＮＴ−ＬＥ＋ＬＳ」の次のサン
プルアドレス「ＩＮＴ−ＬＥ＋ＬＳ＋１」（＝実質的に
ＬＳ＋１）を示す値が加算器６３から出力される。

【００６２】また、処理スロット１においてラッチＬＡ
２にラッチしたループスタートアドレスＬＳに対応する
値「ＩＮＴ−ＬＥ＋ＬＳ」（＝実質的にＬＳ）は整数部
からなる値であり、これに対して加算器６４から出力さ
れる小数部ＦＲＴデータが付加されて、セレクタＳＥＬ
１のＢ入力に与えられる。前述のように、ループエンド
アドレスは小数部を含む値として設定されており、２の
補数で表現されたループエンドアドレス小数部データＬ
ＥＦと現サンプルアドレスの小数部ＦＲＡとの差「ＦＲ
Ａ−ＬＥＦ」が加算器６４で求められ、この差ＦＲＡ−
ＬＥＦがループエンド到達時の小数部データＦＲＴとし
て出力される。この小数部データＦＲＴは、現サンプル
アドレスがループエンドアドレスに達したときの小数部
レベルでの偏差である。小数部同士が一致しているとき
は、ＦＲＡ−ＬＥＦ＝ＦＲＴ＝０である。多くの場合
は、ＦＲＡの方がＬＥＦよりもわずかに大きくなったと
きＦＲＡ≧ＬＥＦが成立し、小数部の偏差データＦＲＡ
−ＬＥＦ＝ＦＲＴは、小さな値の正の小数値を示すであ
ろう。

【００６３】ループエンド到達時は、前述のようにサン
プルアドレスがループスタートアドレスＬＳに対応する
値「ＩＮＴ−ＬＥ＋ＬＳ」（＝実質的にＬＳ）に戻さ
れ、このループスタートアドレスＬＳに対応するサンプ
ルデータがＲＯＭ１８から読み出される。サンプルアド
レスの小数部ＦＲＡとループエンドアドレス小数部ＬＥ
Ｆとが一致している場合は、それで問題ないが、一致し
ていない場合は、小数部レベルでの偏差ＦＲＴに応じて
ＲＯＭ１８から読み出したサンプルデータの値を補償し
てやる必要がある。そのために、この偏差に対応する小
数部データＦＲＴ＝ＦＲＡ−ＬＥＦを補間部５３に供給
し、ＲＯＭ１８から読み出したループスタートアドレス
ＬＳに対応するサンプルデータをこの小数部データＦＲ
Ｔに応じて補間するようになっている。

【００６４】また、ループエンドアドレスからループス
タートアドレスに戻る場合には、周波数ナンバアキュム
レータの値もループスタートアドレスＬＳに対応する値
に戻してやる必要がある。そのために、オーバーフロー
信号ＯＶが“１”となったとき、セレクタＳＥＬ１でＢ
入力を選択し、ラッチＬＡ２のループスタートアドレス
ＬＳに対応する値「ＩＮＴ−ＬＥ＋ＬＳ」（＝実質的に
ＬＳ）を該加算器６０に入力するようにしている。そし
て、その際に、小数部の偏差ＦＲＴを考慮する必要があ
るので、ラッチＬＡ２の出力（実質的にＬＳ）を整数部
とし、これに小数部データＦＲＴを加算してやり、整数
部と小数部とを含むループスタートアドレスを作成して
セレクタＳＥＬ１のＢ入力に入力するようになってい
る。

【００６５】次に、図１０を参照して順次送出部５１の
詳細例について説明する。図１０において、図７の加算
器６３から出力されたメモリアドレス信号ＡＤは、シリ
アル接続された４つのラッチ７０，７１，７２，７３の
うち最初のラッチ７０に入力される。各ラッチ７０，７
１，７２，７３のロード制御入力Ｌには、処理スロット
３，４，８，９のときに“１”となるタイミング信号Ｔ
３，４，８，９が入力される。図８に示すように、この
タイミング信号Ｔ３，４，８，９の“１”発生タイミン
グは前述の４つのアドレス信号ＡＤ（１Ｍ），ＡＤ（１
Ｓ），ＡＤ（２Ｍ），ＡＤ（２Ｓ）の発生タイミングに
対応している。また、各ラッチ７０，７１，７２，７３
の出力制御信号としてクロックパルスφが入力されてお
り、取り込んだデータを次の処理スロットから出力す
る。

【００６６】これにより、これらの処理スロット３，
４，８，９において前述の４つのアドレス信号ＡＤ（１
Ｍ），ＡＤ（１Ｓ），ＡＤ（２Ｍ），ＡＤ（２Ｓ）がメ
モリアドレス信号ＡＤとして順次出力されると、これら
がラッチ７０，７１，７２，７３に順次取り込まれる。
従って、１チヤンネルスロットの最後の処理スロット１
１では、前述の４つのアドレス信号ＡＤ（１Ｍ），ＡＤ
（１Ｓ），ＡＤ（２Ｍ），ＡＤ（２Ｓ）が各ラッチ７
３，７２，７１，７０にそれぞれラッチされている。各
ラッチ７０，７１，７２，７３の出力がセレクタ７８，
７９，８０，８１のＢ入力を介してラッチ７４，７５，
７６，７７にそれぞれ入力される。図３のアンドゲート
３７から発生される前述の音源アクセス信号ＴＧＡＣが
オアゲート８２を介して、各ラッチ７４，７５，７６，
７７のロード制御入力Ｌに与えられる。また、タイミン
グ信号Ｔ１１もオアゲート８２を介して、各ラッチ７
４，７５，７６，７７のロード制御入力Ｌに与えられ
る。また、タイミング信号Ｔ１１がセレクタ７８，７
９，８０，８１のＢ制御入力ＳＢに与えられ、処理スロ
ット１１のときだけＢ入力を選択し、それ以外のときは
Ａ入力を選択する。また、ラッチ７４，７５，７６，７
７はセレクタ７９，８０，８１のＡ入力を介してシリア
ル接続されており、出力制御信号としてクロックパルス
φが与えられ、取り込んだデータを次の処理スロットか
ら出力する。

【００６７】これにより、処理スロット１１において、
各ラッチ７３，７２，７１，７０から前述の４つのアド
レス信号ＡＤ（１Ｍ），ＡＤ（１Ｓ），ＡＤ（２Ｍ），
ＡＤ（２Ｓ）が、セレクタ７８〜８１のＢ入力を介して
各ラッチ７７，７６，７５，７４にそれぞれ取り込まれ
る。そして、音源アクセス信号ＴＧＡＣが発生する毎に
各ラッチ７４，７５，７６の出力信号がセレクタ７９〜
８１のＡ入力を介して次段のラッチ７５，７６，７７に
取り込まれる。こうして、前述の４つのアドレス信号Ａ
Ｄ（１Ｍ），ＡＤ（１Ｓ），ＡＤ（２Ｍ），ＡＤ（２
Ｓ）が順次シフトされ、ラッチ７７から出力される。ラ
ッチ７７の出力が音源部１４のアドレスバス２７Ａに接
続されている。

【００６８】これにより、最初はアドレス信号ＡＤ（１
Ｍ）がアドレスバス２７Ａに出力されており、音源アク
セス信号ＴＧＡＣが最初に発生した処理スロットで該ア
ドレス信号ＡＤ（１Ｍ）がアドレスバス２７Ａを介して
外部メモリのアドレスバス１７Ａに与えられる。次の処
理スロットでラッチ７７の出力が次のアドレス信号ＡＤ
（１Ｓ）に切り換わり、アドレスバス２７Ａに出力され
る。従って、２番目の音源アクセス信号ＴＧＡＣが発生
した処理スロットでは、アドレス信号ＡＤ（１Ｓ）がア
ドレスバス２７Ａを介して外部メモリのアドレスバス１
７Ａに与えられる。こうして、音源アクセス信号ＴＧＡ
Ｃが発生する毎に、アドレス信号ＡＤ（１Ｍ），ＡＤ
（１Ｓ），ＡＤ（２Ｍ），ＡＤ（２Ｓ）の順で外部メモ
リのアドレスバス１７Ａに与えられる。

【００６９】なお、各ラッチ７７，７６，７５，７４に
ラッチされるアドレス信号のチャンネルと音源アクセス
信号ＴＧＡＣのチャンネルが合っているものとする。す
なわち、アクセス制御部２５におけるチャンネルタイミ
ングと順次送出部５１におけるチャンネルタイミングと
が合っている。一方、ラッチ７７，７６，７５，７４に
おけるチャンネルタイミングは、アドレス発生部５０に
おけるチャンネルタイミングより丁度１チャンネルスロ
ット遅れている。このような回路動作遅れによるチャン
ネルタイミングの遅れは、次のサンプル再生部５２やそ
の次の処理回路でも発生する。図５のエンベロープ発生
部５５においても乗算器５４におけるチャンネルタイミ
ングに合うように各チャンネルのエンベロープ信号を発
生する。その場合、乗算器５４に与えるエンベロープ信
号のチャンネルタイミングと順次送出部５１におけるチ
ャンネルタイミングつまりアクセス制御部２５における
チャンネルタイミングとには相応のずれがあるのが普通
である。そのようなチャンネルタイミングのずれを考慮
して、エンベロープ発生部５５から発生する利用要求信
号すなわちチャンネルイネーブル信号ＣＨＥＮのチャン
ネルタイミングが、アクセス制御部２５におけるチャン
ネルタイミングに合うように適宜タイミング調整するも
のとするのは勿論である。

【００７０】次に、図１１を参照してサンプル再生部５
２の詳細例について説明する。音源アクセス信号ＴＧＡ
Ｃの発生に対応して外部メモリ（ＲＯＭ１８）にアドレ
ス信号ＡＤ（１Ｍ），ＡＤ（１Ｓ），ＡＤ（２Ｍ），Ａ
Ｄ（２Ｓ）が与えられると、このメモリアドレスに応じ
て８ビット構成のデータが読み出され、音源部１４のデ
ータバス２７Ｄに与えられる。図１１において、このデ
ータバス２７Ｄに与えられた８ビット構成の読出しデー
タがラッチ８３に入力される。ラッチ８３，８４，８
５，８６がシリアル接続されており、取り込みクロック
発生回路８７から発生される取り込みクロック信号ＴＧ
ＡＣ’，ＴＧＡＣに応じてそれぞれの入力データを取り
込む。また、前述と同様に、出力制御信号としてクロッ
クパルスφが与えられ、取り込んだデータを次の処理ス
ロットから出力する。取り込みクロック発生回路８７
は、音源アクセス信号ＴＧＡＣに同期した取り込みクロ
ック信号ＴＧＡＣを２段目〜４段目のラッチ８４〜８６
に入力し、音源アクセス信号ＴＧＡＣを少し遅延した取
り込みクロック信号ＴＧＡＣ’を１段目のラッチ８３に
入力する。これは、メモリからのデータ読出し時間遅れ
を考慮するためである。

【００７１】音源アクセス信号ＴＧＡＣの発生に対応し
て、外部メモリ（ＲＯＭ１８）から４つのアドレス信号
ＡＤ（１Ｍ），ＡＤ（１Ｓ），ＡＤ（２Ｍ），ＡＤ（２
Ｓ）のそれぞれに対応する８ビット構成のデータを読み
出し終えると、各ラッチ８３〜８６にラッチされるデー
タは次のようになる。ラッチ８６においては、アドレス
信号ＡＤ（１Ｍ）に対応する第１のサンプルデータの上
位８ビットデータ。ラッチ８５においては、アドレス信
号ＡＤ（１Ｓ）に対応する第１のサンプルデータの下位
４ビットデータ。ラッチ８４においては、アドレス信号
ＡＤ（２Ｍ）に対応する第２のサンプルデータの上位８
ビットデータ。ラッチ８３においては、アドレス信号Ａ
Ｄ（２Ｓ）に対応する第２のサンプルデータの下位４ビ
ットデータ。

【００７２】１２ビット構成のラッチ８８は、１２ビッ
ト構成の第１のサンプルデータを１２ビットパラレルデ
ータとして再生するためのものであり、上位８ビット入
力にラッチ８６の出力を入力し、下位４ビット入力にセ
レクタ９０の出力を入力し、タイミング信号Ｔ０によっ
て処理スロット０のときに入力データを取り込む。この
処理スロット０のときはその直前のチャンネルスロット
において外部メモリから読み出した上記４つの８ビット
構成のメモリ読出しデータを各ラッチ８３〜８６に夫々
ラッチしている。

【００７３】セレクタ９０はラッチ８５から出力される
下位４ビットデータをＡ入力に入力し、上位４ビットデ
ータをＢ入力に入力する。選択制御信号として、図７の
遅延回路６７から与えられる制御信号ＣＯＮＴ１を入力
する。前述のように、この制御信号ＣＯＮＴ１は図７の
ラッチＬＡ５にラッチした第１のサンプルデータに関す
るサンプル番号偶数／奇数データＥ／Ｏに対応してい
る。偶数であれば、制御信号ＣＯＮＴ１は“０”であ
り、セレクタ９０のＢ入力に加わる上位４ビットデータ
を選択する。図６に示すように、偶数のサンプル番号の
下位４ビットデータはメモリアドレスの上位４ビットに
記憶されているので、セレクタ９０のＢ入力を介して下
位４ビットのサンプルデータを取り出すことができる。
反対に、奇数あれば、制御信号ＣＯＮＴ１は“１”であ
り、セレクタ９０のＡ入力に加わる下位４ビットデータ
を選択する。図６に示すように、奇数のサンプル番号の
下位４ビットデータはメモリアドレスの下位４ビットに
記憶されているので、セレクタ９０のＡ入力を介して下
位４ビットのサンプルデータを取り出すことができる。

【００７４】従って、処理スロット０のときにラッチ８
８に入力データを取り込むことにより、該ラッチ８８に
第１のサンプルデータを１２ビットパラレルに取り込む
ことができる。同様に、１２ビット構成のラッチ８９
は、上位８ビット入力にラッチ８４の出力を入力し、下
位４ビット入力にセレクタ９１の出力を入力し、タイミ
ング信号Ｔ０によって処理スロット０のときに入力デー
タを取り込む。セレクタ９１はラッチ８３から出力され
る下位４ビットデータをＡ入力に入力し、上位４ビット
データをＢ入力に入力する。選択制御信号として、図７
の遅延回路６７から与えられる制御信号ＣＯＮＴ２を入
力する。前述のように、この制御信号ＣＯＮＴ２は第２
のサンプルデータに関するサンプル番号偶数／奇数デー
タＥ／Ｏに対応している。従って、上述と同様に、処理
スロット０のときにラッチ８９に入力データを取り込む
ことにより、該ラッチ８９に第２のサンプルデータを１
２ビットパラレルに取り込むことができる。

【００７５】ラッチ８８，８９にラッチされた第１のサ
ンプルデータＦＳＤと第２のサンプルデータＬＳＤは、
図１２に詳細例を示す補間部５３に入力される。図１２
において、減算器９２では第１のサンプルデータＦＳＤ
と第２のサンプルデータＬＳＤの差ＬＳＤ−ＦＳＤを求
める。乗算及び加算部９３では、この差ＬＳＤ−ＦＳＤ
にサンプルアドレスの小数部ＦＲＡを乗算し、その乗算
結果（ＬＳＤ−ＦＳＤ）ＦＲＡに第１のサンプルデータ
ＦＳＤを加算する。これにより、小数部ＦＲＡを補間パ
ラメータとする波形サンプル点間の１次補間演算「ＦＳ
Ｄ＋（ＬＳＤ−ＦＳＤ）ＦＲＡ」が実行される。

【００７６】もう少し詳しく説明すると、図７のシフト
レジスタ６１から出力される現サンプルアドレスの小数
部データＦＲＡと、図７の加算器６４から出力されるル
ープエンド処理用の小数部データＦＲＴとが図１２のセ
レクタ９４に入力される。セレクタ９４は図７のラッチ
ＬＡ４から出力されるオーバーフロー信号ＯＶによって
選択制御されるもので、オーバーフロー信号ＯＶが
“０”である通常時は、Ａ入力の現サンプルアドレスの
小数部データＦＲＡを選択する。セレクタ９４の出力は
遅延回路９５で２チャンネルスロット分の時間だけ遅延
される。これは、セレクタ９４から出力される小数部デ
ータのチャンネルタイミングを補間部５３におけるチャ
ンネルタイミングに合わせるためである。すなわち、ア
ドレス発生部５０におけるチャンネルタイミングに比べ
ると、順次送出部５１とサンプル再生部５２の処理によ
って２チャンネルスロット分の時間だけ遅れが生じてい
るからである。

【００７７】遅延回路９５から出力された８ビットパラ
レル構成の小数部データＦＲＡは、乗算及び加算部９３
内のシフトレジスタ９６に、タイミング信号Ｔ１により
処理スロット１のタイミングで、並列的に取り込まれ
る。そして、クロックパルスφに従って順次シリアルシ
フトされ、最下位ビットから順に１ビットずつ出力され
る。このシフト出力は処理スロット２から始まり、処理
スロット２〜９の間で全８ビットを送出し終える。この
シフトレジスタ９６の１ビット出力信号がゲート９７の
ゲートイネーブル信号となり、減算器９２の出力ＬＳＤ
−ＦＳＤの通過を制御する。このゲート９７は、２サン
プルデータ間のレベル差「ＬＳＤ−ＦＳＤ」に小数部デ
ータＦＲＡを乗算するためのシリアル乗算器に相当す
る。

【００７８】このゲート９７の出力すなわちシリアル乗
算による部分積データは、加算器９８、レジスタ９９、
１／２シフト回路１００及びゲート１０１からなる部分
積加算ループに入力される。最初に処理スロット２にお
いて最下位の重みの部分積データがゲート９７から加算
器９８に与えられるとき、ゲート１０１は、タイミング
信号Ｔ２の反転信号／Ｔ２によって不動作とされ、最下
位の重みの部分積データが加算器９８を通過してレジス
タ９９にストアされる。次の処理スロット３において下
位から２番目の重みの部分積データが加算器９８に与え
られるとき、レジスタ９９から出力される最下位の重み
の部分積データが１／２シフト回路１００で適正に（１
／２に）重みづけされ、ゲート１０１を介して加算器９
８に与えられる。こうして部分積同士が適正な重みで加
算され、その部分和がレジスタ９９にストアされる。こ
うして処理スロット２〜９の間で部分積同士を適正な重
みで累算し、最後の処理スロット９には、レジスタ９９
に（ＬＳＤ−ＦＳＤ）ＦＲＡの積がストアされる。

【００７９】次の処理スロット１０においてゲート１０
２がイネーブルされ、第１のサンプルデータＦＳＤを通
過させて加算器９８に入力する。このとき加算器９８で
は、レジスタ９９から出力される積（ＬＳＤ−ＦＳＤ）
ＦＲＡと第１のサンプルデータＦＳＤを加算し、補間演
算結果「ＦＳＤ＋（ＬＳＤ−ＦＳＤ）ＦＲＡ」を得る。
この補間演算結果「ＦＳＤ＋（ＬＳＤ−ＦＳＤ）ＦＲ
Ａ」は、タイミング信号Ｔ１０に応じてラッチ１０３に
取り込まれる。ラッチ１０３の出力が補間部５３の出力
波形サンプルデータとして乗算器５４（図５）に与えら
れる。以上は、通常時の補間処理であるが、ループエン
ドに達した場合は、セレクタ９４でループスタート処理
用の前記小数部データＦＲＴを選択する点が異なるだけ
であり、補間演算処理の手順は上述と同様である。すな
わち、ＦＲＡをＦＲＴに置き換えるだけであり、「ＦＳ
Ｄ＋（ＬＳＤ−ＦＳＤ）ＦＲＴ」なる補間演算が行われ
ることになる。

【００８０】ループエンド到達前後の補間処理の一例に
つき図１３を参照して説明する。現サンプルアドレスの
整数部ＩＮＴがループエンドアドレスの整数部ＬＥに一
致している場合、図１３の（ａ）に示すように、ループ
エンドアドレスの整数部ＬＥに対応するサンプルデータ
を第１のサンプルデータＦＳＤとし、該ループエンドア
ドレス整数部より１大きいサンプルアドレスＬＥ＋１に
対応するサンプルデータを第２のサンプルデータＬＳＤ
として、現サンプルアドレスの小数部ＦＲＡに従って補
間演算を行なう。

【００８１】そして、ＦＲＡ≧ＬＥＦが成立すると、す
なわち小数部を含む現サンプルアドレス（ＩＮＴ＋ＦＲ
Ａ）が小数部を含むループエンドアドレス（ＬＥ＋ＬＥ
Ｆ）に到達すると、前述のように現サンプルアドレスの
整数部がループスタートアドレスＬＳに切り換わる。ま
た、補間用の小数部データが、ループエンド到達時の小
数部の偏差データＦＲＡ−ＬＥＦ＝ＦＲＴに切り換わ
る。従って、ループエンドに達した直後から、図１３の
（ｂ）に示すように、第１のサンプルデータＦＳＤがル
ープスタートアドレスＬＳに対応するサンプルデータに
切り換わり、第２のサンプルデータＬＳＤがループスタ
ートアドレスＬＳの次のサンプル番号ＬＳ＋１に対応す
るサンプルデータに切り換わる。そして、両サンプルデ
ータ間を小数部の偏差データＦＲＡ−ＬＥＦ＝ＦＲＴに
応じて補間する。

【００８２】このように、ループエンドアドレスＬＥに
対応する第１のサンプルデータＦＳＤとその次のアドレ
スＬＥ＋１に対応する第２のサンプルデータＬＳＤの間
で波形サンプル補間を行なっている途中で、小数部を含
むループエンドに到達したことが検出されると、補間途
中であってもそれまでのループエンドアドレスをやめ、
第１のサンプルデータＦＳＤと第２のサンプルデータＬ
ＳＤをループスタートアドレスＬＳとその次のサンプル
番号ＬＳ＋１に対応するサンプルデータに切り換えて、
小数部偏差値ＦＲＴを補間開始値として、新たな補間を
開始する。従って、繰り返し読み出しの始まりはループ
スタートアドレスＬＳに対応するサンプルデータから始
まるのではなく、小数部偏差値ＦＲＴに応じてループス
タートアドレスＬＳに対応するサンプルデータを補間し
たサンプル値から始まることになる。なお、上記から理
解できるように、補間のために、ＲＯＭ１８にはループ
エンドアドレスＬＥの次のアドレスＬＥ＋１に対応する
サンプルデータをも記憶しておく必要があるのは言うま
でもない。

【００８３】この実施例において示された波形繰り返し
読み出し（ループ読み出し）技術における１つの特徴的
構成を要約すると次のようである。複数のアドレスにわ
たって波形データを記憶した記憶手段と、所定の開始ア
ドレスを指示する開始アドレス設定データと所定の終了
アドレスを指示する終了アドレス設定データとを設定す
るアドレス設定手段と、前記開始アドレス設定データに
対応する開始アドレスから前記終了アドレス設定データ
に対応する終了アドレスの範囲で前記記憶手段から波形
データを繰り返し読み出す読出し手段と、前記開始アド
レス設定データと終了アドレス設定データの少なくとも
一方が小数データを含む値であり、この小数データを含
むアドレス設定データに対応するアドレスから前記波形
データを読み出したとき、この小数データの値に応じて
該読み出した波形データを補間し、前記小数データを含
むアドレス設定データに対応する波形データを得る補間
手段とを具えた波形発生装置。

【００８４】上記のように要約してなる波形発生装置に
よれば、開始アドレス設定データと終了アドレス設定デ
ータの少なくとも一方が小数データを含む値であって
も、補間によって、該小数データを含むアドレス設定デ
ータに精度よく対応する波形データを得ることができ
る。そして、開始アドレス設定データと終了アドレス設
定データの少なくとも一方が小数データを含む値である
利点は、前述のように、繰り返し読出しの際の波形のつ
ながりのよい箇所を開始アドレス設定データと終了アド
レス設定データによって選定できる点である。

【００８５】なお、上記実施例では、メモリを共通利用
する複数のシステムの例として、音源部１４とＣＰＵ１
５が示されているが、これに限らず、他の楽音形成用若
しくは制御用のシステムであってもよい。その場合、３
以上あるいはもっと多数のシステムでメモリを共通利用
する場合は、最も効率のよいメモリアクセスが図れるよ
うに適切な優先利用基準を設定し、これに従って各シス
テムのメモリアクセス制御を行うようにしてよい。ま
た、複数のシステムで共通利用するメモリは、必ずしも
物理的に一体である必要はなく、上記実施例に示したＲ
ＯＭ１８とＲＡＭ１９のように、分離されていてもよ
く、要するにアドレスバスを共通使用するものであれば
よい。また、共通利用の対象とするメモリは、外部メモ
リに限らない。

【００８６】

【発明の効果】以上説明したとおり、この発明によれ
ば、通常は制御部をメモリにアクセス可能にして、音源
部から利用要求信号が与えられたとき、楽音形成用のデ
ータの読み出しに必要な時間だけ音源部をメモリにアク
セス可能にするようにしたので、メモリアクセス時間が
固定されず、フレキシブルにメモリアクセスが行えるよ
うになる。特に、動作制御データを利用する制御部（例
えばコンピュータを具備する）は、通常は優先的にメモ
リアクセス可能となっており、音源部が利用要求信号を
発生したときだけ、メモリアクセス権を音源部に譲るよ
うになっているため、平均的に見て、制御部によるメモ
リアクセス効率が格段によくなり、無駄のない効率的な
メモリアクセスができるようになる、という優れた効果
を奏する。加えて、利用要求信号を発生する第２のタイ
ミングよりも後であって読み出しデータを使用する第１
のタイミングよりも前の時点に第３のタイミングを設定
し、第２のタイミングから第３のタイミングまでの間
は、前記制御部が前記記憶手段にアクセスしていない場
合にのみ前記音源部を該記憶手段にアクセス可能にし、
第３のタイミングから前記第１のタイミングまでの間
は、前記音源部を前記記憶手段に優先的にアクセス可能
にしたことにより、音源部による余裕をもったメモリア
クセスを行いつつ、制御部によるメモリアクセス効率を
上げることができ、なおかつ音源部による必要最小限の
メモリアクセスを確実に確保することができる、という
優れた効果を奏する。

【００８７】また、音源部と制御部以外のシステムに適
用する場合も、所定の第１のシステムが優先的にメモリ
にアクセス可能となり、他のシステムは、要求があった
ときにメモリにアクセス可能となるので、所定の第１の
システムによるメモリアクセス効率が格段によくなり、
無駄のない効率的なメモリアクセスができるようにな
る、という優れた効果を奏する。加えて、前述と同様
に、第２のタイミングから第３のタイミングまでの間
は、第１のシステムが記憶手段にアクセスしていない場
合にのみ利用要求信号を発した第２のシステムを該記憶
手段にアクセス可能にし、第３のタイミングから第１の
タイミングまでの間は、該第２のシステムを記憶手段に
優先的にアクセス可能にし、その間は前記第１のシステ
ムが前記記憶手段にアクセスすることを不可としたこと
により、第２のシステムによる余裕をもったメモリアク
セスを行いつつ、第１のシステムによるメモリアクセス
効率を上げることができ、なおかつ第２のシステムによ
る必要最小限のメモリアクセスを確実に確保することが
できる、という優れた効果を奏する。

【図面の簡単な説明】

【図１】この発明の一実施例に係る電子楽器のハードウ
ェア構成図。

【図２】同実施例における主要な処理タイミングを示す
タイムチャート。

【図３】図１におけるアクセス制御部の詳細例を示すブ
ロック図。

【図４】図３の動作例を示すタイムチャート。

【図５】図１における音源部の詳細例を示すブロック
図。

【図６】図１における外部メモリＲＯＭにおける波形デ
ータの記憶フォーマットの一例を示す図。

【図７】図５におけるアドレス発生部の詳細例を示すブ
ロック図。

【図８】図７の動作制御例を示すタイムチャート。

【図９】波形繰り返し読み出しにおけるループスタート
位置とループエンド位置の設定例を説明する図。

【図１０】図５における順次送出部の詳細例を示すブロ
ック図。

【図１１】図５におけるサンプル再生部の詳細例を示す
ブロック図。

【図１２】図５における補間部の詳細例を示すブロック
図。

【図１３】ループエンド到達前後における補間処理の一
例を説明するための図。

【符号の説明】

１０…鍵盤、１１…パネルスイッチ部、１３…ＬＳＩ
部、１４…音源部、１５…ＣＰＵ、１７…外部メモリバ
ス、１８…ＲＯＭ（外部メモリ）、１９…ＲＡＭ（外部
メモリ）、２５…アクセス制御部、ＣＨＥＮ…音源利用
要求信号（チャンネルイネーブル信号）、５０…アドレ
ス発生部、５１…順次送出部、５２…サンプル再生部、
５３…補間部。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 楽音形成用のデータと動作制御用のデー
   タを記憶するための記憶手段と、 前記動作制御用のデータを読み出してこのデータに基づ
   き装置の動作を制御する制御部と、 前記楽音形成用のデータを読み出して所定の第１のタイ
   ミングでこのデータを使用して楽音信号を形成する音源
   部と、前記第１のタイミングよりも所定時間前の第２のタイミ
   ングで 前記音源部より利用要求信号を発生する要求信号
   発生手段と、 通常は前記制御部を前記記憶手段にアクセス可能にし、
   前記利用要求信号が与えられたとき、前記楽音形成用の
   データの読み出しに必要な時間だけ前記音源部を前記記
   憶手段にアクセス可能にするものであって、前記第１の
   タイミングよりも前であって前記第２のタイミングより
   も後の所定の第３のタイミングまでは、前記制御部が前
   記記憶手段にアクセスしていない場合にのみ前記音源部
   が該記憶手段にアクセス可能であり、該第３のタイミン
   グから前記第１のタイミングまでは、前記音源部を前記
   記憶手段に優先的にアクセス可能にするアクセス制御手
   段とを具備した電子楽器。
2. 【請求項２】 互いに独立に動作する少なくとも２つの
   楽音合成若しくは制御のためのシステムと、 各システムに対応して、該システムで利用するデータを
   記憶するための記憶手段と、 前記システムのうち所定の第１のシステムが前記記憶手
   段にアクセスしないとき、他のシステムが該記憶手段を
   利用可能であることを示す利用可能信号を発生する手段
   と、 前記システムのうち第２のシステムが所定の第１のタイ
   ミングで前記記憶手段のデータを使用したいとき、前記
   第１のタイミングよりも所定時間前の第２のタイミング
   で該第２のシステムから利用要求信号を発生する手段
   と、 前記利用可能信号が第１のシステムから与えられていな
   いとき前記第１のシステムを前記記憶手段にアクセス可
   能にし、前記利用可能信号が第１のシステムから与えら
   れたとき他のシステムを前記記憶手段にアクセス可能に
   し、前記利用可能信号が発生されていないときに前記利
   用要求信号が与えられたならば、前記第１のタイミング
   よりも前であって前記第２のタイミングよりも後の所定
   の第３のタイミングまでは、前記第１のシステムが前記
   記憶手段にアクセスしていない場合にのみ該利用要求信
   号を発した前記第２のシステムを該記憶手段にアクセス
   可能にし、該第３のタイミングから前記第１のタイミン
   グまでは、該第２のシステムを前記記憶手段に優先的に
   アクセス可能にし、その間は前記第１のシステムが前記
   記憶手段にアクセスすることを不可とするアクセス制御
   手段とを具備した電子楽器。
3. 【請求項３】 互いに独立に動作する少なくとも２つの
   楽音合成若しくは制御のためのシステムと、 各システムに対応して、該システムで利用するデータを
   記憶するための記憶手段と、前記システムのうち所定の第１のシステムとは別の第２
   のシステムが所定の第１のタイミングで 前記記憶手段の
   データを使用したいとき、前記第１のタイミングよりも
   所定時間前の第２のタイミングで該第２のシステムから
   利用要求信号を発生する手段と、通常は前記第１のシステムを前記記憶手段にアクセス可
   能にし、前記利用要求信号が与えられたとき、前記第１
   のタイミングよりも前であって前記第２のタイミングよ
   りも後の所定の第３のタイミングまでは、前記第１のシ
   ステムが前記記憶手段にアクセスしていない場合にのみ
   前記利用要求信号を発した前記第２のシステムを該記憶
   手段にアクセス可能にし、該第３のタイミングから前記
   第１のタイミングまでは、該第２のシステムを前記記憶
   手段に優先的にアクセス可能にし、その間は前記第１の
   システムが前記記憶手段にアクセスすることを不可とす
   る アクセス制御手段とを具備した電子楽器。
4. 【請求項４】 前記音源部は、複数の前記楽音形成用の
   データを読み出して前記第１のタイミングで該複数のデ
   ータを使用して楽音信号を形成するものであり、前記要
   求信号発生手段は、前記複数のデータの読み出しを要求
   して前記利用要求信号を発生するものであり、前記アク
   セス制御手段では、読み出し要求される前記データの数
   に応じて前記第３のタイミングを可変することを特徴と
   する請求項１に記載の電子楽器。
5. 【請求項５】 前記第２のシステムは、前記所定の第１
   のタイミングで前記記憶手段からの複数のデータを使用
   するために該複数のデータの読み出しを要求して前記利
   用要求信号を発生するものであり、前記アクセス制御手
   段では、読み出し要求される前記データの数に応じて前
   記第３のタイミングを可変することを特徴とする請求項
   ２又は３に記載の電子楽器。