KR100302030B1 - 음성정보처리장치 - Google Patents

Abstract

[구성]

CPU(1) 및 DSP(6)의 실행 싸이클이 각각 상이한 타이밍으로 설정되어 있는 음성 정보 처리 장치로서, CPU(1)와 지역 기억 장치(7) 사이에 FIFO(3)를 설치한다. 그리고, CPU(1)는 음원 ROM에서 판독한 음원 데이타를 상기 CPU(1)의 실행 싸이클로 FIFO(3)에 기록하고 DSP(6)는 FIFO(3)에 기록된 음원 데이타를 DSP(6)의 실행 싸이클로 판독하여 지역 기억 장치(7)에 기록, 판독해서 소정의 데이타 처리를 실시하여 스피커 장치(9)에 공급한다.

[효과]

CPU(1)-FIFO(3)간의 데이타 전송은 CPU(1)의 실행 싸이클로 행할 수 있고, FIFO(3)-지역 기억 장치(7)간의 데이타 전송은 DSP(6)의 실행 싸이클로 행할 수 있다. 이 때문에, CPU(1)는 독립적으로 데이타 전송을 행할 수 있고, 상기 CPU(1)에 고속 전송 가능한 것을 써서 음원 데이타의 고속 전송을 도모할 수 있다.

Description

음성 정보 처리 장치

제1도는 본 발명의 실시예에 관한 음성 정보 처리 장치의 블럭도.

제2도는 상기 실시예의 음성 정보 처리 장치에 설치되어 있는 CPU 및 DSP가 지역 기억 장치를 시분할적으로 공용하여 제어하기 위한 동기 회로의 블럭도.

제3(a)도 내지 제3(d)도는 동기 회로의 동작을 설명하기 위한 타임 챠트.

제4(a)도 내지 제4(g)도는 동기 회로의 동작을 설명하기 위한 타임 챠트.

제5도는 상기 실시예의 음성 정보 처리 장치에 설치되어 있는 DSP의 일부분을 도시하는 블럭도.

제6도는 상기 실시예의 음성 정보 처리 장치에 설치되어 있는 DSP의 다른 일부분을 도시하는 블럭도.

제7도는 상기 DSP에 설치되어 있는 래지스터 RAM 상의 각 제어 데이타의 맵을 도시하는 도면.

제8도는 상기 DSP에 설치되어 있는 레지스터 RAM 상의 각 제어 데이타의 맵을 도시하는 도면.

제9도는 샘플라 음원으로 나누어져 기억되어 있는 비음정 부분의 음원 데이타 및 음정 부분의 음원 데이타를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : CPU 2 : 주 기억 장치

3 : FIFO 4 : 버스 라인

5 : 절환 스위치 5a : 절환 스위치의 선택 단자

5b : 절환 스위치의 피 선택 단자 5c : 절환 스위치의 피 선택 단자

6 : DSP 7 : 지역 기억 장치

8 : 변환기 9 : 스피커 장치

[산업상의 이용분야]

본 발명은 음성 정보의 기록된 음원이 설치되어 있는 기기, 예컨대 전자 악기나 TV 게임기등에 설치하기에 매우 적합한 음성 정보 처리 장치에 관한 것이다.

[종래의 기술]

일반적으로 전자 악기나 TV 게임기등에 쓰이는 음원은 전압 제어형 발진기(VCO), 전압 제어형 증폭기(VCA), 전압 제어형 필터(VCF)등으로 이루어진 아날로그 음원과, PSG(프로그램 가능, 음성 발생기)나 파형 ROM 판독 타입등의 디지탈 음원으로 대별된다.

상기 디지탈 음원으로선 예컨대 특개소 62-264099호 공보, 또는 특개소 62-267798호 공보등에 생악기음등을 샘플링해서 디지탈 처리한 음원 데이타를 메모리등에 기억시켜서 사용하는 것과 같은 샘플링 음원이 개시되어 있다.

상기 샘플링 음원에는, 예컨대 소정의 피치(음정)의 음원 데이타만이 비선형 양자화등으로 압축 처리되어서 기억되어 있다. 또, 1개의 음원 데이타는 제9도에 도시하듯이 예컨대 피아노의 경우는 건반을 치고부터 해머가 현에 닿을때까지의 동작음등과 같은 각 악기 특유의 발음 초기의 신호 파형인 포먼트(formant)부분과, 이 포먼트 부분에 이어지는 기본 주기의 반복 파형중, 1주기분의 반복 부분으로 나뉘어 기억되고 있다. 그리고, 상기 음원 데이타의 판독시에는 우선, 상기 포먼트 부분이 판독되며, 계속해서 상기 반복 부분이 복수회 반복 판독되게 되어 있다.

상기 음원 데이타는 압축되고 있는 것 외에, 필요한 부분만(상기 포먼트 부분과 반복 부분) 추출되어 기억되기 때문에 적은 기억 영역에 많은 음원 데이타를 기억할 수 있다.

다음에, 이와같은 샘플라 음원이 데이타 처리를 행하는 일반적인 음성 정보 처리 장치로서 제10도에 도시하는 디지탈 신호 처리 장치(DSP)(101), 메모리(102), 중앙 연산 처리 장치(CUP)(103)로 이루어진 오디오 프로세싱 유니트(APU)(107)가 알려져 있다.

이 제10도에 있어서, 상기 APU(107)는 예컨대, 일반적인 퍼스널 컴퓨터 장치나 음성 정보 처리 장치와 디지탈 전자 악기, TV 게임 기기등에 설치되어 있는 호스트 컴퓨터(104)에 접속되어 있다.

상기 호스트 컴퓨터(104)에는, 예컨대 상술된 음원 데이타 및 제어 프로그램등이 기억된 ROM 카세트가 설치되어 있다. 이 ROM 카세트에 기억되어 있는 제어 프로그램은 CPU(103)에 의해 판독되며 이 CPU(103)내의 워킹 메모리(103a)에 기억된다.

상기 CPU(103)는, 상기 제어 프로그램에 의거해서 상기 ROM 카세트에서 음원 데이타를 판독하고, 이것을 DSP(101)을 거쳐서 메모리(102)에 일단 기억시키므로써 이 메모리(102)를 기록 제어한다. 또한, 상기 CPU(103)는 상기 제어 프로그램에 의거해서 DSP(101)를 제어한다. 상기 DSP(101)는 상기 CPU(103)의 제어에 따라서 상기 메모리(102)내에 기억된 데이타를 판독하고 이 음원 데이타에 예컨대 비트 신장 처리나 피치 변환 처리를 실시하고, 또한, 필요에 따라서 상기 반복 부분의 음원 데이타를 복수회 반복 판독하는 루핑 처리등을 실시하여 출력한다. 이와같은 각 처리가 실시된 음원 데이타는 D/A 변환기(105)에 의해서 아날로그화 되고 음성 신호로서 스피커 장치(106)에 공급된다. 이것으로, 상기 스피커 장치(106)를 거쳐서 상기 음원 데이타에 따른 음향 출력을 얻을 수 있다.

여기에서, 상기 CPU(103) 및 DSP(101)에서의, 상기 메모리(102)로의 액세스 타이밍은 예컨대 DSP(101)가 2회 액세스한 후에 CPU(103)가 1회 액세스하는 등과 같이 미리 결정되어 있다. 이 때문에 상기 메모리(102)의 음원 데이타의 일부의 재기록을 행하는 경우, 상기 CPU(103)는 상기 DSP(101)가 메모리 액세스를 행하고 있지 않은 동안에, 상기 ROM 카세트에서 음원 데이타를 판독하고, 이것을 기록하도록 상기 메모리(102)를 기록 제어한다. 이것으로 다음부터 이 재기록된 음원 데이타에 따른 음향 출력을 얻을 수 있다.

[발명이 해결하려는 과제]

그러나, 상술된 APU(107)을 사용한 음성 처리 장치는 상기 DSP(101) 및 CPU(103)에서 상기 메모리(102)를 공유하고 있으며, 상기 DSP(101) 및 CPU(103)의 메모리(102)로의 액세스 타이밍이 미리 결정되어 있기 때문에 상기 CPU(103)는 미리 결정된 타이밍으로 밖에 메모리를 액세스할 수 없으며, 고속 데이타 전송을 행할 수 없었다.

또한, 역으로 고속 데이타 전송을 행할 수 없기 때문에 고속 CPU를 쓸 수 없었다.

또한, 고속 데이타 전송을 행하기 위해서, 예컨대 게임 중단등으로 메모리 엑세스를 행하면, DSP(101)가 음성 데이타의 판독중이었던 경우, 그 음성 데이타의 판독을 중단시키게 되며, 연속된 음성 데이타의 출력이 중단된다는 불편이 생긴다.

본 발명은 상술된 과제를 감안하여 이루어진 것이며, CPU 및 DSP에서 메모리를 공유하고 있으며 메모리 액세스의 타이밍이 미리 결정되어 있어도 DSP의 동작을 중단시키지 않고 고속 데이타 전송을 행할 수 있는 음성 정보 처리 장치의 제공을 목적으로 한다.

[과제를 해결하기 위한 수단]

본 발명에 관한 음성 정보 처리 장치는 각각 상이한 실행 싸이클로 실행 동작을 행하는 제1실행 수단 및 제2실행 수단과, 음성 정보의 기록 및 판독이 행해지는 제1기억 수단을 가지며, 상기 제1실행 수단 및 제2실행 수단으로 상기 제1기억 수단을 공용해서 음성 정보의 처리를 행하는 음성 정보 처리 장치이며, 상기 제1실행 수단에서의 음성 정보 또는 상기 제1기억 수단에서 판독된 음성 정보가 기억되는 제2기억 수단을 가지며, 상기 제1실행 수단은 그 제1실행 수단의 실행 싸이클로 상기 제2기억 수단에 음성 정보의 기록 및 판독을 행하고, 상기 제2실행 수단은 상기 제1기억 수단을 액세스하지 않는 동안에 상기 제2기억 수단에 기록된 음성 정보를 판독하여 상기 제1기억 수단에 기록하고, 상기 제2실행 수단의 실행 싸이클로 상기 제1기억 수단에 기록된 음성 정보를 판독하여 상기 제2기억 수단에 기록하거나 외부로 출력하는 것을 특징으로 하여 상술된 과제를 해결한다.

또, 본 발명에 관한 음성 정보 처리 장치는, 상기 제2기억 수단에 음성 정보의 기록 및 판독을 행하는 직접 메모리 액세스 제어기를 갖는 것을 특징으로 하여 상술된 과제를 해결한다.

[작용]

본 발명에 관한 음성 정보 처리 장치는, 예컨대 중앙 연산 처리 장치(CPU)인 제1실행 수단 및 예컨대 디지탈 신호 처리 장치(DSP)인 제2실행 수단의 각 실행 싸이클이 예컨대 상기 DSP의 실행 싸이클이 2회에 대해서 상기 CPU의 실행 싸이클은 1회 비율로 되게 미리 정해져 있으며, 이 상이한 실행 싸이클로 음성 정보의 기록 및 판독이 행해지는 제1기억 수단을 상기 CPU 및 DSP에서 교대로 사용해서 음성 정보 처리를 행한다.

또, 상기 제1기억 수단의 전단에 제2의 기억 수단이 설치되어 있으며, 상기 제1기억 수단으로의 음성 정보의 기록을 상기 제2기억 수단을 거쳐서 행하고, 상기 제1기억 수단에서의 음성 정보의 판독을 상기 제2기억 수단을 거쳐서 행한다.

구체적으로, 상기 CPU는 예컨대 텔레비젼 게임 기기의 음원 ROM에서 음성 정보의 판독을 행하면 이 음성 정보가 일단 기억되게 상기 제2의 기억 수단을 기록 제어한다. 즉, 상기 제2의 기억 수단으로의 음성 정보의 기록은 CPU의 실행 싸이클로 행한다.

상기 제2기억 수단의 기억 영역에 소정량 이상의 음성 정보가 기억되면, 상기 DSP가 제1기억 수단을 액세스하고 있지 않을때(CPU의 실행 싸이클시 등)에 상기 제2기억 수단에 기억된 음성 정보를 판독하고 이 음성 정보가 제1기억 수단에 기억되도록 상기 제1기억 수단을 기록제어한다. 즉, 상기 제1기억 수단으로의 음성 정보의 기록은 DSP 실행 싸이클로 행한다.

또, 상기 DSP는 이 DSP의 실행 싸이클시에 상기 제1기억 수단에 기억된 음성 정보를 판독하고 이 판독한 음성 정보에 예컨대 비트 신장 처리나 피치 변환 처리등을 실시해서 출력한다. 이 비트 신장 처리등이 실시된 음성 정보는 스피커 장치등에 공급된다. 이것으로, 상기 스피커 장치를 거쳐서 상기 음성 정보에 따른 음향 출력이 얻어진다.

한편, 상기 CPU가 제1기억 수단에 기억된 음성 정보의 판독을 행하는 경우, 상기 CPU는 상기 DSP에 상기 제1기억 수단에 기억된 음성 정보의 색인을 요구한다. 이것으로, 상기 DSP는 이 DSP의 실행 싸이클시에 상기 제1기억 수단에서 음성 정보를 판독하고, 이것을 상기 제2기억 수단에 기록을 행한다. 즉, 이 경우에서 상기 제2기억 수단으로의 음성 정보의 기록은 상기 DSP 타이밍으로 행한다.

상기 제2기억 수단에 음성 정보의 기록이 행해지면, 상기 CPU는 상기 제2기억 수단에서 음성 정보의 판독으로 행한다. 즉, 이 경우에서의 제2기억 수단에서의 음성 정보의 판독은 CPU의 타이밍으로 행한다.

이와같이 CPU 및 DSP 실행 싸이클이 미리 결정되어 있으며 메모리(제1기억 수단)를 공용하는 구성으로 되어 있어도, 상기 제2기억 수단을 설치함으로서 CPU-제2기억 수단간의 음성 정보의 전송은 CPU의 타이밍으로 할 수 있기 때문에, 음성 정보의 전송 속도가 고속인 CPU를 쓸 수 있고 고속 전송을 가능하게 할 수 있다.

또, 제2기억 수단-제1기억 수단간의 음성 정보 전송은 DSP가 제1기억 수단을 액세스하지 않을때 행할 수 있다는 것외에, DSP의 타이밍으로 행할 수 있기 때문에 DSP의 정보 처리를 중단시키지 않고 음성 정보 전송을 행할 수 있고, 연속된 음성 정보의 출력이 중지되고 마는 못마땅함을 방지할 수 있다.

다음에 본 발명의 관한 음성 정보 처리 장치는 상기 제2기억 수단에 음성 정보의 기록 및 판독을 행하는 직접 메모리 액세스 제어기(DMAC)를 가지고 있다.

상기 DMAC는, 예컨대 음성 정보의 정송시로 되면 상기 CPU에 버스 라인의 사용허가를 요구하는 버스 요청(bus request)신호를 공급한다. 상기 CPU는 상기 버스 요청 신호가 공급되면, 그 시점에서 행하고 있는 동작을 구분하기 마땅한 시점에서 중단하고 버스 라인의 사용을 허가하는 버스 허용(bus acknowledge) 신호를 상기 DMAC에 공급한다. 상기 CPU에 의해 판독된 음성 정보를 상기 제2기억 수단에 전송하고, 또는 상기 제2기억 수단에 기억되어 있는 음성 정보를 판독해서 상기 CPU에 공급한다.

상기 CPU는 제어 프로그램을 따라서 음성 정보의 전송을 행하는데 이 DMAC는 정보 전송 전용으로 설계된 하드웨이기 때문에 CPU의 개재 없이 정보 전송을 가능하게 할 수 있고 상기 CPU보다 더욱 고속인 정보 전송을 가능하게 할 수 있다.

[실시예]

이하, 본 발명에 관한 음성 정보 처리 장치의 바람직한 실시예에 대해서 도면을 참조로 설명한다.

본 실시예에 관한 음성 정보 처리 장치는, 제1실행 수단이 중앙 연산 처리 장치(CPU 1)와 상기 (CPU 1)의 제어 프로그램이 기억되는 주 기억 장치(2)와 제2기억 수단인 FIFO(first in first out)(3)가 버스 라인(4)을 거쳐서 접속되어 있다.

상기 FIFO(3)는 절환 스위치(5)의 피 선택 단자(5a)에 접속되어 있으며, 이 절환 스위치(5)의 피 선택 단자(5c)는 디지탈 신호 처리 장치(DSP)(6)의 음원 데이타의 입력 단자에 접속되어 있다. 또, 상기 절환 스위치(5)의 선택 단자(5a)는 제1기억 수단인 지역 기억 장치(7)에 접속되어 있다.

상기 DSP(6)의 음원 데이타의 출력 단자는 D/A 변환기(8)의 입력단자에 접속되어 있으며 이 D/A 변환기(8)의 출력 단자는 스피커 장치(9)에 접속되어 있다.

상기 호스트 컴퓨터(10)의 음원 ROM에는 예컨대 피아노, 섹스폰, 심벌등의 여러가지 악기의 16비트의 음원 데이타가 4비트로 압축되어서 기록되어 있다. 또한, 예컨대 피아노등과 같이 비음정 성분(제9도에 도시하는 포먼트 부분)을 갖는 음원 데이타는 비음정 성분과 음정 성분(제9도에 도시하는 반복 부분)으로 나뉘어서 기록되어 있다. 상기 지역 기억 장치(7)는 예컨대 64kbyte의 기억 용량을 가지며, 1회의 메모리 액세스 시간은 330㎱이고, 음원 데이타 외에 CPU(1)의 프로그램도 기록하게 되어 있다. 이 지역 기억 장치(7)는 후에 설명하지만 상기 (CPU 1) 및 (DSP 6)에서 시분할 적으로 쓰인다.

다음에 이와같은 구성을 갖는 본 실시예에 관한 음성 정보 처리 장치의 동작 설명을 한다.

우선, 게임이 개시되면, 상기(CPU 1)는 호스트 컴퓨터 시스템(10)의 음원 ROM에서 음원 데이타 및 제어 프로그램을 판독하고, 이 제어 프로그램을 버스 라인(4)을 거쳐서 주 기억 장치(2)에 공급하고, 상기 음원 데이타 및 상기 제어 프로그램의 일부는 버스 라인(4)을 거쳐서 FIFO(3)에 공급한다. 이것에 의해서 상기 주 기억 장치(2)에는 제어 프로그램이 기억되며, FIFO(3)에는 음원 데이타 및 제어 프로그램의 일부가 일단 기억된다. DSP(6)는 FIFO(3)에 음원 데이타가 소정량 이상 축적되기 까지는 선택 단자(5a)에 의해 피 선택 단자(5c)가 선택되도록 절환 스위치(5)를 절환 제어하는데, 상기 FIFO(3)에 소정량 이상의 음원 데이타가 축적되면, 이 DSP(6)가 지역 기억 장치(7)를 액세스하고 있지 않을때, 상기 선택 단자(5a)로 피 선택 단자(5b)가 선택되도록 절환 스위치(5)를 절환 제어하는 동시에 FIFO(3)을 메모리 액세스한다. 이것으로 상기 FIFO(3)에 일단 기억된 음원 데이타는 앞서 기록된 음원 데이타로부터 차례로 판독되며 지역 기억 장치(7)에 공급되어 기억된다.

또, 상기 DSP(6)는 이 DSP(6)의 실행 싸이클시에 선택단자(5a)로 피 선택 단자(5c)가 선택되게 상기 절환 스위치(5)를 절환 제어하고 상기 지역 기억 장치(7)에 메모리 액세스를 행한다. 이것으로, 상기 지역 기억 장치(7)에 기록되어 있는 음원 데이타가 절환 스위치(5)를 거쳐서 DSP(6)에 공급된다.

즉, 상기 CPU(1)-FIFO(3)간의 데이타 전송은 CPU(1)의 전송 속도로 행할 수 있다. 이것으로 CPU(1)로서 음원 데이타의 전송 속도가 고속인 것을 쓸수 있고 고속 전송을 가능하게 할 수 있다.

또한, 상기 FIFO(3)-지역 기억 장치(7)간의 데이타 전송 및 지역 기억 장치(7)-DSP(6)간의 데이타 전송은 각각 DSP(6)의 전송 속도로 행할 수 있다는것 외에, 상기 FIFO(3)-지역 기억 장치(7)간의 음원 데이타의 전송도 및 DSP(6)가 지역 기억 장치(7)를 액세스하지 않을때 행해지기 때문에 DSP(6)의 데이타 처리를 중단시키지 않고 음원 데이타의 전송을 행할 수 있다. 이 때문에 연속된 음성의 출력이 중단되는 못마땅함을 방지할 수 있다.

다음에, 상기 CPU(1)는 예컨대 상기 지역 기억 장치(7)에 기억된 음원 데이타의 처리를 행하고 싶은 경우등에 상기 지역 기억 장치(7)에 기억된 음원 데이타의 판독을 행하도록 상기 DSP(6)를 제어한다. 이것으로, 상기 DSP(6)는 상기 선택 단자(5a)로 피 선택 단자(5b)를 선택하도록 상기 절환 스위치(5)를 절환 제어하는 동시에 이 DSP(6)가 지역 기억 장치(7)에 기억된 음원 데이타를 판독하고 있지 않은 동안에 지역 기억 장치(7)에서 음원 데이타를 판독하고, 이것을 FIFO(3)에 공급한다. 즉, 이 지역 기억 장치-FIFO(3)간의 데이타 전송은 DSP(6)의 전송 속도로 행할 수 있다.

상기 CPU(1)는 상기 FIFO(3)에 소정량 이상의 음원 데이타가 축적되면, 그 DSP(6)가 음원 ROM을 액세스하고 있지 않을 때 상기 FIFO(3)에서 음원 데이타를 판독하고, 소정의 데이타 처리를 실시한다. 즉, FIFO(3)-CPU(1)간의 데이타 전송은 CPU(1)의 전송 속도로 행할 수 있다. 이것으로, 지역 기억 장치(7)에서 CPU(1)로의 데이타 전송을 고속화 할수 있다. 이 때문에 지역 기억 장치(7)에 빈 영역을 형성할 수 있고, 이 빈 영역을 호스트 컴퓨터등의 데이타 저장(RAM 디스크)으로서 쓰는 것을 가능하게 할 수 있다. 여기에서 상기 CUP(1) 및 DSP(2)의 메모리 액세스는 예컨대 제2도에 도시하는 동기 회로에 의해 제어되어 있다.

상기 제2도에 도시하는 동기 회로에 있어서, 수정 발진자(71a)가 접속된 발진기(71)에서의 주파수 신호는 제1분주기(72) 및 제2분주기(73)에 각각 공급된다. 상기 제1의 분주기(72)는 상기 주파수 신호에 소정의 분주 처리를 실시하고, 제3(a)도에 도시하는 DSP 클럭을 형성하며 이것을 시분할 제어 회로(74) 및 DSP(6)의 클럭 입력 단자에 공급한다. 상기 시분한 제어 회로(74)는 상기 DSP 클럭의 8주기를 1주기로 해서 제3(d)도에 도시하는 상기 DSP 클럭의 4주기마다 하이 레벨과 로우 레벨을 반복하는 시분할 신호를 형성하고, 이것을 제1 내지 제3스위치(77 내지 79) 및 비교기(75)에 공급한다.

한편, 상기 제2분주기(73)의 분주비는 상기 제1분주기(72)의 4배의 분주비로 설정되어 있으며, 이 분주비로 상기 발진기(71)에서의 주파수 신호를 분주함으로서 상기 제1분주기(72)에서 출력되는 DSP 클럭의 1/4의 주파수를 갖는다. 제3(c)도에 도시하는 CPU 클럭을 형성하고, 이것을 AND 게이트(76)를 거쳐서 CPU(1)에 공급한다. 상기 CPU(1)는 상기 CPU 출력에 의거해서 제3(b)도에 도시한 시분할 신호에 동기해서 변화하는 제3(d)도에 도시하는 머쉰 싸이클 신호를 형성하고, 이것을 상기 비교기(75)에 공급한다.

상기 비교기(75)는 상기 시분할 제어 회로(74)에서의 시분할 제어 신호 및 상기 CPU(1)에서의 머쉰 싸이클 신호의 위상 비교를 행하고, 위상이 일치하고 있는 경우에는 하이레벨의 일치 검출 신호를 상기 AND 게이트(76)에 공급하나, 그 위상이 일치하고 있지 않은 경우는 로우 레벨의 일치 검출 신호를 상기 AND 게이트(76)에 공급한다. 상기 AND 게이트(76)는 상기 하이 레벨의 일치 검출 신호가 공급되고 있는 동안은 상기 제2 분주기(73)에서의 CPU 클럭을 CPU(1)의 클럭 입력 단자에 공급하나 상기 로우 레벨의 일치 검출 신호가 공급되면 상기 제2 분주기(73)에서의 클럭을 게이트한다. 이것으로, 상기 2개의 신호 위상이 일치하고 있지 않을 경우엔, 제3(c)도에 점선으로 도시하듯이 상기 CPU(1)에 공급될 것인 CPU 클럭이 상기 AND 게이트(76)에서 게이트 되어서 공급되게 않게 되며, 그 CPU(1)의 머쉰 싸이클은 반 싸이클 이동해서 정상 상태로 된다.

이와같이 해서, 상기 동기 회로는 예컨대 DSP(6)의 메모리 액세스가 2회에 대해서 CPU(1)의 메모리 액세스가 1회등 같이 제어한다.

구체적으로는 예컨대 상기 지역 기억 장치(7)의 1회의 액세스 시간은 약 330nsec, DSP(6)의 1회의 메모리 액세스 시간은 약 240nsec, CPU(1)의 1머쉰 싸이클은 약 1μsec, CPU(1)의 메모리 액세스 시간은 상기 1머쉰 싸이클중의 약 375nsec로 되어 있다.

예컨대, 상술된 동기 회로에 의해서 DSP(6)에 공급되는 DSP 클럭, CUP(1)에 공급되는 CPU 클럭 및 시분할 제어 회로(74)에서 출력되는 시분할 신호가 제4(a)도 내지 제4(c)도에 도시하듯이 정상 상태로 얻어지고 있다고 하면, 이때, CPU(1)의 각 메모리 액세스 기간 Mc은 제4(D)도에 도시하듯이 1머쉰 싸이클 S중의 전반에 설치된다. 그리고, 제4(F)도에 도시하듯이, 1머쉰 싸이클 S 전반에 DSP(6)의 2회의 메모리 액세스 기간 (MD 1), (MD 2)이 설정된다. 한편, 지역 기억 장치(7)의 1회에 액세스 시간을 약 330nsec이며, 제4(g)도에 도시하듯이 1머쉰 싸이클 S중에 3회의 액세스 MD 1, MD 2, MDC가 등간격으로 설정된다.

이와같이, DSP(6), CPU(1)와 지역 기억 장치(7)의 액세스 기간에 어긋남이 생기고 있다. 이 액세스 기간의 어긋남은 상기 제2도에 도시하는 시분할 제어 회로(74)에 의한 제1 내지 제3 스위치 (77 내지 79)의 절환 제어와 FIFO(3)를 거친 음원 데이타의 기록 및 판독으로 조정되게 되어 있다.

즉, 상기 시분할 제어 회로(74)는 제4(c)도에 도시하는 시분할 신호에 의거해서 제4(f)도에 도시하는 절환 제어 신호를 형성하고 이것을 제1 내지 제3 스위치(77 내지 79)에 공급한다. 이것으로 상기 제1 내지 제3 스위치(77 내지 79)는 제4(g)도에 도시하듯이 지역 기억 장치(7)의 1회째의 액세스 MD(1)과 2회째의 액세스 MD(2)와의 기간에 상기 제1 내지 제3 스위치(77 내지 79)는 각각 선택 단자(77c 내지 79c)로 피선택 단자(77a 내지 79a)를 선택되도록 절환 제어되어 3회째의 액세스 MC의 기간에, 선택 단자(77c 내지 79c)로 피 선택단자(77b 내지 79b)를 선택되도록 절환 제어 된다.

이것으로, DSP(6)의 1회째의 액세스 기간(MD 1) 및 2회째의 액세스 기간 (MD 2)에서 지역 기억 장치(7)의 각 버스 라인 (어드레스, 데이타, 콘트롤)의 음원 데이타가 상기 DSP(6)에 들여진다.

또한, CPU(1)의 액세스 기간 (MC)에서 상기 FIFO(3)에 기억된 각 버스 라인 (어드레스, 데이타, 콘트롤)의 음원 데이타가 상기 지역 기억 장치(7)에 공급된다.

이와같이, 본 실시예에 관한 음성 정보 처리 장치는 DSP(6)와 DSP(1)에서 시분할 적으로 1개의 지역 기억 장치(7)를 공용할 수 있게 되어 있다. 이 때문에 지역 기억 장치(7)의 사용 효율을 향상 시킬 수 있고, 기억 용량이 적으므로 염가인 지역 기억 장치(7)를 설치하는 것을 가능하게 할 수 있으며, 전체적인 제작 비용을 저렴하게 할 수 있다.

다음에, 상기 지역 기억 장치(7)에는 예컨대 0 내지 255의 번호가 붙여져 음원 데이타가 기억되며, 피아노등의 비음정 성분 (제9도에 도시하는 도면 포먼트 부분)을 갖는 음원 데이타는 이 비음정 성분과 음정 성분(제9도에 도시하는 반복부분)으로 상이한 번호가 붙여져서 기억된다. 그리고 음원 데이타는 상기 DSP(6)에서의 총 8개의 음원 선택 데이타 SRCa 내지 SRCh에 의해 판독된다. 이 8개의 음원 선택 데이타 SRCa 내지 SRCh에 의해서 판독된 음원 데이타는 각각 제1도에 도시하는 DSP(6)의 신호 처리부(20A 내지 20H)에 공급된다.

또한, 상기 비음정 성분과 음정 성분으로 나뉘어져서 상기 지역 기억 장치(7)에 기억된 음원 데이타가 판독된 경우엔 비음정 부분의 음원 데이타는 신호 처리부(20A)에 공급되며, 음정 성분의 음원 데이타는 다른 신호 처리부(20B 내지 20H)에 공급된다. 또, 상기 DSP(6)는 소프트웨어의 프로그램 제어로 상기 연산 처리를 행하게 되어 있는데, 설명의 편의상, 이것을 제5도 및 제6도에 도시하는 기능 블럭도를 써서 설명한다.

상기 DSP(6)는 상기 8개의 음원 데이타(보이스) A 내지 H를 각각 시분할로 연산 처리함으로서, 좌우의 2채널의 음성 데이타를 형성하여 출력한다. 구체적으로, 예컨대 상기 DSP(6)의 샘플링 주파수 fs는 44.1㎑로 설정되어 있으며, 1 샘플 주기 (1/fs)내에 8보이스 및 2채널로 합계 128 싸이클 (1 싸이클은 1.70nsec)의 연산 처리를 행한다.

즉, 상기 각 신호 처리부 (20A 내지 20H)에 공급된 음원 데이타는 각각 스위치(SIa 내지 SIh)에 공급된다. 상기 각 스위치 (SIa 내지 SIh)에는 해당 DSP(6)내에 설치되어 있는 레지스터 RAM에서 단자(31a 내지 31h)를 거쳐서 각 보이스의 발음의 개시(키온)를 지정하는 제어 데이타 KON, 또는 단자 (31a 내지 32h)를 거쳐서 각 보이스의 발음의 정지(키오프)를 지정하는 제어 데이타 KOF가 공급되고 있으며 이것에 의해 각각 온오프 제어되어 있다.

상기 각 제어 데이타는 각각 데이타(D0 내지 D7)의 총 8비트로 형성되어 있으며, 이 각 데이타(D0 내지 D7)가 각 보이스 A 내지 H의 키온, 키오프에 각각 대응하게 되어 있다. 또, 이 각 제어 데이타는 각각 다른 레지스터에 기록되게 되어 있다.

이것으로, 사용자(예컨대 음악 소프트 제작자)는 키온, 키오프하려는 보이스만에 플래그 “1”을 설정하면 된다. 이때문에 개개의 음부마다 변경하지 않는 비트를 일단 버퍼 레지스터에 기록하는 프로그램을 제작하는 성가신 작업을 생략할 수 있다.

상기 각 스위치 (SIa 내지 SIh)를 거친 음원 데이타는 각각 각 신호 처리부 (20A 내지 20H)에 설치되어 있는 데이타 신장 회로(21)에 공급된다. 상술한 바와 같이 상기 음원 데이타는 16비트에서 4비트로 압축되어서 음원 ROM에 기억되어 있기 때문에, 상기 데이타 신장 회로(21)는 상기 4비트로 압축되어 있는 음원 데이타에 신장 처리를 실시하고, 16비트의 음원 데이타를 재생하고 이것을 버퍼 RAM(22)을 거쳐서 피치 변환 회로(23)에 공급한다.

상기 피치 변환 회로(23)에는 단자(33a) 및 제어 회로(24)를 거쳐서 상기 레지스터 RAM에서 연산 파라미터등의 피치 제어 데이타 P(H), P(L)가 공급되고 있으며, 이 피치 제어 데이타 P(H), P(L)에 의거해서 전후 4샘플의 음원 데이타를 보간 연산 (오버 샘플링 처리)을 행하고, 입력된 음원 데이타와 동일한 샘플링 주파수 fs로 피치 변환을 행한다.

또한, 상기 제어 데이타 P(L)의 하위 비트를 0으로 하면 보간 데이타가 불균일하게 솎음 처리되는 못마땅함을 방지할 수 있다. 이 때문에, 피치의 세밀한 요동의 발생을 방지할 수 있으며, 고 품질의 재생음을 얻을 수 있다.

스위치(S2a)는 단자(35a)를 거쳐서 상기 레지스터 RAM에서 공급되는 제어 데이타 FMON(FM은)에 의해서 온오프 제어되게 되어 있다. 상기 제어 데이타 FMON에 의해 상기 스위치(2a)가 온 제어되면, 단자(34a)를 거쳐서 예컨대 보이스 H와 같은 다른 보이스의 음원 데이타가 상기 제어 회로(24)에 공급된다. 상기 제어 회로(24)는 상기 다른 보이스의 음원 데이타가 공급되면, 이 음원 데이타를 상기 피치 제어 데이타 P(H), P(L)에 대입하고 이것을 피치 변환 회로(23)에 공급한다.

이것으로 상기 피치 변환 회로(23)에 있어서 보이스 A의 음원 데이타가 주파수 변조 (FM 변조)되어, 예컨대 변조신호가 수 헤르쯔의 초저주파수의 경우는 피 변조 신호에 비브라트가 걸리며 가청 주타수의 변조 신호의 경우에는 변조신호의 재생음의 음색을 변화시킬 수 있다. 따라서, 특별히 변조 전용의 음원을 설치할 필요가 없고 샘플라 방식으로 FM 음원을 얻을 수 있다.

또한, 상기 제어 데이타 FMON는 상기 제어 KON와 마찬가지로 8비트의 레지스터에 기록되고 각 비트의 데이타 D0 내지 D7가 보이스 A 내지 H에 각각 대응하게 되어 있다.

다음에 상기 피치 변화 회로(23)를 거친 음원 데이타는 승산기(26)에 공급된다. 이 승산기(26)에는 단자(36a), 제어회로(27) 및 스위치(S3a)를 거쳐서 상기 레지스터 RAM에서의 엔벨 로프의 제어를 행하기 위한 제어 데이타 ENV가 또는, 단자 (37a), 제어 회로(28) 및 스위치(S3a)를 거쳐서 ADSR 제어를 행하기 위한 제어 데이타 ADSR가 공급되어 있다.

상기 스위치(S3a)는 상기 제어 데이타 ADSR의 최상위 비트에 의해 절환 제어되게 되어 있으며, 상기 제어 데이타 ADSR의 최상위 비트가 (MSB)가 “1”인 경우, 상기 제어 회로(28)에서의 제어 데이타 ADSR를 선택하게 절환 제어되며 (ADSR 모드), 상기 제어 데이타 ADSR의 MSB가 “0”인 경우, 상기 제어 회로(27)에서의 제어 데이타 ENV를 선택하게 절환 제어 된다 (ENV 모드).

상기 승산기(26)는 상기 제어 데이타 ENV가 공급된 경우, 상기 피치 변환 회로(23)에서의 음원 데이타에 페이딩등의 엔벨 로우프 제어를 실시한다. 이 엔벨 로우프의 제어는 제어 데이타 ENV의 상위 3비트에 의해 직접 지정, 직선 페이딩, 절선 페이딩, 직선 페이드 아웃, 지수 페이드 아웃의 5모드를 선택할 수 있다. 이 각 모드의 초기값엔 현재의 파고치가 채용된다.

또, 상기 승산기(26)는 상기 제어 데이타 ADSR가 공급된 경우, 예컨대 드럼, 피아노등은 전 발음 기간이 어택크, 디케이, 서스테인 및 릴리즈의 4구간으로 나뉘며, 각 구간에서 신호의 진폭(레벨)이 특유의 변화 상태를 나타내기 때문에, 이것에 대응하는 각 보이스의 음원 데이타의 레벨을 마찬가지로 변화시키는 제어를 상기 피치 변환 회로(22)에서의 음원 데이타에 실시한다.

구체적으로 말해, 신호 레벨은 어택크 구간에서만 직선적으로 상승시키고 디케이, 서스팅 및 릴리즈의 3구간에선 지수적으로 하강시키는 제어로 된다. 페이드 인, 페이드 아웃의 시간 길이는 상기 제어 데이타 ENV의 상위 5비트로 지정되는 파라미터값에 따른 각 모드마다 적당히 설정된다.

마찬가지로, 어택크, 서스테인의 시간 길이는 제어 데이타 ADSR(2)의 상위 및 하위의 각 4비트로 지정되는 파라미터 값에 따라서 설정되며, 서스테인 레벨과, 디케이 및 릴리즈의 시간 길이는, 제어 데이타 ADSR(1)의 각 2비트로 지정되는 파라미터 값에 따라서 설정된다.

또한, DSP(6)에 있어선, 연산 회소를 줄이기 위해서 상기 ADSR 모드시에 어택 구간에서만 신호 레벨을 직선적으로 상승시키게 했는데 이 ADSR 모드를 ENV 모드로 절환, 어택 구간을 적선 페이드 인으로 하고 디케이 서스팅 및 릴리즈의 3구간은 지수 페이드 아웃으로 함으로서 자연스러운 ADSR 제어를 수동으로 행할 수 있다.

또, 승산기(26)에서의 출력되는 음원 데이타를 단자(41a)를 거쳐서 상기 레지스터 RAM에 공급하는 동시에 상기 제어 데이타 ENV를 단자(42a)를 거쳐서 상기 레지스터 RAM에 공급하고 샘플 주기마다 재기록을 행하는 것에 의해서, 예컨대 같은 악기의 음원 데이타에서 각각 피치가 크게 다른 임의의 엔벨로프 특성의 음성 신호를 얻을 수 있다.

또, 효과음으로서 노이즈를 사용하는 경우, 도시되지 않은 예컨대 M계열의 노이즈 발생기에서의 노이즈 데이타가 상기 피치 변환기(23)에서의 음원 데이타 대신에 상기 승산기(26)에 공급되게 되어 있다.

또, 제5도에 파선으로 도시하듯이 신호 처리부(20A)의 단자(41a)의 클럭을 신호 처리부(20B)의 단자(36b)에 공급할 수 있다.

상기 승산기(26)에서 출력되는 음원 데이타는 제2, 제3 승산기(29I, 29r)에 각각 공급된다. 상기 제2 승산기(29I)에는 상기 레지스터 RAM에서 단자(38a)를 거쳐서 좌채널의 음량을 제어하기 위한 좌음량 제어 데이타 LVL가 공급되어 있으며 상기 제3 승산기(29r)에는 상기 레지스터 RAM에서 단자(39a)를 거쳐서 우채널의 음량을 제어하기 위한 우음량 제어 데이타 RVL가 공급되어 있다.

상기 제2 승산기(29I)는 상기 음원 데이타와 상기 좌음량 제어 데이타(LVL)를 승산 처리함으로서, 소정의 음량 레벨을 갖는 좌채널용의 음원 데이타를 형성하고 이것을 단자(TLa)를 거쳐서 출력한다. 또, 상기 제3 승산기(29r)는 상기 음원 데이타와 상기 우음량 제어 데이타(RVL)를 승산 처리함으로서 소정의 음량 레벨을 갖는 우채널용의 음원 데이타를 형성하고, 이것을 단자(TRa)를 거쳐서 출력한다.

또한, 상기 레지스터 RAM상의 각 제어 데이타의 맵을 제7, 제8도에 도시한다.

이와같이 해서 상기 각 신호 처리부(20A 내지 20H)에서 각각 형성된 상기 좌채널용의 음원 데이타는 제6도에 도시하는 단자(TLa 내지 TLh)를 거쳐서 좌채널용의 신호 처리부(50L)에 공급되며 상기 우채널용의 음원 데이타는 단자(TRa 내지 TRh)를 거쳐서 우채널용의 신호 처리부(50R)에 공급된다.

상기 좌채널용의 신호 처리부(50L)에서, 상기 각 단자(TRa 내지 TRh)를 거쳐서 공급되는 각 음원 데이타는 각각 주가산기(51ml)에 공급되는 동시에 스위치 (S4a 내지 S4h)를 거쳐서 부가산기(51el)에 공급된다.

또, 상기 우 채널용의 신호 처리부(50R)에 있어서, 상기 각 단자(TRa 내지 TRh)를 거쳐서 공급되는 각 음원 데이타는 각각 주가산기(51mr)에 공급되는 동시에 스위치 (S5a 내지 S5h)를 거쳐서 부가산기(51er)로 공급된다.

상기 주가산기(51ml, 51mr)는 상기 각 단자(TLa 내지 TLh), 각 단자(TLa 내지 TRh)를 거쳐서 공급되는 각 음원 데이타를 각각 가산 처리하고, 이것을 승산기(52)에 공급한다.

상기 승산기(52)에는 상기 레지스터(RAM)에서 단자(62)를 거쳐서 주음량을 제어하기 위한 제어 데이타(MVL)가 공급되어 있다. 상기 승산기(52)는 상기 음원 데이타에 제어 데이타(MVL)를 승산 처리함으로서 그 음원 데이타의 주음량을 제어하고, 이것을 가산기(53)에 공급한다.

상기 각 신호 처리부(50L, 50R)의 스위치(S4a 내지 S4b), 스위치(S5a 내지 S5h)에는 상기 레지스터 RAM에서 단자(61a 내지 61h)를 거쳐서, 에코(잔향음)를 부가하기 위한 제어 데이타(FONa 내지 EONh)가 각각 공급되게 되어 있으며, 이 제어 데이타(EONa-EONh)로 에코를 가해야 할 보이스가 선택되게 되어 있다.

또한, 보이스 A의 신호 처리부(20A)에서 상기 비음정 성분의 신호 처리를 행하고 있을 때는 상기 스위치(S4a) 및 스위치(S5a)는 오프 상태로 제어되며, 비음정 성분에는 에코가 부가되지 않게 제어된다.

또한, 상기 제어 데이타 EON는 제8도에 도시하듯이 8비트의 레지스터에 기록되게 되어 있다.

상기 부가산기(51el, 51er)는 각각 상기 스위치(S4a 내지 S4h), 스위치(S5a 내지 S5h)를 거쳐서 공급되는 음원 데이타를 가산 처리하고, 이것을 가산기(54)를 거쳐서 각 채널용 에코 제어부(14El), (14Er)에 공급한다.

상기 에코 제어부(14El, Er)에는 단자(64)를 거쳐서 공급되는 에코량을 제어하기 위한 제어 데이타 EDL(에코 딜레이) 및 에코를 거는 음원 데이타를 나타내는 제어 데이타 ESA(에코 스타트 어드레스)가 공급되어 있다. 상기 에코 제어부(14El, Er)는 상기 제어 데이타 EDL, 제어 데이타 ESA에 의거해서 상기 부 가산기(51el, 51er)에서의 음원 데이타에 예컨대 255msec의 범위에서 좌우 채널의 에코량이 같아지게 에코를 부가하고 이것을 버퍼 RAM(55)을 거쳐서 예컨대 유한 임펄스 응답(FIR) 필터(56)와 같은 디지탈 저역 필터에 공급한다.

상기 FIR 필터(56)에는 상기 레지스터 RAM에서 단자(66)를 거쳐서 부호 부착의 8비트의 계수(C0 내지 C7)가 공급되어 있으며, 이 계수(C0 내지 C7)에 의해서 청감상, 자연스러운 에코음이 얻어지게 필터 특성이 가변 제어되게 되어 있다. 이 FIR 필터(56)를 거친 음원 데이타는 승산기(57) 및 승산기(58)에 공급된다.

상기 승산기(57)에는 상기 레지스터 RAM에서 단자(67)를 거쳐서 제어 데이타 EFB(에코 피이드 백)가 공급되어 있다. 상기 승산기(57)는 상기 FIR 필터(56)를 거친 음원 데이타에 상기 제어 데이타 EFB를 승산 처리하고, 상기 가산기(54)에 공급한다. 상기 가산기(54)는 상기 부가산기(51el), (51er)에서의 음원 데이타와 상기 승산기(57)에서의 음원 데이타를 가산 처리하고, 이것을 상기 각 에코 제어부(14El), (14Er)에 공급한다.

상기 승산기(58)에는 상기 레지스터 RAM 에서의 단자(68)를 거쳐서 에코 음량을 제어하기 위한 제어 데이타 EVL가 공급되어 있다. 상기 승산기(58)는 상기 FIR 필터(56)에서의 음원 데이타에 상기 제어 데이타 EVL을 승산 처리함으로서, 음원 데이타의 에코 음량을 조정하고, 이것을 상기 가산기(53)에 공급한다.

상기 가산기(53)는 상기 주가산기(51ml, 51mr)에서의 음원 데이타와 상기 승산기(58)에서의 음원 데이타를 가산 처리함으로서, 그 주가산기(51ml, 51mr)에서의 음원 데이타에 에코를 부가하고, 이것들을 오버 샘플링 필터(59)를 거쳐서 각각 좌채널용 음원 데이타 출력 단자 Lout 및 우채널용 음원 데이타 출력 단자 Rout를 거쳐서 출력한다.

상기 각 출력 단자 Lout, Rout를 거쳐서 DSP(6)에서 출력된 음원 데이타는 제1도에 도시하는 D/A 변환기(8)에 공급된다. 상기 D/A 변환기(8)는 상기 음원 데이타를 아날로그화 함으로서 음성 신호를 형성하고, 이것을 스피커 장치(9)에 공급한다. 이것으로, 상기 스피커 장치(9)를 거쳐서 상기 음원 데이타에 따른 음성이 발음된다.

상기 주음량을 제어하기 위한 제어 데이타 MVL 및 에코 음량을 제어하기 위한 제어 데이타 EVL는 어느것이나 부호 없는 8비트의 데이타이며 서로 독립적이고 좌우의 채널에 대해서도 각각 독립이다. 이 때문에, 주음성 신호 및 에코 신호를 각각 독립적으로 레벨 제어할 수 있으며, 상기 스피커 장치(9)에서 발음되는 음성을 현장감이 풍부한 것으로 할 수 있다.

또한 상술된 실시예의 설명에선 호스트 컴퓨터 시스템(10)의 음원 ROM에서 판독한 음원 데이타를 (CPU)가 (FIFO 3)에 기록토록 했는데, 이것은 제1도에 점선으로 도시하듯이 직접 메모리 액세스 제어기(DMAC)(10)을 두고, 상기 음원 ROM에서 판독한 음원 데이타를 이 DMAC(10)에 의해 상기 FIFO(3)에 전송케해도 좋다.

상기 DMAC(10)는 데이타 전송 전용으로 설계된 하드웨어이므로, 상기 (CPU 1)의 개재 없이 상기 음원 데이타의 전송을 가능하게 할 수 있고, 상기 (CPU 1)보다 더욱 고속으로 데이타 전송으로 행할 수 있다.

끝으로, 상술된 실시예의 설명에선 예컨대 상기 지역 기억 장치(7)의 기억 용량은 64Kbyte이며, 1회의 메모리 액세스 시간은 330ns인 등같이 구체적 수치를 썼는데 이것은 한 예이다. 따라서, 본 발명에 관한 음성 정보 처리 장치는 이 실시예에서 사용한 수치에는 일체 한정되는 일 없고 해당 발명의 기술적 사상을 벗어나지 않는 범위에서 여러가지 변경이 가능하다는 것은 물론이다.

[발명의 효과]

본 발명에 관한 음성 정보 처리 장치는 제1 실행 수단 및 제2 기억 수단간의 음성 정보의 전송을 제1 실행 수단의 타이밍으로 행할 수 있기 때문에 상기 제1 실행 수단으로서 음성 정보의 전송 속도가 고속인 것을 쓸 수 있고, 고속 전송 가능하게 할 수 있다.

또, 제2 기억 수단-제1 기억 수단간의 음성 정보의 전송은 제2 실행 수단을 액세스하지 않을 때 행해지는 것 외에, 제2 실행 수단의 타이밍으로 행할 수 있기 때문에 제2 실행 수단의 정보 처리를 중단시키지 않고 음성 정보 전송을 행할 수 있으며 연속된 음성의 출력이 중지되는 못마땅함을 방지할 수 있다.

또한, 본 발명에 관한 음성 정보 처리 장치는 정보 전송 전용으로 설계된 하드웨어인 직접 메모리 액세스 제어기(DMAC)를 설치함으로서 CPU의 개재없이 정보 전송을 가능하게 할 수 있고 상기 CPU보다 더욱 고속인 정보 전송을 가능하게 할 수 있다.

그리고, 본 발명에 관한 음성 정보 처리 장치는 이와 같이 음성 정보의 고속 전송을 가능하게 할 수 있기 때문에 상기 제1 실행 수단-제1 기억 수단간에서 음성 정보의 고속 전송을 가능하게 할 수 있으며, 제1 기억 수단에 빈 영역을 형성할 수 있다. 이 때문에, 제1 기억 수단에 형성되는 빈 영역을 호스트 컴퓨터등의 데이타 저장 (RAM 리스트)으로서 사용하는 것을 가능하게 할 수 있다.

Claims (2)

1. 각각 상이한 실행 싸이클로 실행 동작을 행하는 제1 실행 수단 및 제2 실행 수단과, 음성 정보의 기록 및 판독이 행해지는 제1 기억 수단을 가지며, 상기 제1 실행 수단 및 제2 실행 수단으로 상기 제1 기억 수단을 공용(共用)하여 음성 정보의 처리를 행하는 음성 정보 처리 장치로서, 상기 제1 실행 수단으로부터의 음성 정보 또는 상기 제1 기억 수단으로부터 판독된 음성 정보가 기억되는 제2 기억 수단을 가지며, 상기 제1 실행 수단은, 이 제1 실행 수단의 실행 싸이클로 상기 제2 기억 수단에 음성 정보의 기록 및 판독을 행하고, 상기 제2 실행 수단은 상기 제1 기억 수단을 액세스하지 않는 동안에, 상기 제2 기억 수단에 기록된 음성 정보를 판독하여 상기 제1 기억 수단에 기록하고, 상기 제2 실행 수단의 실행 싸이클로 상기 제1 기억 수단에 기록된 음성 정보를 판독하여 상기 제2 기억 수단에 기록하거나 외부로 출력하는 것을 특징으로 하는 음성 정보 처리 장치.
2. 제1항에 있어서, 상기 제2 기억 수단에 음성 정보의 기록 및 판독을 행하는 직접 메모리 액세스 제어기를 갖는 것을 특징으로 하는 음성 정보 처리 장치.