CN1118764C - 语音信息处理器 - Google Patents

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Abstract

一种语音信息处理装置，包括在各自执行期运作的第一和第二执行装置，及读和写语音信息的第一存储器。第一和第二执行装置共同使用第一存储器处理语音信息。执行装置还包括第二存储器，用于存储从第一执行装置来的或从第一存储器读出的语音信息。第一执行装置在其执行周期内记录或读出第二存储器的语音信息。第二执行装置在其执行周期期间存取第一存储器以向外输出语音信息。

Description

语音信息处理器
本发明涉及一种宜于应用在电子乐器或电视游戏装置中的语音信息处理器。
用于电子乐器或电视游戏机中的声源通常可粗略地分为模拟声源，其包括一电压控制振荡器(VCO)，一电压控制放大器(VCA)，一电压控制滤波器(VCF)等等；数字声源，例如可编程发声器(PSG)或一锯齿波读出型ROM。
作为数字声源的一个例子，日本专利(公开)申请第62-264099(1987)号或日本专利申请(公开)第62-267798(1987)号公开了一种采样声源，其中，从真实乐器的声音中取样并经数字化处理后的声源数据被存储在一存储器中作为声源使用。
上述声源(采样声源)只存储压缩后的(例如，被非线性量化)预置音调(音程)的声源数据。每一声源数据按两部分储存，即一共振峰部分(FR)和一在共振峰后的基本周期的多个重复波形的一周期部分(LP)，如图9所示。共振峰部分是每一乐器特有的发音的起始阶段的一个信号波形，例如，对于钢琴来说从键盘上的琴键被敲出起至音锤击打琴弦止产生的声音。在读出声源数据期间，共振峰部分首先被读出，而一周期部分则被多次读出。
由于上述声源数据被压缩，只有要求的部分，即上述共振峰部分和一周期重复部分被抽出和储存，大量的声源数据可以存储在一较小的存储空间。
作为处理采样声源数据的一般的语音信息处理器，有一种公知的音频处理装置(APU)107，它包括一数字信号处理装置(DSP)101，一存储器102和一中央处理器(CPU)103，如图10所示。
在该图中，APU107连接到设置在通常的个人计算机、数字电声乐器或电视游戏机的主机104上。
主机104包括一存贮了上述声源数据、控制程序等等的一ROM盒。存储在ROM盒中的控制程序由CPU103读出，以便能存储在置于其内的工作存储器103a中。
CPU103将声源数据从ROM盒中读出，通过DSP101瞬时存储到存储器102内，这一过程是基于上述控制程序，通过对存储器102的写控制完成的。CPU103也根据控制程序对DSP101进行控制。DSP101使在存储器102中的声源数据在CPU103的控制下读出，并处理读出的声源数据，例如拍延长或变音调。DPS101也用循环程序多次读出声源数据的重复部分来处理声源数据。这样处理之后由DSP101输出的声源数据馈入一D/A转换器105，然后转换成模拟声音信号，输入扬声器装置106。这样，相应于语言数据的声音输出通过扬声器106而产生。
CPU103和DSP101对存储器102的存取时间是预置的，DSP101存取存储器二次后，CPU103对存储器102存取一次。因此，在部分地重写存储器102的声源数据时，CPU103控制102存储器的写入，为的是在DSP101不存取存储器期间，CPU从ROM盒中读出声源数据并把数据写入存储器102内。这能使相应于重写的声源数据的声音输出从下一时刻起持续产生。本申请代理人已经递交了相关的申请：欧洲专利申请EP0543667号及相应的美国专利申请(待审查)。
但是，由于上述语音信息处理器使用APU107，存储器102是由DSP101和CPU103共同使用的，而DSP101和CPU103对存储器102的存取时间是预置的，从而使CPU103只能在预置时间对存储器存取，因而无法进行高速数据传输。
反之，由于不能获得高速数据传输，高速CPU也无法使用。
假如存储器的存取是通过中断进行的，例如为获得高速数据传输，当语音数据正在被DSP101读出时，就不得不中断语音数据输出，这导致语音数据的输出不能连续进。
根据本技术领域中上述的状况，本发明的一个目的是提供一种语音信息处理器，其中，既使由CPU和DSP共同使用存储器，并且存储器的存取时间是预置的，仍可获得高速数据传输而不用中断DSP运行。
一方面，本发明提供一种处理语音信息的装置，其包括用于在各自不同的执行期运行操作的第一执行装置和第二执行装置，和用于读写语音信息的第一存储装置。第一执行装置和第二执行装置共同使用第一存储装置处理语音信息。该处理装置还包括第二存储装置，用于存储从第一执行装置来的语音信息或从第一存储装置读出的语音信息。第一执行装置在第一执行装置的执行周期为第二存储装置记录语音信息或从第二存储装置读出语音信息。第二执行装置在第二执行装置执行周期之间对第一存储装置存取以向外输出语音信息。在第一存储装置不存取的时间，记录在第二存储装置中的语音信息被从其中读出并被记录在第一存储装置中，或者记录在第一存储装置中的语音信息被从中读出并被记录在第二存储装置中。
另一方面，本发明提供的上述处理装置还包括一直接存储存取控制器，用于对第二存储装置记录语音信息或从第二存储装置中再生语音信息。
按照本发明的语音信息处理装置，第一执行装置，例如一中央处理器CPU，和第二执行装置，例如一数字信号处理器，的执行周期是预置的，以使DSP的两个执行周期对着CPU的一个执行周期进行，并且记录和读出语音信息的第一存储装置交替地被CPU和DSP在这些不同的执行周期使用，以处理语音信息。
第二存储装置优先于第一存储装置，通过前者语音信息被写进或者从第一存储装置中读出。
具体地说，CPU，把语音信息从例如一个电视游戏装置的声源ROM中读出，控制对第二存储装置的写入，以使语音信息瞬时存储进去。也就是说，把语音信息记录入第二存储装置是在CPU的执行周期之间进行的。
如果多于预置量的语音信息被存储在第二存储装置的存储空间内，DSP在DSP不对第一存储装置存取的期间，例如在CPU的执行周期之间读出存储在第二存储装置中的语言信息，并且控制对第一存储装置的写入，从而使这样读出的语音信息能被写入第一存储装置内。也就是说，将语音信息记录在第一存储装置中是在DSP的执行周期进行的。
在其执行周期之间，DSP读出存储于第一存储装置中的语音信息，并用例如拍延长或变音调处理这样读出的语音信息。DSP的输出，即以拍延长等处理的语音信息，被送至一扬声器装置或类似装置。扬声器装置产生相应于语音信息的声音输出。
在读出存储于第一存储装置的语音信息时，CPU要求DSP读出存储于第一存储装置里的语音信息。这使得从第一存储装置读出语音信息是在DSP的执行周期，以便于被记录在第一存储装置中。也就是说，这种情形时语音信息写入第二存储装置中是在DSP时限进行的。
当语音信息已经记录在第二存储装置中时，CPU使语音信息从第二存储装置中被读出。也就是说，这种情形时语音信息写入第二存储装置中是在CPU时限进行的。
尽管CPU和DSP的执行周期是预置的，而且第一存储装置由CPU和DSP共用，在CPU和第二存储装置之间语音信息的传输是在CPU时限由第二存储装置的操作进行的，从而，通过采用语音信息传输速度高的CPU，使高速传输变成可能。
另一方面，由于在第二存储装置的第一存储装置之间语音信息的传输是在DSP时限期间进行的，在该期间DSP不对第一存储装置存取，这使不中断DSP的信息处理而传输语音信息成为可能，从而可以避免连续的语音信息输出被中断。
本发明的处理语音信息装置包括一个设置在用于记录和读出语音信息的第二存储装置中的直接存取控制器(DMAC)。
如果要传输出语音信息，DMAC发出一总线要求信号至CPU，要求获得允许使用总线。当馈入总线要求信号时，CPU在一适当时中断它正进行的操作而把一允许使用总线的肯定信号送至DMC。当馈入肯定信号时，DMC把从CPU读出的语音信息传至第二存储装置，或把在第二存储装置中的语音信息读出，以便把读出的语音信息送至CPU。
与依靠控制程序进行传输语音信息的CPU不同，DMAC是专门用于信息传输而设计的一种硬件，因而能比CPU更快地传输信息。
总之，使用本发明的语音信息处理装置，由于在第一执行装置和第二执行装置之间语音信息的传输可以在第一执行装置时限内进行，并可采用高速传输语音信息的第一执行装置，从而使高速传输成为可能。
另一方面，由于在第二存储装置和第一存储装置之间的语音信息的传输，是在第二执行装置时限内完成的，在该期间第二执行装置不对第一存储装置存取，可以不中断第二执行装置处理信息而进行语音信息的传输，从而语音信息的连续输出可以避免被中断。
此外，在使用本发明的语音信息处理装置时，通过使用直接存储存取控制器(DMAC)，不用CPU的介入也能实现信息传输，从而有可能比CPU更快地传输语音信息。
还有，由于能够高速传输语音信息，在第一执行装置和第一存储装置之间的高速传输语音信息成为可能，从而在第一存储装置中能形成空余区间。这种在第一存储装置中的空余区可用作主机的数据存储(RAM盘)。
图1是表明实施本发明的一种语音信息处理器的框图；
图2是一同步电路框图，该电路用于控制设置于图1中的语音信息处理器中的CPU和DSP，以便分时地利用本机存储器。
图3是一时序图，用于说明同步电路的运作。
图4是一时序图，用于说明同步电路的运作。
图5是一框图，表示出设置在实施本发明的一种语音信息处理器中的DSP的一部分。
图6是一框图，表示出设置在实施本发明的一种语音信息处理器中的DSP中的另一部分。
图7表示对在DSP中的一寄存器RAM的控制数据图。
图8表示对在DSP中的一寄存器RAM的控制数据图。
图9表示分别存贮于一采样声源中的非音程部分和音程部分的声源数据。
图10为一框图，表示通常所用的语音信息处理器。
参照附图，将描述本发明的语音信息处理器的一个优选实施例。
该语音信息处理器包括一中央处理器(CPU)1，作为第一执行装置；一主存贮器2，其中贮存有控制CPU1的程序，等等；以及一先进先出器(FIFO)3，作为第二存贮装置，它们通过一总线4相连。
FIFO3连接到一转换开关5的动触点5a上，其固定端5c连接到一数字信号处理器(DSP)6的一声源数据输入端。转换开关5的可动触点5a连接到作为第一存贮装置的本机存贮器7上。DSP6的声源数据输出端连接到一D/A转换器8的一输入端上，其输出端连接到一扬声器9上。
连接到总线4上的是一主计算机10，例如一电视游戏机装置，带有一声源ROM，声源数据预存其内。
在主计算机10的声源ROM中，各种乐器，例如钢琴、萨克斯管或钗钹的16比特声源数据以4比特压缩形式存贮着。带有一非音程部分的声源数据例如图9所示的一共振峰部分FR，象钢琴的声源数据即为这种情形，被存储分成一非音程部分和一音程部分(图9中所示的重复部分LP)。
本机存贮器7有一存贮容量，例如，64K字节，对于每一存贮存取操作存贮存取时间为330毫微秒。除了第二声源数据之外，在本机存贮器7内还存在CPU1的程序。本机存贮器7被CPU1和DSP6分时使用，下文将依次解释。
上述的本实施例的语言信息处理器的运作如下：
在游戏开始时，CPU1使声源数据和控制程序从主计算机系统10的声源ROM中读出，并把控制程序经过总线4送至主存贮器2，同时把控制程序和声源数据的一部分经过总线4送至FIFO3。此时控制程序存贮在主存贮器2中，同时在FIFO3中瞬时地存贮了部分的控制程序和声源数据。
直到声源数据在FIFO3中的存贮超过预置量之前，DSP6操纵转换开关5使可动触点5a置于固定端5c的一边上。当超过声源数据的预置量存贮到FIFO3中时，如果DSP6不是正在存取本机存贮器7，则DSP6使转换开关5的可动触点5a置于固定端5b处。DSP6也对FIFO3存取。这样，暂时存贮在FIFO3中的声源数据按序地以其存入FIFO中的顺序读出，从而被送至和存储到本机存储器7中。
另一方面，在DSP6的执行周期期间为接通本机存储器7，DSP6转换开关5而使可动触点5a置于固定端5c这一边上。这样，在本机存储器7中的声源数据通过转换开关5传输到DSP6上。
也就是说在CPU1和FIFO3之间数据的传输可以按CPU1的传输速度进行。因此，为保证高速数据传输，可以使用具有高声源数据传输速度的CPU1。
另一方面，在FIFO3和本机存储器7之间的以及在本机存储器7和DSP6之间的数据传输能以DSP6特有的传输速度进行。此外，在DSP6不存取本机存储器7的期间，在FIFO3和本机存储器7之间进行声源数据传输。因此，声源数据可以不中断DSP6的数据处理而传输。这样，就能防止中断连续语音的输出。
如果想要处理存储在本机存储器7中的声源数据，CPU1控制DSP6使存储在本机存储器7中的声源数据被读出。于是DSP6把转换开关5转换而使可动触头5a置于固定端5b的这一边。此外，在DSP6不读存储在本机存储器7中的声源数据期间，声源数据从本机存储7中被读出并被送至FIFO3中。即，在本机存储器7和FIFO3之间的数据传输能以DSP6特有的传输速度进行。
如果存入FIFI3中的声源数据超过了预置量，CPU1使声源数据从FIFO3中读出，并以一种预置的方式在DSP6不存取声源ROM期间处理读出的数据。也就是说，在FIFO3和CPU1之间的数据传输能以CPU1特有的传输速度进行。这使从本机存储器7到CPU1之间的数据传输速度得以提高。因而在本机存储器7中能留有没有占用区域而可以用来为例如一主计算机存储数据(RAM盘)。
CPU1和DSP6的存储存取由一同步电路控制，例如在图2中所示。
对于在图2所示的同步电路，从与一石英振荡器71a相连的振荡器71输出的频率信号供给第一分频器72和第二分频器73。分频器72以一预置的方式分隔频率信号以产生如图3所示的DSP时钟脉冲。这些DSP时钟脉冲供给到一时分时复用控制电路74和DSP6的时钟信号输入端。
该时分多路复用控制电路74产生分时信号，其交替地变高变低，以DSP的时钟脉冲的4倍周期的间隔重复，DSP信号的8个周期相当于分时信号的一个周期。这些分时信号输入到第1至3开关77至79以及比较器75中。
第二分频器73把其频率分隔率设置为第一分频器72的4倍。以这种频率分隔率分隔从振荡器71来的频率信号，就产生了CPU时钟脉冲，它的频率等于从第一分频器72输出来的DSP时钟脉冲的频率的四分之一，如图3C所示，并且经过一与门76送至CPU1。
以CPU的时间脉冲为基础，CPU1产生机器周期信号，与图3b中所示的时分多路复用信号同步变化，如图3d所示，并将机器周期信号传送到比较器75中。
比较器75比较由时间多路复用控制电路产生的分时信号中的时分多路复用控制信号和由CPU1产生的机器周期信号的相位。如果这两个信号相位相同，则一高电平重合检波信号馈至与门76。相反的话，则把一低电平重合检波信号送到与门76。当供给高电平重合检波信号时，与门把从第二分频器73来的CPU时钟脉冲送至CPU1的时钟脉冲输入端子上。然而，当输入低电平重合检波信号时，与门则关断从第二分频器73来的时钟脉冲。
因此，当两个信号相互同相时，应该传输至CPU1的CPU时钟脉冲被与门76关断而停止向CPU1输送，从而CPU1的机器周期被移动了半个周期以假设为标准态。
这样，同步电路控制存储存取，从而，DSP6每进行两次存取由CPU1存取存储一次。
具体地说，本机存储器7的存取时间是约330毫微秒，DSP的约为240毫微秒，CPU1的每一机器周期约为1微秒，在CPU1的机器周期内CPU1的存储存取时间约为375毫微秒。
假定由同步电路供给DSP6的DSP时钟脉冲，供给CPU1的CPU时钟脉冲和由时分多路控制电路输出的时分多路信号是在正常的条件下产生的，如图4a至4c所示，CPU1的存储存取时间周期Mc设置在每一机器周期S的后半周，如图4a所示，而DSP6的两个存储存取时间周期MD1、MD2设置在机器周期S的前半周，如图4e所示。
另一方面，本机存储器7的存取时间约为330毫微秒，从而三个存取时间MD1、MD2和MD3在一个机器周期S中以相等的间隔设置，如图4g所示。
这样，就在本机存储器7，DSP6和CPU1的存取时间中产生一个偏移。这种在存取时间内的偏移由第一到第三开关77至79的开关和时分多路控制电路调节，如图2所示而声源数据通过FIFO3写入和读出。
也就是说，时分多路控制电路74产生图4f中所示的转换控制信号，其以示于图4c的时分多路信号为基准，并把时分多路控制信号送至第一至第三开关77至79。这样，第一到第三开关77至79通过转换可动触点77c至79c，在本机存储器7的第一存取MD1和第二存取MD2期间，选择固定端77a至79a，而在第三存取Mc期间则通过可动触点77c至79c转换选择固定端77b至79b，如图4g所示。
这样，地址总线、数据总线和控制总线的声源数据在DSP6的第一存取期间MD1和第二存取期间MD2期间被取送至DSP6中。
另一方面，在CPU1的存取周期MC期间地址总线、数据总线和控制总线的存储在FIFO3的声源数据则被送至本机存储器7。
因此，对于本发明的语音信息处理器，本机存储器7被DSP6和CPU1共同分时使用。这就提高了本机存储器的利用效率，并能使用较小存储容量的本机存储器7，后者制造省钱，从而降低了制造成本。
本机存储器7以例如0至255号码存储声源数据。带有非音程部分(共振峰部分，示于图9中)的声源数据存储的号码不同于音程部分(重复部分，示于图9)的号码。声源数据由八声源选择数据SRCa至SRCh从DSP6读出。由八声源选择数据SRCa至SRCh读出的声源数据被送至信号处理器20A至20H，见图1。
如果存储在本机存储器并被分成非音程部分和音程部分的声源数据被读出，声源数据的非音程部分被送至信号处理器20A，而声源数据的音程部分被送至信号处理器20B至20H。DSP6用软件控制程序进行上述处理。为便于解释，参看示于图5和6的功能框图。
DSP16分时地处理八声源数据(声音数据)A至H，以形成和输出双声道(左和右声道)。具体地说，DSP6的采样频率设定为44.1千赫，以便在各个取样期内(1/fs)，给八声源数据和两个声道完成每个周期为170毫微秒，总计为128周期的处理运作。
也就是说，送至信号处理器20A至20H的声源数据被输至开关SIa至SIh。每一开关SIa至SIn，通过端子31a至31h，从在DSP6内的寄存器RAM，馈入控制数据KON，指明每一声源数据的声音产生的开始(键合)或馈入控制数据KOF，指明每一声源数据的声音产生的停止(键断)，从而实现接通和关断。
每一控制数据由八比特的数据D0至D7组成，这些数据D0至D7与声源数据A至H的键合与键断相联系。这些控制数据写在分开的寄存器内。
这样就满足了使用者的要求，给想要键合或键断的声源数据设置一特征位″1″，以便可以取消繁琐的准备程序的操作，后者一成不变地把每一音调都暂时写入缓冲寄存器中。
经过开关SIa至SIh的声源数据被送到设置在每一信号处理器20A至20H内的数据扩展电路21。由于声源数据从16比特被压缩在4比特并以这种形式存储在声源RAM中，数据扩展电路21把压缩到4比特的声源数据扩展，产生16比特声源数据，后者经过一缓冲RAM22送到一音调变换电路23处。
音调变换电路23被馈入音调控制数据P(H)和P(L)，例如处理参数，经过一端子33a和一控制电路24由寄存器RAM产生。此时音调变换电路23用过抽样(over-sampling)在前面插入4样值和在后面插入4样值(samples)，过抽样则基于音调控制数据P(H)和P(L)，为的是以输入声源数据相同的抽样频率fs进行变调变换。
如果低比特数据P(L)设置为0，可以防止插入数据不一致地变弱(thinned out)，从而防止细微的音调变度，以产生高质量的播放音。
开关S2a适于被控制数据FMON(FM-on)接通和关断，FMON通过一端子35a由寄存器RAM供给。当开关S2a由控制数据FMON接通时，声源数据，例如声源数据H，被馈送至控制电路24。当馈给其他的这类声源数据时，控制电路24用声源数据代替音调控制数据P(H)和P(L)，以便把声源数据传输至调变换电路23。
此时声源数据A在音调变换电路23中是频率调制的，从而，如果调制信号是几赫兹的极低频信号，颤音会施加到调制信号上，然而如果调制信号是可变频的，调制信号的播放音的音调可以多样化，因此没有必要为调制提供一专门声源，而FM声源可以由抽样系统产生。
FMON控制数据被写入一个八比特寄存器中，如同控制数据KON一样，因此各比特的数据D0至D7分别对应于声源数据A至H。
声源数据通过音调变换电路23送至放大器26。该放大器通过一端子36a、一控制电路27和开关S3a把从寄存器RAM来的控制包括(envelope)的控制数据ENV馈入，同时通过端子37a、控制电路28和开关S3a也馈入一定控制数据ADSR，以用于ADSR4操纵。
开关S3a由控制数据ADSR的最上部比特(MSB)转换，因此，如果控制数据ADSR是″1″，转换开关S3a选择从控制电路28来的控制数据ADSR(ADSR模式)，如果控制数据ADSR的MSB为″0″，转换开关被转换而选择控制电路28来的控制数据ENV(ENV模式)。
当馈入控制数据ENV时，放大器26以包括控制，例如渐弱，处理从音调变换电路23来的声源数据。至于这种包括控制，可以由控制数据ENV的上部三位选择五种模式之一，即直接指明，线性渐强，折转直线渐强、线性渐弱和指数渐弱。采用电流波峰值作为每一模式的起始值。
要提醒的是，如果声源是鼓或钢琴，全部声音的产生期可以分为打击、衰减、持续和放松各期，而信号幅值表示了各期特有的变化状态。因此，当馈入控制数据ADSR时，放大器26进行对应于从音调变换电路23来的声源数据的每个声音的声源数据电平之改变控制操作。
具体地说，用这种控制操作，信号电平只是在击打期间才线性地升高，而在衰减、持续和放松期间呈指数下降。渐强和渐弱的持续时间，对每一模式依参数值适当设定，参数值由控制数据ENV的上五位规定。
击打与持续的时间延续，依控制数据ADSR的上和下4位规定的参数值适当设定，而持续强度及衰减和放松的延续时间则依据由控制数据ADSR的每两位规定的参数值设定。
使用这种DSP6，信号电平只在击打期间在ADSR模式下才线性升高，以减少算术逻辑运算的次数。通过ADSR模式转换至ENV模式，把击打期转为折转直线渐强，以及把衰减、持续和放松三期转为指数减弱，可以手动地进行自然而和谐的ADSR控制操作。
经一端子41a把放大器2b的输出声源数据送至寄存器RAM和经端子42a把控制数据ENV送至寄存器RAM以对每抽样期间重写，可以产生出任选的包络特性的语音信号，该包络特性包含了从同一乐器来的声源数据的大量不同的音调。
若用噪声作为效果声音，从一M-系列噪声发生器(未示出)来的噪声数据被送到放大器26，代表从音调变换器23来的声源数据。
从放大器26来的声源数据被送至第二和第三放大器29l、29r。第二放大器29l馈入左声道音量控制数据LVL，LVL经端子38a从寄存器RAM来，用于控制左声道音量，而第三放大器29r馈入右声道音量控制数据RVL，RVL经端子3a从寄存器RAM来，用于控制右声道的音量。
第二放大器29l放大带有左声道音量控制数据LVL的声源数据，以产生带有预置音量的左声道声源数据，并经端子TLa输出产生的数据。第三放大器29r放大带有右声道音量控制数据RVL的声源数据，以产生带有预置音量的右声道声源数据，并经端子TRa输出产生的数据。
图7和图8表示所有对寄存器RAM的控制数据。
于是，由信号处理器20A至20H产生的左声道声源数据，经示于图6的端子Tla至Tlh，被送到左声道信号处理器50L，而右声道声源数据则经端子TRa至TRh被送至右声道信号处理器50R。
对于左声道信号处理器50L，经端子TLa至TLh送入的声源数据被送至一主加法器51ml，同时经开关S4a至S4h被送至一附属加法器51el。
对于右声道信号处理器50R，经端子TLa至TLh送入的声源数据被送至主加法器51mr，同时经开关S5a至S5h被送至一附属加法器51er。
加法器51ml、51mr把经过端子TLa至TRh送来的声源数据相加，把结果和数送至放大器52。
放大器52由寄存器RAM经端子62输入控制数据MVL，以控制主音量。放大器52把带有控制数据MVL的声源数据放大以控制声源数据的主音量，并把产生的结果输送至加法器53。
送至信号处理器50L，50R的开关S4a至S4h和S5a至S5h的是控制数据EONa至EONh，后者从寄存器RAM经端子61a至61h加入回声(混响音)。随回声一起加入的声源数据(声音)由这些控制数据EONa至EONh选择。
在信号处理装置20A的声音A进行非音程成分的信号处理时，开关S4a和S5a受控制而被关断，从而没有回声加入到非音程部分。
控制数据EON写入一个8位寄存器中，如图8所示。
附属的加法节点51el、51er把从开关S4a至S4h和S5a至S5h供给的声源数据相加，并把产生的和数据经加法器54输至声道回声控制装置14El，14Er。
回声控制装置14El、14Er经端子64馈入用以控制回声量控制数据EDL(回声延迟)，和用以指明要与回声一起相加的声源数据的控制数据ESA(回声开始地址)，回声控制装置14El、14Er在255毫秒的范围内把回声与从附属加法器51el、51er来的声源数据相加，以使左声道回声和右声道回声相等，并且把产生的数据经过一缓冲RAM55输送至一数字低通滤波器，例如一无限冲击响应(FIR)滤波器56。
FIR滤波器56从寄存器RAM经端子66输入8比特参数C0至C7，与代码相加，并使其滤波特性可变化地受控，从而使产生的回声在心理声学方面自然和谐。该声源数据经FIR滤波器56输送至放大器57、58。
放大器57由寄存器RAM经端子57送入控制数据EFB(回声反馈)。放大器57把从FIR滤波器56来的带有控制数据EFB的声源数据放大，并把产生的结果送到加法器54。加法器54把从附属加法器51el和51er来的声源数据与从放大器57来的声源数据相加，并把产生的和送至回声控制装置14El和14Er。
放大器58从寄存器RAM经端子68馈入控制数据EVL，以控制回声的音量。放大器58放大从FIR滤波器56来的声源数据，用控制数据EVL调节在声源数据中回声的音量，并且把产生的结果送至加法器53。
加法器53把从主加法器51ml和51mr来的声源数据与从放大器58来的声源数据加起来，把回声加入从放大器51mr来的声源数据中，并通过一过抽样滤波器59和左声道声源数据输出端Lout及右声道声源数据输出端Rout，分别输出产生的和信号。
从DSP6经输出端Lout、Rout输出的声源数据送至图1所示的D/A转换器8。数/模转换器8把声源数据转换成模拟信号以形成语音信号，后者加到扬声器9上。这样，相应于声源数据的语音由扬声器9产生。
控制主音量的控制数据MVL以及控制回声音量的控制数据是8比特数据，没有代码，并且相对左和右声道相互独立。这样，主语音信号和回声信号可以相互独立地在强度方面调节，以便由扬声器9产生的语音气氛浓厚。
在上述说明中，从主机系统10的声源ROM读出的声源数据是在CPU1的控制下写入FIFO3的。然而也可以设置一直接存储存取控制器(DMAC)10，如图1中虚线所示，用于把从声源ROM读出的声源数据传输给FIFO3。
由于DMAC是专门设计用于数据传输，声源数据可以不用CPU1介入而传输，因而可以获得比使用CPU1更快的数据传输。
另外，在上述说明中，本机存储器7的存储容量是64K字节，而存储存取时间是330毫微秒。然而，这些数值只是说明性的，不是对本发明的限制。因此，本发明不受文中给出数值的限制，并且在不脱离本发明范围前提下可以按希望的方式给预改进。

Claims (10)

1.一种处理语音信息装置，包括
第一执行装置和第二执行装置，在各自不同执行周期执行操作，和
第一存储装置，用于读出和记录语音信息，
所说第一执行装置和第二执行装置共同使用所说第一存储装置处理语音信息，
所说装置还包括
第二存储装置，用于存储从所述第一执行装置来的语音信息或从上述第一存储装置读出的语音信息，
所述第一执行装置在所说第一执行装置的执行期间在上述第二存储装置中记录语音信息或从所说第二存储装置读出语音信息，
所说第二执行装置在所说第二执行装置的执行期间存取所说第一存储装置以向外输出语音信息，
在不存取所述第一存储装置期间，第二执行装置控制使得记录在所述第二存储装置中的语音信息被读出并被记录在所述第一存储装置中或记录在所述第一存储装置中的语音信息被读出并被记录在第二存储装置中。
2.如权利要求1所述的装置还包括
一直接存储存取控制器，用于向所说第二存储装置记录语音信息或从所说第二存储装置再生出语音信息。
3.如权利要求2所述的装置，其中，所说第一存储装置的空白区可用作一RAM盘。
4.如权利要求3所述的装置还包括
一同步电路，用于控制所说第一执行装置和第二执行装置。
5.如权利要求4所述的装置，其中，所说同步电路包括一传输电路和第一及第二分频电路，用于对上述传输电路的一输出信号的进行分频，所说第一和第二分频电路分别控制所说第一执行装置和第二执行装置。
6.如权利要求5所述的装置，其中，所说第一和第二分频电路的输出信号分别被引入所说第一和第二输出装置的时钟脉冲输入端。
7.如权利要求5所述的装置，其中，所说第一执行装置的机器周是从所说第一执行装置的一输出端输出，并且其中的输出信号在一比较器中与所说第一分频电路的输出信号进行比较，其输出信号控制所说第一执行装置。
8.如权利要求7所述的装置还包括
一逻辑电路，用于把比较器的输出信号与第二分频电路的一输出信号逻辑相加，所说逻辑电路的输出信号控制所说第一执行装置。
9.如权利要求8所述的装置还包括
一时分多路复用控制电路，连接在所说第一分频电路和上述比较器之间，和一先进先出器，用于经一总线瞬时地存储上述第一执行装置的一输出信号，上述先进先出器的一输出信号和上述第二执行电路的输出信号被上述时分多路复用控制电路的一输出信号转换。
10.如权利要求9所述的装置，其中，所说先进先出器、所说第二执行装置和所说第一存储装置的输出信号被所说时分多路复用控制电路转换。
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