JP2730101B2

JP2730101B2 - デジタル音声信号発生装置

Info

Publication number: JP2730101B2
Application number: JP63287194A
Authority: JP
Inventors: 健久多良木; 真古橋; 靖藤波
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-14
Filing date: 1988-11-14
Publication date: 1998-03-25
Anticipated expiration: 2013-03-25
Also published as: JPH02132495A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする課題Ｅ課題を解決するための手段（第１図）Ｆ作用Ｇ実施例 G₁実施例の全体の構成（第４図） G₂実施例の要部の構成（第１図、第２図） G₃実施例の他の要部の構成（第３図） G₄実施例の要部の動作（第１図、第２図） G₅実施例の他の要部の動作（第３図）Ｈ発明の効果Ａ産業上の利用分野本発明は、電子楽器等に好適な、デジタル音声信号発
生装置に関する。

Ｂ発明の概要本発明は、複数のデジタル音声信号がそれぞれ発音期
間制御手段を介して出力されるデジタル音声信号発生装
置において、各デジタル音声信号の発音開始指示信号と
発音停止指示信号とを、相互に独立して設けた１対のメ
モリ部にそれぞれ記憶させることにより、各デジタル音
声信号の発音開始及び発音停止をそれぞれ独立に制御す
ることができて、制御プログラムを簡単化することがで
きるようにしたものである。

Ｃ従来の技術従来、電子楽器の音源またはゲーム機の効果音の音源
として、例えば方形波信号をそれぞれ分周比及びデュー
ティ比が異なる複数のプリセット分周器に供給し、各分
周器から出力される個々の音源信号（いわゆるボイス）
を適宜のレベルで合成するものがあった。原発振波形と
しては、３角波、正弦波等も用いられる。

また、楽器によっては、例えばピアノやドラムのよう
に、全発音期間がアタック、ディケィ、サステイン及び
リリースの４区間に分けられ、各区間で信号の振幅（レ
ベル）が特有の変化状態を呈するものがあり、これに対
応するため、各ボイスの信号レベルが同様に変化するよ
うに、いわゆるADSR制御が行なわれる。

一方、電子楽器用の音源として、正弦波信号を低周波
数の正弦波信号で周波数変調（FM）した、いわゆるFM音
源が知られており、変調度を時間の函数として、少ない
音源で多種多様の音声信号（本明細書ではオーディオ信
号を意味する）を得ることができる。

なお、効果音の音源としてノイズが用いられることが
ある。

Ｄ発明が解決しようとする課題前述のようないわゆる電子音源を用いて、現実の各種
楽器の音を再現するためには、極めて複雑な信号処理が
必要であり、回路規模が大きくなるという問題があっ
た。

近時、この問題を解消するために、現実の各種楽器の
音をデジタル録音して、これをメモリ（ROM）に書き込
んでおき、このメモリから所要の楽器の信号を読み出す
ようにした、いわゆるサンプラ音源が賞用されるように
なった。

このサンプラ音源では、メモリの容量を節約するため
に、デジタル音声信号はデータ圧縮されてメモリに書き
込まれ、メモリから読み出された圧縮デジタル信号は伸
長処理されて原デジタル音声信号に復する。

また、各楽器毎に特定の高さ（ピッチ）の音の信号だ
けをメモリに書き込んでおき、メモリから読み出した信
号をピッチ変換処理して、所望の高さの音の信号を得る
ようにしている。

更に、フォルマントと呼ばれる、各楽器に特有な発音
初期の信号波形はそのままメモリに書き込まれるが、基
本周期の繰返し波形となる部分はその１周期分だけ書き
込まれ、繰返して読み出される。

これらの信号処理は、当然にデジタル処理であるが、
簡単のために、本明細書ではそれぞれアナログ信号処理
機能で表現する。

ところで、上述のようなサンプラ音源で、各ボイスの
発音開始（キーオン）及び発音停止（キーオフ）を制御
する場合、通常、ボイス毎に１ビットの発音指示情報
（フラグ）を用意し、レジスタ上のフラグの“1",“0"
によって各ボイスのキーオン及びキーオフが制御され
る。

ところが、複数のボイスのうち、任意の１つのボイス
をキーオンしようとするとき、他のボイスはそれぞれ現
状を維持させるため、他のボイスのフラグを一旦バッフ
ァレジスタに転送し、１つのボイスのフラグを“0"から
“1"に書き換えた後に、もとのレジスタに戻さなければ
ならない。

上述のようなフラグの書換や転送は、そのために作製
されたプログラムに従って行なわれるが、例えば複数の
楽器（ボイス）による音楽演奏の場合、各ボイスの個々
の音符ごとにフラグの書換や転送のために膨大なプログ
ラムを作製することになり、プログラムが複雑化すると
いう問題があった。

かかる点に鑑み、本発明の目的、簡単な制御プログラ
ムによる複数の音源信号の発音期間制御が可能なデジタ
ル音声信号発生装置を提供するところにある。

Ｅ課題を解決するための手段本発明は、複数のデジタル音声信号をそれぞれ発音期
間制御手段を介して出力するようにしたデジタル音声信
号発生装置において、複数のデジタル音声信号にそれぞ
れ対応した複数の領域を有し、操作部からの信号に応じ
てデジタル音声信号の各発音開始指示信号を記憶する第
１のメモリ部と、その第１のメモリ部とは独立に設けら
れ、複数のデジタル音声信号にそれぞれ対応した複数の
領域を有し、操作部からの信号に応じてデジタル音声信
号の各発音停止指示信号を、各発音開始指示信号とは別
個に記憶する第２のメモリ部とを設け、第１のメモリ部
に記憶された発音開始指示信号に応じて各発音期間制御
手段を択一的に制御して、対応するデジタル音声信号の
発音を開始させると共に、第２のメモリ部に記憶された
発音停止指示信号に応じて各発音期間制御手段を択一的
に制御して、対応するデジタル音声信号の発音を停止さ
せるようにしたものである。

Ｆ作用かかる構成によれば、簡単な制御プログラムによる複
数の音源信号の発音期間制御が可能となる。

Ｇ実施例以下、第１図〜第４図を参照しながら、本発明による
デジタル音声信号発生装置の一実施例について説明す
る。

G₁実施例の全体の構成本発明の一実施例の全体の構成を第４図に示す。

第４図において、（１）は外部に設けられた音源ROM
であって、前述のようにデジタル録音された、例えば16
ビットの各種楽器の多様なデータが準瞬時圧縮されて、
例えば４ビットにビット・レート低減（BRRエンコー
ド）され、ブロック化されて格納される。

（10）はデジタル信号処理装置（DSP）を全体として
示し、信号処理部（11）及びレジスタRAM（12）が含ま
れる。ROM（１）の各種音源データのうちの所望のデー
タが、CPU（13）に制御されて、信号処理部（11）を経
由して外部RAM（14）に転送される。この外部RAM（14）
は例えば64kBの容量を有し、音源データの他に、CPU（1
3）のプログラムも書き込まれ、それぞれ時分割で用い
られる。同様に各種制御データ等が格納されたレジスタ
RAM（12）も信号処理部（11）及びCPU（13）の双方から
それぞれ時分割で用いられる。

外部RAM（14）から読み出された音源データは、信号
処理部（11）において、前述のBRRエンコードと逆のBRR
デコード処理により、もとの音源データに復した後、必
要に応じて、さきに述べたようなADSR処理、ピッチ変換
等の各種処理を施される。処理後のデジタル音声信号
は、Ｄ−Ａ変換器（２）を介して、スピーカ（３）に供
給される。

G₂実施例の要部の構成本発明の一実施例の要部の構成を第１図及び第２図に
示す。

本実施例では^＃A,^＃Ｂ‥‥^＃Ｈの８ボイスをそれぞれ
左及び右の２チャンネルに合成して出力するようになさ
れており、各ボイス及び各チャンネルのデジタル音声信
号はそれぞれ時分割で演算処理されるが、説明の便宜
上、第１図及び第２図では各ボイス毎及び各チャンネル
毎にそれぞれ同じ構成の仮想的ハードウェアを設けてあ
る。

第１図において、（20A），（20B）‥‥（20H）はそ
れぞれボイス^＃A,ボイス^＃Ｂ‥‥ボイス^＃Ｈに対する信
号処理部であって、外部RAM（14）の端子（15）に供給
される音源選択データSRC_ａ〜ｈによって音源データ格
納部（14V）から読み出された所望の音源データがそれ
ぞれ供給される。

信号処理部（20A）に供給された音源データは、スイ
ッチS_1aを介して、BRRデコーダ（21）に供給されて、前
述のようにデータ伸長され、バッファRAM（22）を介し
て、ピッチ変換回路（23）に供給される。スイッチS_1a
には、端子（31a）及び（32a）を介して、レジスタRAM
（12）（第４図参照）から制御データKON（キーオン）
及びKOF（キーオフ）が供給されて、その開閉が制御さ
れる。また、ピッチ変換回路（23）には、演算パラメー
タ等の制御回路（24）及び端子（33a）を経て、レジス
タRAM（12）からピッチ制御データＰ（Ｈ）,P（Ｌ）が
供給されると共に、制御回路（24）には、端子（34a）
及びスイッチS_2aを経て、例えばボイス^＃Ｈのような他
のボイスの信号が供給される。スイッチS_2aには、端子
（35a）を介して、レジスタRAM（12）から制御データFM
ON（FMオン）が供給されて、その接続状態が制御され
る。

ピッチ変換回路（23）の出力が乗算器（26）に供給さ
れると共に、レジスタRAM（12）からの制御データENV
（エンペロープ制御）及びADSR（ADSR制御）が、それぞ
れ端子（36a）及び（37a）、制御回路（27）及び（28）
と切換スイッチS_3aとを経て乗算器（26）に供給され
る。スイッチS_3aの接続状態は制御データADSRの最上位
ビットによって制御される。

なお、効果音源としてノイズを用いる場合、図示は省
略するが、例えばＭ系列のノイズ発生器の出力がピッチ
変換回路（23）の出力と切り換えられて乗算器（26）に
供給される。

乗算器（26）の出力が第２及び第３の乗算器（29l）
及び（29r）に共通に供給されると共に、レジスタRAM
（12）からの制御データLVL（左音量）及びRVL（右音
量）が、それぞれ端子（38a）及び（39a）を介して、乗
算器（29l）及び（29r）に供給される。

乗算器（26）の出力の瞬時値OUTXが、端子（41a）を
経て、レジスタRAM（12）に供給されると共に、信号処
理部（20B）の端子（34b）に供給される。スイッチS_3a
の出力の波高値ENVXが、端子（42a）を経て、レジスタR
AM（12）に供給される。

また、破線で示すように、信号処理部（20A）の端子
（41a）の出力を、信号処理部（20B）の端子（36b）に
供給することもできる。

レジスタRAM（12）上の各制御データのマップを次の
第１表及び第２表に示す。

第１表の制御データは各ボイス毎に用意される。第２
表の制御データは８ボイスの共通に用意される。アドレ
ス0D以下の制御データ以下に説明する第２図に関するも
のである。なお、各レジスタはそれぞれ８ビットであ
る。

第２図において、（50L）及び（50R）はそれぞれ左チ
ャンネル及び右チャンネルの信号処理部であって、第１
図の信号処理部（20A）の第２の乗算器（29l）の出力
が、端子TL_aを経て、左チャンネル信号処理部（50L）の
主加算器（51ml）に直接に供給されると共に、スイッチ
S_4aを介して、副加算器（51el）に供給され、第３の乗
算器（29r）の出力が、端子TR_aを経て、右チャンネル信
号処理部（50R）の主加算器（51mr）に直接に供給され
ると共に、スイッチS_5aを介して、副加算器（51er）に
供給される。

以下同様に、ボイス^＃Ｂ〜^＃Ｈの信号処理部（20B）
〜（20H）の各出力が左及び右チャンネルの信号処理部
（50L）及び（50R）の各加算器（51ml），（51el）及び
（51mr），（51er）に供給される。

両信号処理部（50L），（50R）の同じボイスに対応す
るスイッチS_4a,S_5a;S_4b,S_5b‥‥S_4h,S_5hには、端子（61
a），（61b）‥‥（61h）を介して、レジスタンRAM（1
2）から制御データEON_a（エコーオン）,EON_b‥‥EON_hが
供給され、それぞれ連動して開閉される。

主加算器（51ml）の出力が乗算器（52）に供給される
と共に、レジスタRAM（12）からの制御データMVL（主音
量）が端子（62）を介して乗算器（52）に供給され、乗
算器（52）の出力が加算器（53）に供給される。

一方、副加算器（51el）の出力は、加算器（54）、外
部RAM（14）の左チャンネル・エコー制御部（14El）及
びバッファRAM（55）を介して、例えば有限インパルス
応答（FIR）フィルタのようなデジタル低減フィルタ（5
6）に供給される。エコー制御部（14El）には、出力（6
3）及び（64）を介して、レジスタRAM（12）からの制御
データESA（エコースタートアドレス）からの制御デー
タESA（エコースタートアドレス）及びEDL（エコーディ
レイ）が供給される。

低減フィルタ（56）には、端子（66）を介して、レジ
スタRAM（12）ら係数データC₀〜C₇が供給される。

低減フィルタ（56）の出力が、乗算器（57）を介して
加算器（54）にフィードバックされると共に、乗算器
（58）に供給される、両乗算器（57）及び（58）には、
それぞれ端子（67）及び（68）を介して、レジスタRAM
（12）からの制御データEFB（エコーフィードバック）
及びEVL（エコー音量）が供給される。

乗算器（58）の出力は、加算器（53）に供給されて、
主加算器（52）の出力と合成され、オーバサンプリング
フィルタ（59）を介して、出力端子Loutに導出される。

なお、第２図の外部RAM（14El）及び（14Er）は、第
１図の外部RAM（14V）と同様に、それぞれ前出第５図の
外部RAM（14）の一部分であって、各ボイス毎及び各チ
ャンネル毎に時分割で用いられる。

また、第１図のバッファRAM（22）及び第２図のバッ
ファRAM（55）も、上述と同様に、時分割で用いられ
る。

G₃実施例の他の要部の構成本発明の一実施例の発音期間制御に関する演算部の構
成を第３図に示す。この第３図において前出第１図及び
第４図に対応する部分には同一の符号を付ける。

第３図において、（91）及び（92）はそれぞれ８ビッ
トのレジスタであって、ボイス^＃Ａ〜^＃Ｈに対応する領
域ａ〜ｈを有し、ラッチ（93）及び（94）を介して、操
作部のデータレジスタ（95）から、ボイス^＃Ａ〜^＃Ｈの
キーオンデータ及びキーオフデータが供給される。タイ
ミングパルス発生器（96）の１対の出力が両レジスタ
（91）及び（92）にそれぞれ供給されると共に、対応す
るラッチ（93）及び（94）にもそれぞれ共通に供給され
る。このラッチ（93）及び（94）には、レジスタRAM
（第４図参照）のアドレスデータが、それぞれ図示を省
略したデコーダを介して供給される。

レジスタ（91）及び（92）の出力は、ボイス^＃Ａ〜^＃
Ｈの信号処理部（20A）〜（20H）のスイッチS_1a〜S_1hの
制御信号として供給される。

G₄実施例の要部の動作次に、本発明の一実施例のうち、第１図及び第２図に
示した要部の動作について説明する。

音源データ格納部（14V）には、例えばピアノ、サキ
ソホン、シンバル‥‥のような各種楽器の音源データが
０〜255の番号を付けて格納されており、音源選択デー
タSRC_ａ〜ｈによって選択された８個の音源データが、
各ボイスの信号処理部（20A）〜（20H）において、時分
割でそれぞれ所定の処理を施される。

本実施例において、サンプリング周波数fsは例えば4
4.1kHzに選定され、１サンプリング周期（1/f_s）内に８
ボイス及び２チャンネルで例えば合計128サイクルの演
算処理が行なわれる。１演算サイクルは例えば170nSec
となる。

本実施例において、各ボイスの発音の開始（キーオ
ン）と停止（キーオフ）とを示すスイッチS_1a〜S_1hの制
御は、別々のフラグを用いて行なわれる。即ち、制御デ
ータKON（キーオン）及びKOF（キーオフ）が別々に用意
される。両制御データはそれぞれ８ビットであって、後
述のように、別々のレジスタに書き込まれる。各ビット
D₀〜D₇が各ボイス^＃Ａ〜^＃Ｈのキーオン、キーオフにそ
れぞれ対応する。

これにより、使用者（ソフトハウス）はキーオン、キ
ーオフしたいボイスだけにフラグ“1"を立てればよく、
従来のように、例えば個々の音符ごとに、変更しないビ
ットを一旦バッファレジスタに書き込むプログラムを作
製するという煩わしい作業が必要なくなる。

前述のように、本実施例では^＃Ａ〜^＃Ｈの８ボイスを
時分割で信号処理するため、ピッチ変換回路（23）にお
いては、前後各４サンプルの入力データに基いて補間演
算、即ちオーバーサンプリングを行ない、入力データと
同一のサンプリング周波数fsでピッチ変換を行ってい
る。所望のピッチは制御データＰ（Ｈ）及びＰ（Ｌ）で
表わされる。

なお、このＰ（Ｌ）の下位ビットを０にすれば、補間
データの不均一な間引きを回避することができて、ピッ
チの細かい揺らぎが発生せず、高品質の再生音が得られ
る。

端子（35a）からの制御データFMOMにより、スイッチS
_2aが閉成されると、前述のように端子（34a）に供給さ
れる、例えばボイス^＃Ｈの音声信号データがピッチ制御
データＰ（Ｈ）,P（Ｌ）に代入されたようになって、ボ
イス^＃Ａの音声信号が周波数変調（FM）される。

これにより、変調信号が例えば数ヘルツの超低周波の
場合は被変調信号にビブラートがかかり、可聴周波の変
調信号の場合は被変調信号の再生音の音色が変化して、
特別に変調専用の音源を設けずとも、サンプラ方式でFM
音源が得られる。

なお、制御データFMONは、前述のKONと同様に８ビッ
トのレジスタに書き込まれ、各ビットD₀〜D₇がボイス^＃
Ａ〜^＃Ｈにそれぞれ対応する。

また、変調及び被変調ボイスを任意に選定可能とする
ためには、変調信号を一時的に格納するメモリが必要と
なる。本実施例では、前段のボイスの信号で次段のボイ
スの信号を変調することにより、ハードウェアの構成を
簡単化している。

更に、変調信号に選定されたボイスには、乗算器（29
l）及び（29r）において、制御データLVL及びRVLにより
ミューティングが掛けられて、音声データのオーバーフ
ロー等が防止される。

乗算器（26）においては、制御データENV及びADSRに
基いて、ピッチ変換回路（23）の出力信号のレベルが時
間的に制御される。

即ち、制御データADSRのMSBが“1"の場合、スイッチS
_3aは図示の接続状態となってADSR制御が行なわれ、制御
データADSRのMSBが“0"の場合にはスイッチS_3aが図示と
は逆の接続状態となってフェーディング等のエンベロー
プ制御が行なわれる。

このエンベロープ制御は、制御データENVの上位３ビ
ットにより、直接指定、直線または折線フェードイン、
直線または指数フェードアウトの５モードを選択するこ
とができ、各モードの初期値には現在の波高値が採用さ
れる。

折線フェードインモードでは、A₀,B₀,kをそれぞれ正
の定数として、３回の演算が必要な、本来のｙ＝A₀−B₀・exp｛−kt｝ ‥‥‥（１）の形の指数的なレベル上昇特性が、１回の演算で事足り
る、急及び緩の２種の勾配の折線で近似される。

この場合、０〜3/4レベルの区間の勾配と、3/4〜１レ
ベルの区間の勾配を4:1に選定することにより、（１）
式との近似度の良好な、折線のレベル上昇特性が得られ
る。

指数フェードアウトモードでは、ｙ＝A₀・exp｛−kt｝ ‥‥‥（２）の形の指数的なレベル降下特性となる。

また、ADRS制御の場合、信号レベルは、アタック区間
でのみ直線的に上昇し、ディケィ、サステイン及びリリ
ースの３区間では指数的に下降する。

そして、フェードイン及びフェードアウトの時間長
は、制御データENVの下位５ビットで指定されるパラメ
ータ値に応じて各モード毎に適宜に設定される。

同様に、アタック及びサステインの時間長は制御デー
タADSR（２）の上位及び下位の各４ビットで指定される
パラメータ値に応じて設定され、サステインレベルと、
ディケィ及びリリースの時間長とは、制御データADSR
（１）の各２ビットで指定されるパラメータ値に応じて
設定される。

本実施例では、演算回数を減ずるため、上述のよう
に、ADSRモードのアタック区間において、信号レベルが
直線的に上昇するようになっているが、ADSRモードをエ
ンベロープモードに切換え、アタック区間に折線フェー
ドインモードを対応させると共に、ディケィ、サステイ
ン及びリリースの３区間に指数フェードアウトモードを
対応させて、より自然なADSR制御をマニュアルに行なう
ことができる。

制御回路（27）が直線指定モードである場合、他のボ
イス、例えば^＃Ｈの信号が信号処理部（20H）の端子（4
1h）から、信号処理部（20A）の端子（36a）に供給され
ると、乗算器（26）において、、ボイス^＃Ａの音声信号
がボイス^＃Ｈの音声信号によって振幅変調される。

これにより、変調信号が例えば数ヘルツの超低周波の
場合は被変調信号にトレモロがかかる等各種の演奏効果
が得られる。

また、乗算器（26）の信号出力及びエンベロープ制御
入力をそれぞれ端子（41a）及び（42a）からレジスタRA
M（12）に供給し、サンプル周期ごとに書き換えること
により、例えば同じ楽器の音源データからそれぞれピッ
チが大きく異なる複数の音声信号が得るような場合、所
定ADSRパターンと異なる任意のエンベロープ特性の音声
信号が得られる。

乗算器（26）の出力信号には、第２及び第３の乗算器
（29l）及び（29r）において、それぞれ音量制御データ
LVL及びRVLが乗算される。両制御データはそれぞれ符号
つき８ビットであって、例えば1sec程度の時間をかけて
同符号の両制御データの一方を増大させると共に、他方
を減少させる場合、再生音の音像が左右に配置されたス
ピーカの間を移動する、いわゆるパン効果が得られる。

また、両制御データを異符号とした場合は、再生音像
が両スピーカの間の範囲を越えて移動することが可能と
なると共に、適宜の装置を付加することにより、再生音
像を後方に定位させることも可能となる。

第２図の信号処理部（50L）及び（50R）においては、
スイッチS_4a,S_5a;〜S_4h,S_5hが端子（61a）〜（61h）か
らの制御データEON（EON_a〜EON_h）によりそれぞれ閉成
されて、エコーをかけるべきボイスが選択される。制御
データEONは前出第２表に示すように、８ビットのレジ
スタに書き込まれる。

副加算器（51el）から出力される各ボイスに付与され
るエコーの遅延時間は、端子（64）からエコー制御部
（14Bl）に供給される制御データEDLによって、例えば
０〜255msecの範囲で左右のチャンネルで等しく指定さ
れる。また、先行及び後続エコーの増幅比は、端子（6
7）から乗算器（57）に供給される、符号付８ビットの
制御データEFBにより左右のチャンネルで同相に設定さ
れる。

なお、端子（63）からの制御データESAは、外部RAM
（14）のうち、エコー制御に用いる部分の先頭アドレス
の上位８ビットを与える。

また、FIRフィルタ（56）には、端子（66）から符号
付８ビットの係数C₀〜C₇が供給されて、聴感上、自然な
エコー音が得られるように、フィルタ（56）の通過特性
が設定される。

上述のようにして得られたエコー信号は、乗算器（5
8）において制御データEVLを乗算されて、乗算器（52）
において制御データMVLを乗算されて、乗算器（52）に
おいて制御データMVLを乗算された主音声信号と加算器
（53）で合成される。両制御データMVL及びEVLは、いず
れも符号なし８ビットであって、相互に独立であり、左
右のチャンネルについてもそれぞれ独立である。

これにより、主音声信号、エコー信号をそれぞれ独立
にレベル制御することができて、原音響空間をイメージ
させるような、臨場感に富む再生音場を得ることができ
る。

G₅実施例の他の要部の動作次に、本発明の一実施例のうち第３図に示した要部の
動作について説明する。

前述のように、本実施例においては、各ボイスのキー
オンフラグとキーオフフラグとが別々に用意され、それ
ぞれレジスタ（91）とレジスタ（92）とに分離して書き
込まれる。

キーオンまたはキーオフしたいボイスに対応するビッ
トだけを“1"とすればよく、“0"のビットに対応するボ
イスは現状態が維持される。

また、レジスタ（91），（92）にフラグ“1"が書き込
まれると、ラッチ（93），（94）は１サンプル周期後に
それぞれリセットされる。

なお、キーオンレジスタ（91）とキーオフレジスタ
（92）とを別個に設けても、その回路規模は集積化した
全体の回路規模に比べれば微々たるものであって、特に
問題にはならない。

Ｈ発明の効果以上詳述のように、本発明によれば各デジタル音声信
号の発音開始指示信号と発音停止指示信号とを、相互に
独立して設けた１対のメモリ部にそれぞれ記憶させるよ
うにしたので、各デジタル音声信号の発音開始及び発音
停止をそれぞれ独立に制御することができて、発音期間
の制御プログラムを簡単化することができるデジタル音
声信号発生装置が得られる。

【図面の簡単な説明】

第１図及び第２図は本発明によるデジタル音声信号発生
装置の一実施例の要部の構成を示すブロック図、第３図
は本発明の一実施例の他の要部の構成を示すブロック
図、第４図は本発明の一実施例の全体の構成を示すブロ
ック図である。（10）はデジタル信号処理装置、（12）はレジスタRA
M、（14V）は音原データ格納部、（14El），（14Er）は
エコー制御部、（20A），（20B）‥‥（20H），（50
L），（50R）は信号処理部、（22）はRAM、（23）はピ
ッチ変換回路、（24），（27），（28）は制御回路、（26），（29l），（29r），（52），（57），（58）は
乗算器、（51ml），（51mr）は主加算器、（51el），（51er）は
副加算器、（91），（92）はレジスタ、S_1a〜S_1hはスイ
ッチである。

Claims

(57)【特許請求の範囲】

【請求項１】複数のデジタル音声信号をそれぞれ発音期
間制御手段を介して出力するようにしたデジタル音声信
号発生装置において、上記複数のデジタル音声信号にそれぞれ対応した複数の
領域を有し、操作部からの信号に応じて上記デジタル音
声信号の各発音開始指示信号を記憶する第１のメモリ部
と、該第１のメモリ部とは独立に設けられ、上記複数のデジ
タル音声信号にそれぞれ対応した複数の領域を有し、上
記操作部からの信号に応じて上記デジタル音声信号の各
発音停止指示信号を、上記各発音開始指示信号とは別個
に記憶する第２のメモリ部とを設け、上記第１のメモリ部に記憶された上記発音開始指示信号
に応じて上記各発音期間制御手段を択一的に制御して、
対応する上記デジタル音声信号の発音を開始させると共
に、上記第２のメモリ部に記憶された上記発音指示信号に応
じて上記各発音期間制御手段を択一的に制御して、対応
する上記デジタル音声信号の発音を停止させるようにし
たことを特徴とするデジタル音声信号発生装置。