JP2014092723A - 音発生装置 - Google Patents

Abstract

【課題】波形メモリ音源において波形サンプルデータやＣＰＵが読み出すプログラムを記憶するメモリからのデータ読み出しを高速化し、同時発音数の増加やＣＰＵのより高速な動作を実現する、音発生装置を提供する。
【解決手段】波形データを記憶するメモリで、１回目の読み出しでは命令コードとアドレスを受け付けて当該アドレスのデータを出力し、２回目以降の読み出しでは命令コードを省略してアドレスのみを受け付けてデータを出力する、継続読出モードを設定できるメモリを設ける。アクセス部は、電源投入時等の最初の読み出しにおいて前記メモリを継続読出モードに設定し、音源部からの各チャンネル毎の波形サンプル要求に応じて命令コードを省略したアドレスのみによるアクセスを行うことにより、先頭アドレスからの波形サンプルを読み出して音源部に供給する。
【選択図】図１

Description

この発明は、命令コードを省略したデータ読み出しが可能なメモリを利用した音発生装置に関する。

従来より、楽音信号を生成するための、いわゆる波形メモリ音源が知られている。波形メモリ音源では、楽音発生指示に応じて波形メモリから波形データを読み出すことにより楽音信号を生成する。波形データを記憶しておく波形メモリとしては、例えば、ＲＯＭ（リードオンリメモリ）、フラッシュメモリ、ＲＡＭ（ランダムアクセスメモリ）などの各種の記憶装置が用いられる。

下記特許文献１は、内部にＣＰＵと音源部とを備える１チップの音源ＬＳＩを開示する。この音源ＬＳＩには、前記ＣＰＵが実行するプログラムと前記音源部が楽音生成に使用する波形サンプルデータを記憶した読み出し専用メモリが接続される。前記音源部は、時分割処理で複数チャンネル（ｃｈ）の楽音生成を行うため、各ｃｈのタイムスロットで、複数ビットパラレルのアドレスによって前記読み出し専用メモリをアクセスし、複数ビットパラレルのデータである波形サンプルを読み出す。並行して、前記ＣＰＵは、各種の制御動作を実行するために、複数ビットパラレルのアドレスによって前記読み出し専用メモリをアクセスし、複数ビットパラレルのデータである、制御プログラムの各プログラム命令を読み出して実行する。

特許第３１５２１９８号公報

上述した従来の波形メモリ音源で利用している波形メモリは、命令コードと読み出しアドレスを入力すると当該アドレスの波形サンプルデータを出力するメモリである。従って、メモリアクセスの手順は常に「命令コードと読み出しアドレスの入力→データ出力」であり、この手順にさらに高速化を図る余地は無かった。一方で波形メモリ音源では、全体として処理を高速化して同時発音数を増やしたいという要求がある。

また、上述の特許文献１に記載されているような読み出し専用メモリに波形サンプルデータとＣＰＵが実行するプログラムを記憶するタイプの電子楽器では、波形サンプルデータの読み出しと並行してＣＰＵによるプログラムの読み出しも行われるので、さらに波形サンプルデータの読み出し速度が抑えられてしまう。

本発明は、波形メモリ音源において波形サンプルデータやＣＰＵが読み出すプログラムを記憶するメモリからのデータ読み出しを高速化し、同時発音数の増加やＣＰＵのより高速な動作を実現する、音発生装置を提供することを目的とする。

上記目的を達成するため、請求項１に係る音発生装置は、複数の波形サンプルからなる波形データを記憶するメモリであって、第１回目の読み出しでは、命令コードとアドレスを受け付けて当該アドレスのデータを出力し、第２回目以降の読み出しでは、命令コードを省略してアドレスのみを受け付けて当該アドレスのデータを出力する、継続読出モードを設定できるメモリと、前記メモリへの読み出しアクセスを行うアクセス部と、各時分割チャンネル毎に、前記アクセス部に対して１つの読み出しアドレスＳＡを含む波形サンプル要求を発行し、該波形サンプル要求に応じて前記アクセス部から供給される波形サンプルに基づいて、音信号を生成する音源部とを備えており、前記アクセス部は、電源投入時またはリセット時の最初の読み出しにおいて、前記メモリを前記継続読出モードに設定し、前記音源部からの前記各チャンネル毎の波形サンプル要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記先頭アドレスＳＡからの波形サンプルを読み出して前記音源部に供給することを特徴とする。

請求項２に係る音発生装置は、複数の波形サンプルからなる波形データと、複数のプログラムコードからなる制御プログラムとを記憶するメモリであって、第１回目の読み出しでは、命令コードとアドレスを受け付けて当該アドレスのデータを出力し、第２回目以降の読み出しでは、命令コードを省略してアドレスのみを受け付けて当該アドレスのデータを出力する、継続読出モードを設定できるメモリと、前記メモリへの読み出しアクセスを行うアクセス部と、各時分割チャンネル毎に、前記アクセス部に対して１つの読み出しアドレスＳＡを含む波形サンプル要求を発行し、該波形サンプル要求に応じて前記アクセス部から供給される波形サンプルに基づいて、音信号を生成する音源部と、前記アクセス部に対して１つの読み出しアドレスＣＡを含むプログラムコードのフェッチ要求を発行し、該フェッチ要求に応じて前記アクセス部から供給されるプログラムコードを取り込んで前記制御プログラムを実行し前記音源部を制御するプロセッサとを備えており、前記アクセス部は、電源投入時またはリセット時の最初の読み出しにおいて、前記メモリを前記継続読出モードに設定し、前記音源部からの前記各チャンネル毎の波形サンプル要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記先頭アドレスＳＡからの波形サンプルを読み出して前記音源部に供給し、また、前記プロセッサから発行されるフェッチ要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記読み出しアドレスＣＡからのプログラムコードを読み出して前記プロセッサに供給することを特徴とする。

請求項３に係る音発生装置は、請求項２に記載の音発生装置において、前記アクセス部における各チャンネルのタイムスロットは、前記音源部からの波形サンプル要求が発生したときに、前記プロセッサからのフェッチ要求に応じたプログラムコードの読み出しが行われていたとしても、そのプログラムコードの読み出しが終わったあとに、前記音源部からの波形サンプル要求に応じた波形サンプルの読み出しを、その同じタイムスロット内で完了できるに十分の時間長を有していることを特徴とする。

本発明によれば、電源投入やリセット時に継続読出モードを設定することで、音源の各ｃｈの波形サンプルの読み出しを、命令コードを省略したアドレスによるアクセスで行うことができ、ｃｈ当たりのメモリアクセス時間が短縮され、音源部の同時発音数を増やすことができる。波形データと動作プログラムを１つのメモリに記憶する場合も、電源投入時に継続読出モードを設定することで、音源の音生成のための波形サンプルの読み出しと、プロセッサが実行するプログラムコードの読み出しとを、命令コードを省略したアドレスによるアクセスで行うことができ、音源部のより多くの同時発音数と、ＣＰＵのより高速な動作とを実現できる。さらに、アクセス部における各ｃｈのタイムスロットの時間長を、プロセッサからの読出指示に応じたプログラムコードの読み出しが行われていたとしても、そのプログラムコードの読み出しが終わったあとに、音源部からの読出指示に応じた波形サンプルの読み出しが完了できるに十分の時間長とすることで、プロセッサからのメモリアクセスがあっても、音源部の各ｃｈにおける音の生成が破綻しないようにできる。

この発明を適用した一実施形態である電子楽器のハードウェア構成図 シリアルフラッシュのメモリアクセスのタイミング図 ＣＰＵとシリアルフラッシュのアクセスタイミング図 ＣＰＵが実行するプログラムのフローチャート図

以下、図面を用いて本発明の実施の形態を説明する。

図１は、本発明の音発生装置を適用した一実施形態である電子楽器のハードウェア構成を示す。この電子楽器は、基板上に、それぞれが１つの半導体チップである音源ＬＳＩ（Large Scale Integrated-circuit）１００とシリアルフラッシュメモリ１２１を搭載し、さらに周辺回路として、ＬＰＦ（ローパスフィルタ）１２２、アンプおよびスピーカからなるサウンドシステム１２３、送信用のドライバや受信用のフォトカプラを含むＭＩＤＩ端子１２４、スキャン用配線およびそのドライバを含む操作子１２５、並びに、表示器１２６などを備える。シリアルフラッシュメモリ１２１には、音源ＬＳＩ１００のＣＰＵ１０１が実行するプログラム、および、音源ＬＳＩ１００が楽音信号を生成するために利用する波形サンプルデータが記憶されている。

音源ＬＳＩ１００の内部構成を説明する。中央処理装置（ＣＰＵ）１０１は、シリアルフラッシュ１２１等に記憶されているプログラムを読み込んで実行することにより、電子楽器全体や音源ＬＳＩ１００全体の動作を制御する処理装置である。１０２〜１０７は音源部を構成する各要素である。この音源部は、時分割動作で、複数チャンネル（ｃｈ）の楽音生成処理を行う。すなわち、この音源部は、いわゆる１ＤＡＣ周期（１サンプリング周期）をｃｈ数で分割した各時間区間（タイムスロット）で各ｃｈの楽音生成処理を行うものである。

音源レジスタ１０２は、各ｃｈの楽音生成処理を制御するための各種制御パラメータデータをセットする複数ｃｈ分の記憶領域を備えたレジスタである。ＣＰＵ１０１は、この音源レジスタ１０２の各ｃｈの領域に、そのｃｈの楽音生成を制御するための制御パラメータを書き込むことにより、音源部の各ｃｈの楽音生成処理を制御する。例えば、ＣＰＵ１０１は、新たな楽音の発音命令（その楽音の音高や強度などのデータを含むノートオンイベント）を受けたとき、その発音用に、音源部の複数のｃｈのいずれか１つを割り当て、音源レジスタ１０２のその割り当てたｃｈの領域に、生成すべき楽音の音高や強度を含むパラメータを設定し、さらに当該ｃｈに発音の開始を指示する発音指示を書き込む（ノートオンイベント処理）。これにより、音源部は、そのｃｈのタイムスロットでの楽音生成処理を開始する。なお、前記発音命令は、他の機器からＭＩＤＩ端子１２４経由で受信する場合もあるし、操作子１２５に含まれる鍵盤の鍵の操作に応じて、ＣＰＵ１０１自身が発生する場合もある。

発音指示が書き込まれたときの、その発音指示されたｃｈのタイムスロットにおける、音源部の各部１０２〜１０７の動作を説明する。アドレス発生部１０３は、音源レジスタ１０２に設定された開始アドレスを初期値として、サンプリング周期毎に、指定されたピッチシフト量に応じた速度で変化する読み出しアドレスを発生し、発生した読み出しアドレスの整数部を、２Ｗ（２ワード）要求の波形アドレスとして、シリアルフラッシュＩ／Ｆ１０８に対して波形サンプル要求を出力する。シリアルフラッシュＩ／Ｆ１０８は、受け取った波形アドレス（２Ｗ要求）に応じて、シリアルフラッシュ１２１に対して２Ｗアクセス（後述する図２（ｂ））を行い、その波形アドレスを先頭とする２波形サンプルを連続的に読み出す。補間部１０４は、該読み出された２波形サンプル間を、前記読み出しアドレスの小数部に応じて補間し、補間サンプルを生成する。音量変化制御部１０５は、音源レジスタ１０２に設定された音量エンベロープパラメータに基づいて、楽音の立ち上がりから立ち下がりまでの音量変化を表す音量エンベロープを発生し、サンプリング周期毎に入力する補間サンプルの振幅を、その音量エンベロープに基づいて制御する。このようにして、当該ｃｈの楽音波形サンプルが生成される。生成された当該ｃｈの楽音波形サンプルは、混合部１０６にて、他のｃｈで生成された楽音波形サンプルと混合され、さらに、ＤＡＣ部１０７にて、その混合サンプルがアナログ波形に変換され、ＬＰＦ１２２で雑音成分が除去され、サウンドシステム１２３にて放音される。

減衰指示が書き込まれたときの、その減衰指示されたｃｈのタイムスロットにおける、音源部の各部１０２〜１０７の動作を説明する。ＣＰＵ１０１は、生成中の楽音の減衰命令（その減衰すべき楽音の音高を含むノートオフイベント）を受けたとき、その減衰命令に含まれる音高で現在発音中のｃｈを探索し、そのｃｈが見つかれば、音源レジスタ１０２のそのｃｈの領域に楽音の減衰の開始または加速を指示する減衰指示を書き込む（ノートオフイベント処理）。これにより、音源部の音量変化制御部１０５は、そのｃｈの音量エンベロープの減衰を開始または加速し、その結果、そのｃｈの楽音波形サンプルの減衰が開始または加速される。音量エンベロープが所定値以下（聞こえない程度）に十分低下したｃｈは、発音停止状態とする。すなわち、音源部は、そのｃｈのタイムスロットでの楽音生成処理を停止し、アドレス発生部１０３からの波形アドレス（２Ｗ要求）が出力されなくなるので、シリアルフラッシュＩ／Ｆ１０８は、当該ｃｈについて、フラッシュメモリ１２１に対するアクセスを行わなくなる。当該ｃｈの読み出しは、次に同ｃｈが楽音生成に割り当てられて発音開始が指示されるまで停止される。

ノートオンやノートオフ以外の各種の楽音制御についても同様に、ＣＰＵ１０１が、音源レジスタ１０２の制御すべき楽音を生成中のｃｈの領域に、その楽音を制御するためのパラメータを書き込むことで、その楽音の特性を制御する。

ＭＩＤＩ端子１２４は、ＭＩＤＩ規格に準拠した不図示の外部ＭＩＤＩ機器を接続するための端子である。ＭＩＤＩ Ｉ／Ｏ１０９は、ＣＰＵ１０１の制御の下で、ＭＩＤＩ端子１２４に接続された外部ＭＩＤＩ機器から入力されるＭＩＤＩデータを音源ＬＳＩ１００に入力し、また、音源ＬＳＩ１００で生成されたＭＩＤＩデータをＭＩＤＩ端子１２４に接続された外部ＭＩＤＩ機器に出力するためのインターフェースである。操作子１２５は、電子楽器の操作パネル上に配置された各種パラメータの値を設定するための操作子や、演奏者が演奏情報を入力するための演奏操作子（鍵盤など）である。操作子Ｉ／Ｏ１１０は、ＣＰＵ１０１の指示に基づき、操作子１２５の操作状態をスキャンして、操作情報を入力するためのインターフェースである。表示器１２６は、ＣＰＵ１０１の指示に応じて各種のデータを表示するディスプレイである。表示Ｉ／Ｏ１１１は、表示器１２６に表示データを出力するためのインターフェースである。内部ＲＯＭ１１２は、ＣＰＵ１０１が起動時に実行するプログラムや、音源部の制御に用いる各種定数データや変換カーブなどを記憶した不揮発性のリードオンリメモリである。内部ＲＡＭ１１３は、ＣＰＵ１０１がワークエリアとして利用する揮発性メモリであり、ＣＰＵ１０１が実行するプログラムや、音源部の制御に用いる各種パラメータなどを記憶するために用いられる。これらメモリ１１２，１１３は、それぞれ、パラレルアドレスでアクセスすることにより、パラレルデータの読み出しないし書き込みを行える、通常のパラレル型メモリである。１１４は、これら各部を接続するバスラインであり、コントロールバス、データバス、およびアドレスバスを総称したものである。

シリアルフラッシュ１２１について詳しく説明する。上述したように、シリアルフラッシュ１２１は、各アドレスに１バイトのデータを記憶する不揮発性のメモリであって、それぞれＣＰＵ１０１が実行する一連の複数のプログラム命令からなる１乃至複数のプログラムと、それぞれ音源部が楽音生成に使用する一連の複数波形サンプルからなる１乃至複数の波形データとを記憶している。各プログラム命令のデータ長は、１ワード（１Ｗ）または２ワード（２Ｗ）であり、各波形サンプルのデータ長は２ワード（２Ｗ）である。通常のＮＯＲ型フラッシュメモリは、アドレスビット長に対応する数のアドレス端子と、データビット長に対応する数のデータ入出力用端子を備えるが、本実施形態で用いるシリアルフラッシュメモリ１２１は端子数が少なく、その少ない数の端子をアドレスやデータの入出力に共用してシリアルデータでアドレスやデータの入出力を行うシリアルメモリの一種である。本実施形態では、シリアルフラッシュメモリ１２１として８端子のものを用いる。図１では６本の端子（ピン）の名称を図示した。ＣＬＫはクロック信号を入力するピン、ＣＳはチップセレクト信号を入力するピン、ＩＯ１〜ＩＯ４はアドレスやデータの入出力に使用する４本のピンを示す。シリアルフラッシュメモリ１２１は、これらの６本のピンのほか、電源供給用のＶＣＣピンと接地用のＧＮＤピンを備える。

ＣＳピンに入力するチップセレクト信号は、デバイス操作の有効／無効を切り替える信号である。ＣＳピンが“１”のとき（ＣＳピンに所定の高レベル電圧を印加したとき）、シリアルフラッシュメモリ１２１は非選択状態すなわち読み出しや書き込みの動作をせずスタンバイしている状態にある。シリアルフラッシュメモリ１２１からデータを読み出すときは、ＣＳピンを“０”とし（ＣＳピンに所定の低レベル電圧を印加する）、次の８クロックを使って、ＩＯ１ピンにシリアルデータで８ビットの命令コードを入力する。読み出し命令としては、Read Data（命令コードは０３ｈ）、Fast Read（命令コードは０Ｂｈ）、Fast Read Dual IO（命令コードはＢＢｈ）、および、Fast Read Quad IO（命令コードはＥＢｈ）などがある。なお、ｘｘｈは１６進表記を示すものである。

Read Dataの場合、命令コード０３ｈの入力の後、２４クロックを使ってＩＯ１ピンにシリアルデータで２４ビットの初期アドレスを入力すると、次の８クロックでＩＯ２ピンから当該初期アドレスの１バイトがシリアルデータで出力される。その後は、ＣＳピンが“０”である間は、アドレスを入力しなくても、読み出しアドレスが前記初期アドレスから自動でインクリメントされ、連続するアドレスの各バイトデータがＩＯ２ピンからシリアルデータで出力される。ＣＳピンが“１”にされると、ＩＯ２ピンからのデータの出力が停止する。

なお、上述のＣＳピンが“０”である間、個別にアドレス指定することなく、読み出しアドレスが自動でインクリメントされて連続する各バイトデータを読み出す機能をSequential Readと呼ぶ。以下で説明するどの読み出し命令でもSequential Readを実行できる。

Fast Readは、上記Read Dataと同様に動作する読み出し命令であるが、Fast Readでは、アドレス入力の後、８クロックのダミークロックが挿入された後にＩＯ２ピンからのデータ出力が行われる。Fast Readでは、Read Dataよりクロックの周波数を高くすることができるので、連続するアドレスの一連のデータを高速に読み出すことができる。

Fast Read Dual IOの場合、命令コードＢＢｈの入力の後、２ピンを用いて２４ビットの初期アドレスを入力する。具体的には、ＩＯ１ピンとＩＯ２ピンを用いて、１クロックで並列に２ビット入力できるので、命令コードの後の１２クロックで２４ビットの初期アドレスを入力し、さらにその後の４クロックでモードを入力する。モードの入力の後、ＩＯ１ピンとＩＯ２ピンの機能が入力から出力へと切り替わり、次の４クロックで前記初期アドレスの１バイトがＩＯ１ピンとＩＯ２ピンから出力され、さらにSequential Readが行われる。

前記モードについて説明する。モードとしては、１６進のＡｘｈ（上位４ビットがＡｈであれば下位４ビットは任意の値で良い）かそれ以外の値（上位４ビットがＡｈ以外）を指定する。モードとしてＡｘｈが入力された場合、Continuous Read Mode（継続読出モード）となる。このモードに入った場合、ＣＳピンが“１”にされてデータ出力が一旦停止された後、再びFast Read Dual IOを発行するときは命令コードの入力を省略することができる。すなわち、ＣＳピンを“０”とした後（命令コードの入力を省略して）、ＩＯ１ピンとＩＯ２ピンを用いて１２クロックで２４ビットのアドレスを入力し、さらに４クロックで８ビットのモードを入力（引き続きContinuous Read Modeを続けたいときはＡｘｈを入力し、該モードをオフしたいときはＡｘｈ以外の値を入力）することで、ＩＯ１ピンとＩＯ２ピンから前記アドレスのデータを読み出すことができ、さらに引き続くデータをSequential Readで読み出せる。Continuous Read Modeによれば、命令コードを省略できるので、高速なランダムアクセスが実現できる。

Fast Read Quad IOは、Fast Read Dual IOと同様に動作する読み出し命令（命令コードＥＢｈ）である。Fast Read Dual IOではＩＯ１ピンとＩＯ２ピンの２ピンを利用してアドレスとモードの入力とデータ出力を行うが、Fast Read Quad IOではＩＯ１〜ＩＯ４の４ピンを用いてそれらの入出力を行う。また、Fast Read Dual IOではモード入力のための４クロックの後、直ちにＩＯ１ピンとＩＯ２ピンの機能が入力から出力に切り替えられてデータ出力が始まるが、Fast Read Quad IOではモード入力のための２クロックの後、ダミーの４クロックが挿入されてからＩＯ１〜ＩＯ４の機能が切り替えられてデータ出力が開始される。その後、引き続くデータをSequential Readで読み出せる。また、Fast Read Quad IOでもContinuous Read Modeの指定が可能である。なお、ＩＯ１〜ＩＯ４の４ピンを用いてデータ入出力を行うQuad命令を利用する場合は、シリアルフラッシ１２１内のステータスビット中のＱＥ（Quadイネーブル）モードを予めオンに設定しておく必要がある。

図２は、シリアルフラッシュ１２１におけるメモリアクセスのタイミング図である。シリアルフラッシュ１２１は、各アドレスに１バイトのデータが記憶されている。すなわち、アドレスを指定することでバイト単位でデータを読み出せるものとする。

比較のため、図２（ｃ）に、従来より使われているＮＯＲ型フラッシュメモリ（ＳＲＡＭタイプ）の２ワードアクセスのタイミング図を示す。このフラッシュメモリは、２４本のアドレス端子と１６本のデータ端子を備え、該アドレス端子に２４ビットパラレルのアドレスを入力して、データ端子からは当該アドレスに記憶された１ワード（１６ビット）をパラレルデータとして読み出すものである。「ＭＣＫ」はクロック信号を示す。ここでは３３ＭＨｚ強の周波数のクロック信号とする。「アドレス」は２４ビットのアドレスを入力するタイミング、「データ」は当該アドレスのデータが出力されるタイミングを示す。

図２（ａ）は本実施形態のシリアルフラッシュ１２１の第１回目の１ワードアクセスのタイミング図、図２（ｂ）は本実施形態のシリアルフラッシュ１２１の第２回目以降の２ワードアクセスのタイミング図を示す。ここでは、Fast Read Quad IO命令でContinuous Read Modeを指定する場合を例として説明する。

図２（ａ）および（ｂ）の「ＣＬＫ」はクロック信号を示す。図２（ｃ）の従来例のクロック信号ＭＣＫが３３ＭＨｚ強であったのに対し、本実施形態の音源ＬＳＩのクロック信号ＣＬＫは、その２倍の６６ＭＨｚ強の周波数のクロック信号とした。図２（ａ）〜（ｃ）は、ほぼ同じタイムスケールで図示している。

図２（ａ）の第１回目のアクセスでは、２０１の時点でＣＳを“０”とし、次の８クロックの期間２０２でＩＯ１ピンにＥＢｈ（Fast Read Quad IOの命令コード）を入力し、次の６クロックの期間２０３でＩＯ１〜ＩＯ４の４ピンを使って２４ビットのアドレスを入力し、次の２クロックの期間２０４でＩＯ１〜ＩＯ４の４ピンを使って８ビットのモードを入力する。モードは、Continuous Read Modeを指定するＡｘｈを入力する。ダミー期間２０５の後、次の４クロックの期間２０６でＩＯ１〜ＩＯ４の４ピンを使って前記アドレスの１バイトおよび次のアドレスの１バイト（合わせて１６ビット）を読み出している。２０７の時点でＣＳを“１”として、第１回目の１ワードアクセスを終える。もちろんＣＳを“０”のままにすれば、Sequential Readにより連続してデータを読み出すことができる。

Continuous Read Modeが指定されているので、これに続けて行われる、Fast Read Quad IO 命令を用いた第２回目以降のアクセスでは命令コードの入力を省略できる。従って、図２（ｂ）では、２１１の時点でＣＳを“０”とした後、命令コードの入力を省略して、直ちに８クロックの期間２１２で２４ビットのアドレスと８ビットのモードの入力を行える。ダミーの期間２１３の後、８クロックの期間２１４で前記アドレスから連続する２ワード（１６ビット×２）を読み出している。

図２（ｂ）から分かるようにContinuous Read Modeを使うことで、２０クロック強で２ワードを読み出すことができる（マージンは１〜数クロック）。ほぼ同じ時間スケールの図２（ｃ）の従来のパラレルメモリのアクセスでも同じ程度の時間で２ワードを読み出している。すなわち、シリアルフラッシュを利用して、従来のパラレルメモリと同程度のアクセス速度を確保することができる。パラレルメモリを使うと長い配線のラインを生じ、それが放射される電磁波（ノイズとなる）の量を増やす原因になる場合があるが、本実施形態のようなシリアルフラッシュを利用すればチップのピン数が少ないので配線を短くすることができ、不要な電磁波の放射量を抑えることができる。

図３は、ＣＰＵ１０１と音源部（のアドレス発生部１０３）によるシリアルフラッシュ１２１のアクセスタイミング例を示す。３０１は、音源部のアドレス発生部１０３で波形の読み出しアドレス（波形アドレス）を出力して波形サンプル要求（２Ｗ要求）をシリアルフラッシュＩ／Ｆ１０８に発行し、該波形サンプル要求に応じてシリアルフラッシュＩ／Ｆ１０８から出力される当該波形アドレスからの２波形サンプル（２ワード）を音源部で受け取る、アクセスタイミング例を示す。３０２は、ＣＰＵ１０１が、プログラムカウンタが示す読み出しアドレス（命令アドレス）を出力してフェッチ要求（１Ｗ要求または２Ｗ要求）をシリアルフラッシュＩ／Ｆ１０８に発行し、該フェッチ要求に応じてシリアルフラッシュＩ／Ｆ１０８から出力される当該命令アドレスを先頭とするプログラム命令（１ワードまたは２ワード）をＣＰＵ１０１が取り込む、アクセスタイミング例を示す。３０３は、シリアルフラッシュＩ／Ｆ１０８が、上記波形サンプル要求やフェッチ要求を受け、シリアルフラッシュ１２１にアクセスして１ワードないし２ワードのデータを読み出している期間（１Ｗないし２Ｗアクセス期間）を示す。

図３に示される動作に先立って、図２（ａ）のFast Read Quad IO 命令を用いた１回目のアクセスが、シリアルフラッシュ１２１に対して行われており、そこでContinuous Read Mode が指定されているので、ここでは、シリアルフラッシュ１２１に対するFast Read Quad IOアクセスが、全て図２（ｂ）のContinuous Read Modeの態様で行われる。また、図３では、音源部の第２ｃｈと第３ｃｈとで楽音生成が進行中であり、アドレス発生部１０３は、第２ｃｈと第３ｃｈのタイムスロットにおいて、それぞれ２Ｗ要求の波形アドレスをシリアルフラッシュＩ／Ｆ１０８に対して出力（波形サンプル要求）する。ここでの波形アドレスが「２Ｗ要求」であるのは、補間部１０４でのサンプル間補間用に、連続する２波形サンプルを供給するためである。波形アドレス（２Ｗ要求）を受け取ったシリアルフラッシュＩ／Ｆ１０８は、同じｃｈのタイムスロット内において、シリアルフラッシュ１２１に対して２Ｗアクセス（図２（ｂ））を行い、その波形アドレスを先頭とする２ワード（２波形サンプル）を読み出して補間部１０４に供給する。なお、シリアルフラッシュＩ／Ｆ１０８は、発音していないｃｈのタイムスロットでは、シリアルフラッシュ１２１に対して全くアクセスしない。

一方で、ＣＰＵ１０１は、シリアルフラッシュ１２１から動作プログラムを読み出して実行する。動作プログラムには、１ワードのプログラム命令と、２ワードのプログラム命令が混在している。ＣＰＵ１０１からの１Ｗ要求の命令アドレスの出力（フェッチ要求）に応じて、シリアルフラッシュＩ／Ｆ１０８は、シリアルフラッシュ１２１に対して１Ｗアクセス（図２（ｂ）の例より４クロック短い）を行い、その命令アドレスを先頭とする１ワード（１プログラム命令）を読み出してＣＰＵ１０１に供給する。また、ＣＰＵ１０１からの２Ｗ要求の命令アドレスの出力（フェッチ要求）に応じて、シリアルフラッシュＩ／Ｆ１０８は、シリアルフラッシュ１２１に対して２Ｗアクセス（図２（ｂ））を行い、その命令アドレスを先頭とする２ワード（１プログラム命令）を読み出してＣＰＵ１０１に供給する。

矢印３１１は、音源部のアドレス発生部１０３から第２ｃｈのタイムスロットで出力された第２ｃｈの波形アドレス（２Ｗ要求）が、シリアルフラッシュＩ／Ｆ１０８に受け付けられた時点を示す。この場合は、ＣＰＵ１０１からシリアルフラッシュ１２１へのアクセスがなされていなかったため、出力された２Ｗ要求は、当該タイムスロットの開始時点で直ちにシリアルフラッシュＩ／Ｆ１０８によって受け付けられる。そして、シリアルフラッシュＩ／Ｆ１０８は、時点３１１からの２０クロック強の期間３１２に、シリアルフラッシュ１２１に対する２Ｗアクセス３１２を行い、当該波形アドレスを先頭とする２ワード（２波形サンプル）を読み出す。読み出された２波形サンプルは、２Ｗアクセス３１２が完了した時点で、補間部１０４の読み出しバッファ（図示せず）に一時的に記憶される。補間部１０４は、アドレス発生部１０３のタイムスロット（第iｃｈ）より１ｃｈ分遅れたタイムスロット（第i-1ｃｈ）で動作しており、各タイムスロット（第i-1ｃｈ）の先頭からの所定期間（例えば、図３の期間３１４）に、読み出しバッファに格納されている２波形サンプルを用いて、第i-1ｃｈの補間サンプル（図３では、第２ｃｈの補間サンプル）生成のためのサンプル間補間処理を実行する。そのため、各タイムスロットの補間処理に用いる２波形サンプルは、その補間処理の開始時点までに読み出しバッファに用意しておく必要がある。

一方、ＣＰＵ１０１は、音源部とは独立に、動作プログラムの各プログラム命令の読み出し要求（フェッチ要求）を行う。期間３１５は、ＣＰＵ１０１が読み出しアドレスである命令アドレス（１Ｗ要求）をシリアルフラッシュＩ／Ｆ１０８に対して出力する期間である。ＣＰＵ１０１がその１Ｗ要求を出力し始めた時点（期間３１５の先頭）では、音源部のためのフラッシュメモリ１２１に対するアクセス３１２がなされており、それが終わるまで当該１Ｗ要求に応じたアクセスは待たされる。そして、アクセス３１２終了後の時点３１６で、当該１Ｗ要求がシリアルフラッシュＩ／Ｆ１０８に受け付けられる。シリアルフラッシュＩ／Ｆ１０８は、続く１６クロック強の期間３１７に、シリアルフラッシュ１２１に対する１Ｗアクセス３１７を行い、当該命令アドレスを先頭とする１ワード長の１プログラム命令を読み出す。該読み出しの完了時点（期間３１７の末尾）で、フラッシュメモリＩ／Ｆ１０８からＣＰＵ１０１に、読み出されたプログラム命令が供給され、ＣＰＵ１０１はそのプログラム命令をフェッチする。ＣＰＵ１０１は、フェッチした当該プログラム命令を自装置内の制御手順に従ってデコード・実行する。

この１Ｗ要求に続けて、ＣＰＵ１０１は、次の命令アドレス（２Ｗ要求）を出力する。この時点（期間３１８の先頭）では、音源部のためのフラッシュメモリ１２１アクセスは行われていないので、当該２Ｗ要求は、シリアルフラッシュＩ／Ｆ１０８によって直ちに受け付けられ、続く２０クロック強の期間３１９に、フラッシュメモリ１２１に対して、対応する２Ｗアクセス３１９が行われる。シリアルフラッシュＩ／Ｆ１０８は、期間３１９の終わりに、２Ｗアクセス３１９により読み出された２ワード長の１プログラム命令をＣＰＵ１０１に供給し、ＣＰＵ１０１はそのプログラム命令をフェッチする。

さらに、第３ｃｈのタイムスロットの開始時点で、音源部のアドレス発生部１０３は、第３ｃｈの波形アドレス（２Ｗ要求）をシリアルフラッシュＩ／Ｆ１０８に対して出力するが、ＣＰＵ１０１のためのフラッシュメモリ１２１に対する２Ｗアクセス３１９が行われており、第３ｃｈの２Ｗ要求は、そのアクセス３１９が終わるまで待たされる。期間３１９の終了後の時点３２０で、シリアルフラッシュＩ／Ｆ１０８は、第３ｃｈの２Ｗ要求を受け付け、２０クロック強の２Ｗアクセス３２１を実行する。これにより、フラッシュメモリ１２１から第３ｃｈの補間処理に用いる２波形サンプル（２ワード）が読み出され、読み出しバッファに格納される。

以上のような音源部とＣＰＵ１０１によるシリアルフラッシュ１２１へのアクセスの競合は、シリアルフラッシュＩ／Ｆ１０８により調停される。特に、音源部からの２Ｗ要求に応じた２Ｗアクセスは、補間部１０４の補間処理の開始まで、というデッドラインがあるため、ＣＰＵ１０１からの１Ｗ要求ないし２Ｗ要求に応じたアクセスより優先的に実行される。すなわち、シリアルフラッシュ１２１に対して新たなアクセスを行える時点において、音源部からの２Ｗ要求と、ＣＰＵ１０１からの１Ｗ要求または２Ｗ要求とが共に出力されていた場合、シリアルフラッシュＩ／Ｆ１０８は、音源部からの２Ｗ要求に応じた２Ｗアクセスを実行する。ただし、図３で説明したように、ＣＰＵ１０１のためのフラッシュメモリ１２１アクセス中に、音源からの２Ｗ要求が出力されても、その２Ｗ要求に応じた２Ｗアクセスを割り込み実行することはない。また、１ｃｈ分のタイムスロットは、アドレス発生部１０４のあるｃｈのタイムスロットの開始時点で、運悪く、フラッシュメモリＩ／Ｆ１０８がＣＰＵ１０１のための最長のアクセス（ここでは２Ｗアクセス）を開始したとしても、同じタイムスロット内にそのｃｈのための所定ビット長のアクセス（ここでは２Ｗアクセス）が完了できるよう、該最長のアクセスと該所定長のアクセスとが行えるだけの時間長（ここでは２Ｗアクセス×２回に１〜１０クロック程度のマージンを加えた時間長）を有するよう設計されている。

図４（ａ）は、本実施形態の電子楽器の電源オンあるいはリセット時にＣＰＵ１０１が実行する起動プログラムの動作を示す。この起動プログラムは内部ＲＯＭ１１２に記憶されており、電源オンあるいはリセット時には、ＣＰＵ１０１が当該起動プログラムを実行するように設定されている。ＣＰＵ１０１は、ステップ４０１でシリアルフラッシュ１２１の状態をリセット（格納されているデータは不変）し、ステップ４０２で、シリアルフラッシュＩ／Ｆ１０８を用いて、シリアルフラッシュ１２１から、モードを初期化するためのプログラムを読み出して内部ＲＡＭ１１３にロードし、プログラムカウンタが示す命令アドレス（ＣＰＵ１０１が実行するプログラム命令のアドレス）を、該ロードした初期化プログラムの開始点（最初に実行すべきプログラム命令のアドレス）にジャンプさせる。これにより、ＣＰＵ１０１は、内部ＲＡＭ１１３から初期化プログラムのプログラム命令を１つずつ順次読み出して実行するようになる。なお、ステップ４０２における、シリアルフラッシュ１２１に対する読み出しアクセスには、何らモードを設定しなくても実行可能な読み出し命令（例えば、命令コード０３ｈのRead Data）が用いられる。

図４（ｂ）は、上記内部ＲＡＭ１１３にロードして実行される初期化プログラムの処理手順を示す。ステップ４１１では、ＣＰＵ１０１は、シリアルフラッシュＩ／Ｆ１０８を用いて、シリアルフラッシュ１２１のレジスタから、メーカー名、メモリタイプ、容量等の情報と、現在の各種ステータスを示すステータスビット（複数ビット）とを読み出して、Fast Read Quad IO命令を有効にするモード（ＱＥモード）を特定する。ここで特定されるＱＥモードは、メーカーやメモリタイプによって異なる場合がある。ステップ４１２で、ＱＥモードのステータスビットが「１」であるか否か、すなわち、シリアルフラッシュ１２１が既にＱＥモードに設定されているか否かを判定する。ＱＥモードに設定されていなければ、ＣＰＵ１０１は、ステップ４１３で、シリアルフラッシュＩ／Ｆ１０８を用いて、フラッシュメモリ１２１をＱＥモードに初期設定する。ステップ４１４では、シリアルフラッシュＩ／Ｆ１０８に、シリアルフラッシュメモリ１２１に対する、Fast Read Quad IO命令（ＥＢｈ）を用いた第１回目のワードアクセス（図２（ａ））を行わせる。この読み出しアクセスはダミーであり、読み出されたデータは使用してもしなくても良い。また、この読み出しアクセスは、モードとしてContinuous Read Mode（Ａｘｈ）を指定したものであり、これ以降のシリアルフラッシュＩ／Ｆ１０８によるフラッシュメモリ１２１からのデータ読み出しは、全て、図２（ｂ）で説明した命令コード（ＥＢｈ）を省略したFast Read Quad IO命令による読み出しアクセスとされる。

その後、ＣＰＵ１０１は、プログラムカウンタの示す命令アドレスを、シリアルフラッシュ１２１に格納されている制御プログラムの開始点にジャンプさせる。これにより、ＣＰＵ１０１は、フラッシュメモリ１２１に記憶された制御プログラムのプログラム命令を１つずつ順次実行するようになる。より詳細に述べると、ＣＰＵ１０１は、プログラムカウンタの示す命令アドレスが変化する毎に、そのアドレスの１ワードないし２ワードのプログラム命令を要求する命令アドレスをシリアルフラッシュＩ／Ｆ１０８に対して出力（フェッチ要求）する。シリアルフラッシュＩ／Ｆ１０８は、該命令アドレス（１Ｗ要求ないし２Ｗ要求）に応じて、フラッシュメモリ１２１に対する命令コードを省略したFast Read Quad IOアクセス（図２（ｂ））を行い、フラッシュメモリ１２１から１ワードないし２ワードの１プログラム命令を読み出す。そして、読み出された１プログラム命令が、ＣＰＵ１０１によってフェッチされ実行される。

図４（ｃ）は、ＣＰＵ１０１によって、図４（ｂ）の初期化プログラムの後に実行される当該制御プログラムの手順を示す。まずステップ４２１で初期設定を実行する。ステップ４２２で、操作子１２５の操作や、ＭＩＤＩ Ｉ／Ｏ１２４等でのデータ受信や、音源からの状態通知や、図示しないタイマによる時間割込などの各種イベントの発生を検出し、ステップ４２３でイベントがあったとき、ステップ４２４でそのイベントに応じた処理を実行する。その後はステップ４２２に戻り、イベントの検出からの処理を繰り返す。ここでの処理の具体例としては、既に説明したノートオンイベントに応じたノートオンイベント処理、ノートオフイベントに応じたノートオフイベント処理以外にも、操作子の操作に応じて音色を調整する音色エディット処理や、タイマ割込に応じた自動演奏や自動伴奏の処理などがある。

なお、上記実施形態では、電源投入後の、シリアルフラッシュＩ／Ｆ１０８による、シリアルフラッシュ１２１をContinuous Read Modeに設定するための最初のダミーリードが、ＣＰＵ１０１の指示で行われていたが、音源部からの指示に応じて行われるようにしてもよい。また、上記実施形態では、ＱＥモードによる４ＩＯ読み出し命令（上述のFast Read Quad IO命令のようにシリアルフラッシュのピンを４本使用してアドレス指定とデータ出力とをそれぞれ（１クロックで）４ビットずつ行う４ピン双方向高速読み出し命令を「４ＩＯ読み出し命令」と呼ぶ。同様に、ピンをｎ本使用してアドレス指定とデータ出力とをそれぞれｎビットずつ行うｎピン双方向高速読み出し命令を「ｎＩＯ読み出し命令」と呼ぶ。）を使用したが、２ＩＯ読み出し命令を使用しても良い。また、将来、シリアルフラッシュに、６ＩＯ読み出し命令や８ＩＯ読み出し命令等が実装されたときには、４ＩＯ読み出し命令の代わりにそれらを使用してもよい。

上記実施形態では、ＣＰＵ１０１がシリアルフラッシュ１２１から読み出しつつ実行するプログラムの１つのプログラム命令は１Ｗ命令または２Ｗ命令としたが、１つのプログラム命令の長さは任意である。また、ＣＰＵ１０１は、１度の読み出しアクセスでシリアルフラッシュ１２１から複数のプログラム命令を読み出して一時記憶しておき、順次実行するようにしてもよい。例えば、上記実施形態では、次に読み出すべきプログラム命令が１Ｗ命令ならＣＰＵ１０１からフラッシュメモリ１２１に１Ｗ要求を発行して１Ｗのプログラム命令をフェッチし、次に読み出すべきプログラム命令が２Ｗ命令ならＣＰＵ１０１からフラッシュメモリ１２１に２Ｗ要求を発行して２Ｗのプログラム命令をフェッチしているが、次およびその次に読み出すべきプログラム命令が何れも１Ｗ命令であったとき、ＣＰＵ１０１からフラッシュメモリ１２１に２Ｗ要求を発行して２つの１Ｗのプログラム命令をフェッチし順次実行するようにしても良い。

ＣＰＵによっては、１回のフェッチで複数ワードのプログラムコードを読み込み、ＣＰＵ内部の命令バッファに補充して保持しておき、順次、命令をデコード・実行するものがあるので、ＣＰＵ１０１としてそのような機能を持つものを使用すれば、１度の読み出しアクセスでシリアルフラッシュ１２１から複数ワードのプログラムコードを読み出し、順次デコード・実行させることができる。この場合、シリアルフラッシュ１２１から読み出されるプログラムコードは、命令バッファの空きやＣＰＵ内部の実行のスケジューリングに応じて補充するものであるので、必ずしも命令単位の読み出しでなくてもよい。読み出すべきプログラムコードは、プログラムカウンタの進行に応じたアドレスに格納されているが、必ずしもプログラムカウンタで指し示すアドレスから読み出しが開始されるとは限らず、１度の読み出しで、複数ワードからなる１命令の途中から読み出しを開始したり、あるいは１つの命令の途中で読み出しを終えたりしてもよい。従って、ＣＰＵ１０１からフラッシュメモリ１２１へのプログラムコードの読み出し要求は、１Ｗであったり２Ｗであったりする可変長であるが、命令単位とは限らない。

また、上記実施形態では図３の期間３１５や３１８でＣＰＵ１０１がフェッチ要求を発行してプログラム命令をフェッチすると説明したが、ＣＰＵ１０１内にフェッチされた当該命令の「デコード」や「実行」は、必ずしもプログラム命令をフェッチしたのと同じタイムスロット内で行われるとは限らない。ＣＰＵによってはパイプライン処理を行うものもあるので、フェッチしたタイミングより所定クロック後にデコードや実行が為される場合もある。フェッチが為された後のデコードや実行などの処理は、ＣＰＵの内部的な制御手順によれば良い。

また、シリアルフラッシュ１２１に格納されたプログラムは命令を表すコードのみならず定数データを表すコードを含んでいてもよい。例えば、シリアルフラッシュ１２１にはプログラムの一部として読み出し専用の定数データが納められており、プロセッサはそのデータをロードする命令を実行することがある。その場合、プロセッサは命令をフェッチし、デコードし、デコード結果に応じてシリアルフラッシュ１２１からデータを読み出してレジスタに格納する。このような定数データを表すプログラムコードを読み出す場合も、ＣＰＵ１０１からフラッシュメモリ１２１に読み出し要求を発行して読み出すようにしてよく、その一度に読み出すデータサイズも実行状況によって１Ｗであったり２Ｗであったりする。

上記実施形態では、波形サンプルと制御プログラムを記憶する記憶装置としてシリアルフラッシュを使用したが、シリアルフラッシュの代わりに、アドレスとデータのビット数分のピンが設けられたパラレルにデータ読み出し可能なメモリ（ただし、Sequential ReadやContinuous Read Modeの機能を備えたものとする）を使用しても良い。その場合、基板上の配線はコンパクトにはできないが、Sequential ReadやContinuous Read Modeの機能により、メモリアクセス時間が短縮されるので、音源部の同時発音数を増やすことができる。

１０１…中央処理装置（ＣＰＵ）、１０２…音源レジスタ、１０３…アドレス発生部、１０４…補間部、１０５…音量変化制御部、１０６…混合部、１０７…ＤＡＣ（デジタルアナログ変換器）、１０８…シリアルフラッシュＩ／Ｆ、１０９…ＭＩＤＩ Ｉ／Ｏ、１１０…操作子Ｉ／Ｏ、１１１…表示Ｉ／Ｏ、１１２…内部ＲＯＭ、１１３…内部ＲＡＭ、１１４…内部バスライン、１２１…シリアルフラッシュメモリ、１２２…ＬＰＦ、１２３…サウンドシステム。

Claims (3)

1. 複数の波形サンプルからなる波形データを記憶するメモリであって、第１回目の読み出しでは、命令コードとアドレスを受け付けて当該アドレスのデータを出力し、第２回目以降の読み出しでは、命令コードを省略してアドレスのみを受け付けて当該アドレスのデータを出力する、継続読出モードを設定できるメモリと、
   前記メモリへの読み出しアクセスを行うアクセス部と、
   各時分割チャンネル毎に、前記アクセス部に対して１つの読み出しアドレスＳＡを含む波形サンプル要求を発行し、該波形サンプル要求に応じて前記アクセス部から供給される波形サンプルに基づいて、音信号を生成する音源部と
   を備えており、
   前記アクセス部は、電源投入時またはリセット時の最初の読み出しにおいて、前記メモリを前記継続読出モードに設定し、前記音源部からの前記各チャンネル毎の波形サンプル要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記先頭アドレスＳＡからの波形サンプルを読み出して前記音源部に供給する
   ことを特徴とする音発生装置。
2. 複数の波形サンプルからなる波形データと、複数のプログラムコードからなる制御プログラムとを記憶するメモリであって、第１回目の読み出しでは、命令コードとアドレスを受け付けて当該アドレスのデータを出力し、第２回目以降の読み出しでは、命令コードを省略してアドレスのみを受け付けて当該アドレスのデータを出力する、継続読出モードを設定できるメモリと、
   前記メモリへの読み出しアクセスを行うアクセス部と、
   各時分割チャンネル毎に、前記アクセス部に対して１つの読み出しアドレスＳＡを含む波形サンプル要求を発行し、該波形サンプル要求に応じて前記アクセス部から供給される波形サンプルに基づいて、音信号を生成する音源部と、
   前記アクセス部に対して１つの読み出しアドレスＣＡを含むプログラムコードのフェッチ要求を発行し、該フェッチ要求に応じて前記アクセス部から供給されるプログラムコードを取り込んで前記制御プログラムを実行し前記音源部を制御するプロセッサと
   を備えており、
   前記アクセス部は、電源投入時またはリセット時の最初の読み出しにおいて、前記メモリを前記継続読出モードに設定し、前記音源部からの前記各チャンネル毎の波形サンプル要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記先頭アドレスＳＡからの波形サンプルを読み出して前記音源部に供給し、また、前記プロセッサから発行されるフェッチ要求に応じて、命令コードを省略したアドレスのみによるアクセスを行うことにより、前記読み出しアドレスＣＡからのプログラムコードを読み出して前記プロセッサに供給する
   ことを特徴とする音発生装置。
3. 請求項２に記載の音発生装置において、
   前記アクセス部における各チャンネルのタイムスロットは、前記音源部からの波形サンプル要求が発生したときに、前記プロセッサからのフェッチ要求に応じたプログラムコードの読み出しが行われていたとしても、そのプログラムコードの読み出しが終わったあとに、前記音源部からの波形サンプル要求に応じた波形サンプルの読み出しを、その同じタイムスロット内で完了できるに十分の時間長を有している
   ことを特徴とする音発生装置。

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