WO2006075374A1 - 半導体装置及びそのテスト方法 - Google Patents

半導体装置及びそのテスト方法 Download PDF

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semiconductor device
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Hideki Hayashi
Masahiro Yoshida
Toru Hiraoka
Masayoshi Misawa
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Hitachi Ulsi Systems Co., Ltd.
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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG

Definitions

  • the present invention relates to a semiconductor device and a test method thereof, and more particularly to a technology effective when applied to a BIST (Built In Self Test) technology of a semiconductor device.
  • BIST Built In Self Test
  • the scan method improves the observability and controllability of the flip-flop by converting the circuit so that the memory elements in the circuit under test to be tested can be freely accessed during the test. For example, during a scan test, using the scan chain from the scan input to the scan output, set the test data required for each flip-flop, apply that data to the combinational circuit, and output the output from the combinational circuit to each flip-flop. The scan output force is also read sequentially and observed.
  • BIST incorporates a test function in a semiconductor chip and enables testing of a semiconductor chip without using an expensive LSI tester.
  • BIST consists of a test pattern generator, output pattern compressor, expectation value and comparator.
  • Patent Document 1 discloses a method for adjusting the timing margin of a clocked system. There is something that was done. This method sets the initial or default frequency of the clock, runs a test such as BIST on the clocked system, incrementally increases the clock frequency until the test fails, and fails the test. Then, adjust the clock control settings, run the test again at the failed frequency, and repeat the test while increasing the clock frequency until the test fails or the desired timing margin is reached.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-318730
  • the LSI is configured only with regular logic such as a memory or a single arithmetic unit, the expected value of the output relative to the input can be easily predicted, so the expected value is stored in the BIST. It is easy to install. Therefore, self-testing by BIST is possible without using expensive test equipment.
  • an object of the present invention is a technology capable of performing a self test by a BIST in a semiconductor device without inputting an expected value of a test device power in a semiconductor device including random logic such as a microprocessor. Is to provide.
  • a semiconductor device receives a test pattern generation circuit and a test pattern generated by the test pattern generation circuit, and performs a first test and a second operation according to a first operation condition.
  • a circuit under test in which a second test according to a condition is executed, a first register holding a result of the first test, a second register holding a result of the second test, and the first register A comparison circuit for comparing the result of the first test held in the first register and the result of the second test held in the second register, and based on the comparison result by the comparison circuit
  • the operating condition of 1 It is characterized in that it is correct operating conditions.
  • the semiconductor device test method according to the present invention is generated in the first step under the first step of generating a test pattern and the loose first operating condition in which a pass is guaranteed.
  • the second step of executing the first test by inputting the test pattern to the circuit under test, the third step of holding the result of the first test in the first register, and the first operation condition A fourth step of executing the second test by inputting the test pattern generated in the first step to the circuit under test under the stricter second operating condition, and the second test result as the second test result.
  • the fifth step held in the first register is compared with the result of the first test held in the first register and the result of the second test held in the second register.
  • a sixth step to be performed and the sixth step It is characterized in that it has a seventh step of performing judgment of the comparison result based path Te Z off Ailment by.
  • the test efficiency of the semiconductor device is improved.
  • FIG. 1 is a block diagram showing a configuration and operation of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration and operation of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration and operation of a semiconductor device according to Embodiment 1 of the present invention. First, an example of the configuration of the semiconductor device according to the first embodiment will be described with reference to FIG.
  • the semiconductor device is, for example, an LSI (Large Scale Integrated Circuit) including random logic and BIST such as a microprocessor, a test pattern seed 101, and a random pattern generation circuit (test pattern generation circuit). 102, a circuit under test 103, a scan chain FF value compression circuit 104, a plurality of first registers 105 and second registers 106, a plurality of comparison circuits 107, and a test result determination circuit 108, etc. It is formed on one semiconductor substrate.
  • LSI Large Scale Integrated Circuit
  • the test pattern seed 101 is a compressed test pattern used for the test of the circuit under test 103.
  • Some "seed” that generate a random test pattern is a ROM (Read Only Memory) or the like. Stored in memory.
  • the “seed” has a good detection rate and is determined by failure diagnosis.
  • the random pattern generation circuit 102 decodes the test pattern seed 101 to generate a random pattern used for testing the circuit under test 103.
  • the circuit under test 103 is a circuit to be tested, and includes a plurality of random logic 109 that has power such as a combinational circuit, and a plurality of flip-flops (FF) 110 that form a scan chain.
  • a scan chain is set up for each clock group that controls timing.
  • the scan chain FF value compression circuit 104 compresses the FF value for each scan chain.
  • the first register 105 and the second register 106 hold the test results compressed by the scan chain FF value compression circuit 104 for each scan chain.
  • the first register 105 holds test results under the first loose operating condition (clock frequency, clock timing, power supply voltage, knock gate bias voltage, temperature, external noise, etc.) with guaranteed path.
  • the second register 106 holds the test result under the second operating condition that is stricter than the first operating condition.
  • the comparison circuit 107 is a circuit that compares the outputs of the first register 105 and the second register 106, respectively.
  • the test result determination circuit 108 is a circuit that determines the pass Z fail of the circuit under test 103 based on the comparison result of the comparison circuit 107. As a result of the comparison, if the outputs of the first register 105 and the second register 106 do not match, it is determined as fail.
  • the random pattern generation circuit 102 decodes the test pattern seed 101 to generate a random pattern used for the test of the circuit under test 103.
  • the initial value is scanned into the flip-flop 110 in the circuit under test 103 using the random pattern.
  • a test is executed under a loose first operating condition (clock frequency, clock timing, power supply voltage, back gate bias voltage, temperature, external noise, etc.) for which nose is guaranteed. For example, clock advance is performed at a loose timing.
  • clock advance is performed at a loose timing.
  • the scan-out result is compressed by the scan chain FF value compression circuit 104.
  • the compressed first test result is stored as “reference value” via the second register 106 in the first register 105.
  • the same random pattern (initial value) as before is scanned into the flip-flop 110 in the circuit under test 103.
  • the test is executed under the second operating condition that is stricter than the first operating condition.
  • the first operating condition and the second operating condition are the clock frequency, clock timing, power supply voltage, knock gate bias voltage, temperature, and external noise. Any one or more are different.
  • clock advance is performed at a clock timing that is stricter than the clock timing of the first operating condition. In this case, the expected value should be the same as the previous time.
  • the result of the flip-flop 110 after the clock advance is scanned out.
  • the scan-out result is compressed by the scan chain FF value compression circuit 104.
  • the second test result after data compression is stored in the second register 106.
  • the comparison circuit 107 compares and evaluates the first test result held by the first register 105 and the second test result held by the second register 106 for each scan chain. Then, the test result determination circuit 108 determines pass Z failure. At this time, if there is a scan chain with different values in the first register 105 and the second register 106, it is judged that the input logic of the scan chain is strict and the failure is determined.
  • random logic such as a microprocessor can be obtained by comparing the result of the test performed under the operating condition with a guaranteed path and the result of tightening the operating condition.
  • semiconductor devices it is possible to perform self-tests using BIST in the semiconductor device without inputting the expected value of expensive test equipment.
  • FIG. 2 is a block diagram showing the configuration and operation of the semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device according to the second embodiment is an application of the first embodiment, in which the clock timing is adjusted by BIST itself.
  • the semiconductor device of the second embodiment is different from the configuration of the first embodiment shown in FIG. 1 in that a clock timing control analysis circuit 201, a clock timing set value register 202, a clock timing generation circuit 203, A control circuit 204 is added and formed on the same semiconductor substrate.
  • the clock timing control analysis circuit 201 analyzes clock timing control based on the determination result of the test result determination circuit 108. For example, analyze the fail timing and the information power of the failed clock chain.
  • the clock timing setting value register 202 stores the clock timing setting value of the circuit under test 103, and the clock timing setting value is rewritten based on the analysis result by the clock timing control analysis circuit 201.
  • the clock timing generation circuit 203 generates clock timing based on the clock timing setting value in the clock timing setting value register 202.
  • the overall control circuit 204 is a circuit that issues an instruction to the test pattern seed 101, the clock timing generation circuit 203, and the like to perform overall control.
  • the timing control analysis circuit 201 rewrites the clock timing set value register 202 by determining, for example, that the clock timing of the clock group of the scan chain that caused the failure is delayed. Then, the clock timing generation circuit 203 changes the clock timing based on the clock timing setting value in the clock timing setting value register 202, and executes the test again. Repeat the above test to find the optimal clock timing. These tests are repeated for all test seed pattern and timing combinations. The test ends when the semiconductor device reaches the desired performance.
  • the optimal solution of the clock timing control set value is stored in the clock timing set value register 202, and the BIST operation is terminated.
  • the same effect as in the first embodiment can be obtained, and the clock timing can be adjusted by the BIST by itself.
  • the present invention is applicable to a semiconductor device (LSI) including random logic such as a microprocessor.
  • LSI semiconductor device
  • random logic such as a microprocessor.

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Abstract

　ランダムパターン生成回路（１０２）と、第１の動作条件による第１のテスト及び第２の動作条件による第２のテストが実行される被テスト回路（１０３）と、前記第１のテストの結果を保持する第１レジスタ（１０５）と、前記第２のテストの結果を保持する第２レジスタ（１０６）と、第１レジスタ（１０５）の値と第２レジスタ（１０６）の値との比較を行う比較回路（１０７）と、比較回路（１０７）による比較結果に基づいて被テスト回路（１０３）のパス／フェイルの判定を行うテスト結果判定回路（１０８）とを有し、前記第１の動作条件は、パスが保証されている緩い動作条件であり、前記第２の動作条件は、前記第１の動作条件よりも厳しい動作条件とすることにより、ランダムロジックを含む半導体装置において、テスト装置から期待値を入力することなく、半導体装置内のＢＩＳＴにより自己的なテストを行うことが可能となる。

Description

明 細 書
半導体装置及びそのテスト方法
技術分野
[0001] 本発明は、半導体装置及びそのテスト方法に関し、特に半導体装置の BIST (Buil t In Self Test)の技術に適用して有効な技術に関するものである。
背景技術
[0002] 本発明者が検討した技術として、例えば、半導体装置 (LSIなど)のテスト技術にお いては、以下の技術が考えられる。
[0003] テスト容易化設計の手法として、スキャン方式、 BISTなどがある。スキャン方式は、 テスト対象となる被テスト回路内の記憶素子がテスト時に自由にアクセス可能なように 回路を変換することにより、フリップフロップの可観測性と可制御性を向上させるもの である。例えば、スキャンテスト時に、スキャン入力からスキャン出力に至るスキャンチ エーンを利用して、各フリップフロップに必要なテストデータを設定し、そのデータを 組み合わせ回路に印加し、その組み合わせ回路の出力結果を各フリップフロップで 取り込んで、そのデータをスキャン出力力も順次読み出して観測する。また、 BISTは 、半導体チップ内にテスト機能を取り込み、高価な LSIテスタを使うことなく半導体チ ップのテストを可能にするものである。一般的に、 BISTは、テストパターン発生器、出 力パターン圧縮器、期待値と比較器などから構成される。
[0004] 一般的に、 LSIは、設計段階において、同一時刻にクロックが各回路部分に到達す るという理想的な仮定のもとに開発される。しかし、実際に製造された LSIは、製造ば らつきのために、クロックの各回路への到達タイミングにずれ（クロックスキュー）が生 じて誤動作する場合がある。そのため、製品歩留まりが低下し、 LSIの製造コストが上 昇する。近年の LSIの高密度化、高速化により、従来力 行われてきたマージン設計 の手法では、必要なタイミングマージンを確保することが困難になり、歩留まりが著し く低下する。そこで、製造後のクロックの調整が必要になってくる。このようなクロック 調整機能は、 LSIに搭載した BISTで自動的に行うことが望ま 、。
[0005] クロックドシステムのタイミングマージンを調整する方法としては、特許文献 1に記載 されたものがある。この方法は、クロックの初期周波数またはデフォルト周波数をセット し、 BISTなどのテストを、クロックドシステムに対して実行し、テストに失敗するまでク ロック周波数を増分的に増加し、テストに失敗した際に、クロック制御設定を調整し、 障害が発生した周波数でテストをもう一度実行し、テストが失敗するか所望のタイミン グマージンに達するまで、クロック周波数を高めながらテストを繰り返すというものであ る。
特許文献 1：特開 2001— 318730号公報
発明の開示
発明が解決しょうとする課題
[0006] ところで、前記のようなテスト技術にっ 、て、本発明者が検討した結果、以下のよう なことが明ら力となった。
[0007] 例えば、 LSIが、メモリや単体演算器のような規則論理のみ力 構成されるものであ れば、入力に対する出力の期待値が容易に予測できるので、期待値を BIST内に取 り込むことが容易である。そのため、高価なテスト装置を使用することなぐ BISTによ る自己的なテストが可能である。
[0008] し力し、 LSIが、マイクロプロセッサのようにランダムなロジックで構成されるものであ る場合、テストにおける期待値の規則性が乏しぐ期待値の生成が容易ではないため 、あら力じめ BIST内に期待値を格納することが困難である。そのため、 BISTによる 自己的なテストを行うことが困難であり、高価なテスト装置を使用して期待値との比較 を行うことが必要となる。さらに、 LSIを実際の装置に搭載した実使用環境に応じて、
LSI内部のクロックなどのタイミング設定を自動的 ·自己的に変更するような仕^ aみを 作ることが困難である。
[0009] そこで、本発明の目的は、マイクロプロセッサなどランダムなロジックを含む半導体 装置において、テスト装置力 期待値を入力することなぐ半導体装置内の BISTに より自己的なテストを行うことができる技術を提供することにある。
[0010] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図 面から明らかになるであろう。
課題を解決するための手段 [0011] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0012] すなわち、本発明による半導体装置は、テストパターン生成回路と、前記テストバタ ーン生成回路で生成されたテストパターンを入力し、第 1の動作条件による第 1のテ スト及び第 2の動作条件による第 2のテストが実行される被テスト回路と、前記第 1の テストの結果を保持する第 1のレジスタと、前記第 2のテストの結果を保持する第 2の レジスタと、前記第 1のレジスタに保持されている前記第 1のテストの結果と前記第 2 のレジスタに保持されている前記第 2のテストの結果との比較を行う比較回路と、前記 比較回路による比較結果に基づいて前記被テスト回路のパス Zフェイルの判定を行 う判定回路とを有し、前記第 1の動作条件は、パスが保証されている緩い動作条件で あり、前記第 2の動作条件は、前記第 1の動作条件よりも厳しい動作条件であることを 特徴とするものである。
[0013] また、本発明による半導体装置のテスト方法は、テストパターンを生成する第 1ステ ップと、パスが保証されている緩い第 1の動作条件で、前記第 1のステップで生成され たテストパターンを被テスト回路に入力して第 1のテストを実行する第 2ステップと、前 記第 1のテストの結果を第 1のレジスタに保持する第 3ステップと、前記第 1の動作条 件より厳しい第 2の動作条件で、前記第 1のステップで生成されたテストパターンを被 テスト回路に入力して第 2のテストを実行する第 4ステップと、前記第 2のテストの結果 を第 2のレジスタに保持する第 5ステップと、前記第 1のレジスタに保持されている前 記第 1のテストの結果と前記第 2のレジスタに保持されている前記第 2のテストの結果 との比較を行う第 6ステップと、前記第 6ステップによる比較結果に基づ 、てパス Zフ エイルの判定を行う第 7ステップとを有することを特徴とするものである。 発明の効果
[0014] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば、以下のとおりである。
[0015] すなわち、本発明による半導体装置及びそのテスト方法によれば、半導体装置の テスト効率が向上する。
図面の簡単な説明 [0016] [図 1]本発明の実施の形態 1による半導体装置の構成及び動作を示すブロック図で ある。
[図 2]本発明の実施の形態 2による半導体装置の構成及び動作を示すブロック図で ある。
発明を実施するための最良の形態
[0017] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一部材には原則として同一の符号を付し、その 繰り返しの説明は省略する。
[0018] (実施の形態 1)
図 1は本発明の実施の形態 1による半導体装置の構成及び動作を示すブロック図 である。まず、図 1により、本実施の形態 1による半導体装置の構成の一例を説明す る。
[0019] 本実施の形態 1の半導体装置は、例えばマイクロプロセッサなどランダムロジックと BISTを含む LSI (Large Scale Integrated Circuit)とされ、テストパターンシー ド 101と、ランダムパターン生成回路 (テストパターン生成回路） 102と、被テスト回路 103と、スキャンチェーン FF値圧縮回路 104と、複数の第 1レジスタ 105及び第 2レジ スタ 106と、複数の比較回路 107と、テスト結果判定回路 108など力も構成され、同 一半導体基板上に形成されている。
[0020] テストパターンシード 101は、被テスト回路 103のテストに使用されるテストパターン を圧縮したものであり、ランダムテストパターンを発生させるいくつかの「シード」が RO M (Read Only Memory)などのメモリに格納されている。「シード」は、検出率の 良 、ものをあら力じめ故障診断によって求めておく。
[0021] ランダムパターン生成回路 102は、テストパターンシード 101を復号して被テスト回 路 103のテストに使用されるランダムパターンを生成するものである。
[0022] 被テスト回路 103は、テスト対象の回路であり、組み合わせ回路など力もなる複数の ランダム論理 109と、スキャンチェーンを構成する複数のフリップフロップ（FF) 110な ど力も構成されて 、る。スキャンチェーンはタイミング制御するクロックのグループごと に張られている。 [0023] スキャンチェーン FF値圧縮回路 104は、スキャンチェーンごとに FF値をデータ圧 縮するものである。
[0024] 第 1レジスタ 105及び第 2レジスタ 106は、スキャンチェーン FF値圧縮回路 104によ りデータ圧縮されたテスト結果を、それぞれスキャンチェーンごとに保持するものであ る。第 1レジスタ 105には、パスが保証されている緩い (ルーズな)第 1動作条件 (クロ ック周波数、クロックタイミング、電源電圧、ノックゲートバイアス電圧、温度及び外部 ノイズなど）におけるテスト結果が保持され、第 2レジスタ 106には、第 1動作条件より も厳しい第 2動作条件におけるテスト結果が保持される。
[0025] 比較回路 107は、第 1レジスタ 105及び第 2レジスタ 106の出力をそれぞれ比較す る回路である。
[0026] テスト結果判定回路 108は、比較回路 107の比較結果に基づいて被テスト回路 10 3のパス Zフェイルを判定する回路である。比較の結果、第 1レジスタ 105と第 2レジ スタ 106の出力が不一致の場合はフェイルと判定する。
[0027] 次に、本実施の形態 1による半導体装置の動作を説明する。
[0028] まず、ランダムパターン生成回路 102において、テストパターンシード 101を復号し て被テスト回路 103のテストに使用されるランダムパターンを生成する。次に、そのラ ンダムパターンを使用して、被テスト回路 103内のフリップフロップ 110に対して、初 期値をスキャンインする。そして、被テスト回路 103において、ノ スが保証されている 緩い第 1の動作条件（クロック周波数、クロックタイミング、電源電圧、バックゲートバイ ァス電圧、温度及び外部ノイズなど)でテストを実行する。例えば、ルーズなタイミング でクロックアドバンスを行う。次に、クロックアドバンス後のフリップフロップ 110の結果 をスキャンアウトする。スキャンアウトした結果は、スキャンチェーン FF値圧縮回路 10 4によりデータ圧縮する。その圧縮した第 1のテスト結果を、「リファレンスの値」として 第 2レジスタ 106を介して第 1レジスタ 105〖こ格納する。
[0029] 再び、被テスト回路 103内のフリップフロップ 110に対して、前回と同じランダムパタ ーン (初期値)をスキャンインする。続いて、第 1の動作条件よりも厳しい第 2の動作条 件でテストを実行する。この際、第 1の動作条件と第 2の動作条件とは、クロック周波 数、クロックタイミング、電源電圧、ノックゲートバイアス電圧、温度及び外部ノイズの いずれか 1つ以上が異なる。例えば、第 1の動作条件のクロックタイミングよりも厳しい クロックタイミングでクロックアドバンスを行う。この際、期待値は、前回と同じになるは ずである。
[0030] 次に、前回と同様にして、クロックアドバンス後のフリップフロップ 110の結果をスキ ヤンアウトする。スキャンアウトした結果は、スキャンチェーン FF値圧縮回路 104により データ圧縮する。データ圧縮した第 2のテスト結果を第 2レジスタ 106に格納する。
[0031] 次に、比較回路 107において、第 1レジスタ 105が保持する第 1のテスト結果と第 2 レジスタ 106が保持する第 2のテスト結果とを各スキャンチェーンごとに比較評価する 。そして、テスト結果判定回路 108において、パス Zフェイルの判定を行う。この時、 第 1レジスタ 105と第 2レジスタ 106の値が異なっているスキャンチェーンがあったら、 そのスキャンチェーンの入力論理のタイミングが厳しいと解釈してフェイルと判定する
[0032] したがって、本実施の形態 1によれば、パスが保証されて 、る動作条件でテストを行 つた結果と、動作条件を厳しくした結果と比較することにより、マイクロプロセッサなど ランダムなロジックを含む半導体装置において、高価なテスト装置力 期待値を入力 することなく、半導体装置内の BISTにより自己的なテストを行うことができる。
[0033] (実施の形態 2)
図 2は本発明の実施の形態 2による半導体装置の構成及び動作を示すブロック図 である。本実施の形態 2による半導体装置は、前記実施の形態 1を応用したものであ り、クロックタイミング調整を BISTにより自己的に行うようにしたものであ。
[0034] まず、図 2により、本実施の形態 2による半導体装置の構成の一例を説明する。本 実施の形態 2の半導体装置は、図 1に示した前記実施の形態 1の構成に対して、クロ ックタイミング制御解析回路 201と、クロックタイミング設定値レジスタ 202と、クロックタ イミング生成回路 203と、全体制御回路 204を付加したものであり、同一半導体基板 上に形成されている。
[0035] クロックタイミング制御解析回路 201は、テスト結果判定回路 108の判定結果に基 づいてクロックタイミング制御の解析を行うものである。例えば、フェイルしたタイミング とフェイルしたクロックチェーンの情報力 クロックタイミングの調整値を解析する。 [0036] クロックタイミング設定値レジスタ 202は、被テスト回路 103のクロックタイミング設定 値を保存し、クロックタイミング制御解析回路 201による解析結果に基づ ヽてクロック タイミング設定値が書き換えられる。
[0037] クロックタイミング生成回路 203は、クロックタイミング設定値レジスタ 202におけるク ロックタイミング設定値に基づいてクロックタイミングを生成するものである。
[0038] 全体制御回路 204は、テストパターンシード 101やクロックタイミング生成回路 203 などに対して指示を出して、全体制御を行う回路である。
[0039] 次に、本実施の形態 2による半導体装置の動作を説明する。テストパターンシード 1 01を復号してランダムパターン生成回路 102でランダムパターンを生成してから、テ スト結果判定回路 108でパス Zフェイルの判定を行うまでの動作は、前記実施の形 態 1と同じなので、説明を省略する。
[0040] テスト結果判定回路 108において、パス Zフェイルの判定を行い、第 1レジスタ 105 と第 2レジスタ 106の値が異なっているスキャンチェーンがあった場合、そのスキャン チェーンの入力論理のタイミングが厳しいと解釈してフェイルと判定する。そして、こ の結果をクロックタイミング制御解析回路 201に伝える。クロックタイミング制御解析回 路 201は、例えば、フェイルの原因となったそのスキャンチェーンのクロックグループ のクロックのタイミングを遅らせるなどの判断をして、クロックタイミング設定値レジスタ 202の書き換えを行う。そして、クロックタイミング生成回路 203は、クロックタイミング 設定値レジスタ 202におけるクロックタイミング設定値に基づいてクロックタイミングを 変更して、再度、テストを実行する。以上のテストを繰り返し行い、最適なクロックタイミ ングを求める。これらのテストを、すべてのテストシードパターン及びタイミングの組み 合わせについて、繰り返し実行する。半導体装置が所望の性能に達した時にテストを 終了する。
[0041] テスト終了後、クロックタイミング制御設定値の最適解をクロックタイミング設定値レ ジスタ 202に格納して、 BIST動作を終了する。
[0042] したがって、本実施の形態 2によれば、前記実施の形態 1と同様の効果が得られる とともに、クロックタイミングの調整を BISTにより自己的に行うことができる。
[0043] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
本発明は、マイクロプロセッサなどランダムロジックを含む半導体装置 (LSI)につい て適用可能である。

Claims

請求の範囲
[1] テストパターン生成回路と、
前記テストパターン生成回路で生成されたテストパターンを入力し、第 1の動作条 件による第 1のテスト及び第 2の動作条件による第 2のテストが実行される被テスト回 路と、
前記第 1のテストの結果を保持する第 1のレジスタと、
前記第 2のテストの結果を保持する第 2のレジスタと、
前記第 1のレジスタに保持されている前記第 1のテストの結果と前記第 2のレジスタ に保持されている前記第 2のテストの結果との比較を行う比較回路と、
前記比較回路による比較結果に基づいて前記被テスト回路のパス Zフェイルの判 定を行う判定回路とを有し、
前記第 1の動作条件は、パスが保証されている緩い動作条件であり、前記第 2の動 作条件は、前記第 1の動作条件よりも厳しい動作条件であることを特徴とする半導体 装置。
[2] 請求項 1記載の半導体装置において、
前記第 1の動作条件と前記第 2の動作条件とは、クロック周波数、クロックタイミング 、電源電圧、ノ ックゲートバイアス電圧、温度及び外部ノイズのいずれか 1つ以上が 異なることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、
さらに、テストパターンシードと、
データ圧縮回路とを備え、
前記テストパターン生成回路は、前記テストパターンシードを復号して前記テストパ ターンを生成し、
前記被テスト回路は、クロックグループごとにスキャンチェーンを構成し、 前記データ圧縮回路は、前記スキャンチェーンごとのフリップフロップの値をデータ 圧縮して前記第 1のテストの結果及び前記第 2のテストの結果を出力することを特徴 とする半導体装置。
[4] 請求項 1記載の半導体装置において、 前記被テスト回路はランダムロジックを含み、
前記テストパターン生成回路、前記被テスト回路、前記第 1のレジスタ、前記第 2の レジスタ、前記比較回路及び前記判定回路は、同一半導体基板上に形成されてい ることを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
さらに、前記判定回路の判定結果に基づいてクロックタイミング制御の解析を行うク ロックタイミング制御解析回路と、
前記被テスト回路のクロックタイミング設定値を保存し、前記クロックタイミング制御 解析回路による解析結果に基づいて前記クロックタイミング設定値が書き換えられる クロックタイミング設定値レジスタと、
前記クロックタイミング設定値レジスタにおける前記クロックタイミング設定値に基づ いてクロックタイミングを生成するクロックタイミング生成回路とを有することを特徴とす る半導体装置。
[6] テストパターンを生成する第 1ステップと、
パスが保証されている緩い第 1の動作条件で、前記第 1のステップで生成されたテ ストパターンを被テスト回路に入力して第 1のテストを実行する第 2ステップと、 前記第 1のテストの結果を第 1のレジスタに保持する第 3ステップと、
前記第 1の動作条件より厳しい第 2の動作条件で、前記第 1のステップで生成され たテストパターンを被テスト回路に入力して第 2のテストを実行する第 4ステップと、 前記第 2のテストの結果を第 2のレジスタに保持する第 5ステップと、
前記第 1のレジスタに保持されている前記第 1のテストの結果と前記第 2のレジスタ に保持されている前記第 2のテストの結果との比較を行う第 6ステップと、
前記第 6ステップによる比較結果に基づいてパス Zフェイルの判定を行う第 7ステツ プとを有することを特徴とする半導体装置のテスト方法。
[7] 請求項 6記載の半導体装置のテスト方法にお 、て、
前記第 1の動作条件と前記第 2の動作条件とは、クロック周波数、クロックタイミング 、電源電圧、ノ ックゲートバイアス電圧、温度及び外部ノイズのいずれか 1つ以上が 異なることを特徴とする半導体装置のテスト方法。
[8] 請求項 6記載の半導体装置のテスト方法にお 、て、
前記被テスト回路は、クロックグループごとにスキャンチェーンを構成し、 前記第 1ステップにおいて、テストパターンシードを復号して前記テストパターンを 生成し、
前記第 2ステップにお!/、て、前記スキャンチェーンごとのフリップフロップの値をデー タ圧縮して前記第 1のテストの結果を出力し、
前記第 4ステップにお!/、て、前記スキャンチェーンごとのフリップフロップの値をデー タ圧縮して前記第 2のテストの結果を出力することを特徴とする半導体装置のテスト 方法。
[9] 請求項 6記載の半導体装置のテスト方法にお 、て、
さらに、前記第 7ステップの判定結果に基づ 、てクロックタイミング制御の解析を行う 第 8ステップと、
前記第 8ステップによる解析結果に基づいてクロックタイミング設定値を書き換える 第 9ステップと、
前記第 9ステップで書き換えられ前記クロックタイミング設定値に基づいてクロックタ イミングを生成する第 10ステップとを有することを特徴とする半導体装置のテスト方法
[10] 請求項 6記載の半導体装置のテスト方法にお 、て、
前記被テスト回路はランダムロジックを含むことを特徴とする半導体装置のテスト方 法。
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