JP7305583B2 - 半導体集積回路 - Google Patents

Description

本発明の実施形態は、半導体集積回路に関する。

半導体集積回路には、組み込み自己テスト（ＢＩＳＴ：Built In Self-Test）を行う機能を有しているものがある。

特開２０１４－１８５９８１号公報

テストによる消費電力を低減できる半導体集積回路を提供する。

実施形態に係る半導体集積回路は、第１クロック信号に基づいて動作する第１スキャンチェーンと、第２クロック信号に基づいて動作する第２スキャンチェーンとを含む論理回路と、テストパタンを生成し、第１及び第２スキャンチェーンにテストパタンを送信するパタン生成回路と、第１及び第２スキャンチェーンから受信した第１データを圧縮する圧縮回路と、第１及び第２クロック信号の１つを選択して、対応する第１及び第２スキャンチェーンの１つに送信するクロック選択回路と、テストを制御し、テストの結果に基づいて論理回路の故障検出を行うように構成されたテスト制御回路と、パタン生成回路から受信したテストパタンに基づいて、クロック選択回路に第２データを送信する第３スキャンチェーンとを含み、クロック選択回路は、第３スキャンチェーンから受信した第２データに基づいて第１及び第２クロック信号の１つを選択可能である。

図１は、第１実施形態に係る半導体集積回路のブロック図である。 図２は、第１実施形態に係る半導体集積回路の備えるクロック選択回路の回路図である。 図３は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴのフローチャートである。 図４は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図５は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図６は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図７は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図８は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図９は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の状態を示す図である。 図１０は、第１実施形態に係る半導体集積回路におけるＬＢＩＳＴ中の各信号線のタイミングチャートである。 図１１は、第２実施形態に係る回路設計装置のハードウェア構成を示すブロック図である。 図１２は、第２実施形態に係る回路設計装置の機能構成を示すブロック図である。 図１３は、第２実施形態に係る回路設計装置における回路設計のフローチャートである。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体集積回路について説明する。

１．１ 構成
１．１．１ 半導体集積回路の構成について
まず、半導体集積回路の構成の一例について、図１を用いて説明する。図１は、本実施形態に係る半導体集積回路のブロック図である。なお、図１の例は、ＬＢＩＳＴ（Logic Built In Self-Test）を実行する際の概略構成を示している。

本実施形態の半導体集積回路は、例えば、外部デバイスからの命令に基づいて、あるいは、装置起動時、または、定期的に、半導体集積回路内の論理回路の組み込み自己テスト（以下、「ＬＢＩＳＴ」、あるいは単に「テスト」とも表記する）を実行し、故障検出を行う。ＬＢＩＳＴでは、予め論理回路に組み込まれたテスト用の回路パタン（以下、「スキャンチェーン」とも表記する）を用いて、論理回路内の故障検出が行われる。

テストは、大まかに、シフトイン動作と、キャプチャ動作と、シフトアウト動作とを含む。シフトイン動作は、テストパタン（テストデータ）を、複数のスキャンフリップフロップ（以下、「スキャンＦＦ」とも表記する）がシリアル接続されたスキャンチェーンに入力する動作である。スキャンＦＦは、データの入力端子にマルチプレクサが接続されたフリップフロップである。キャプチャ動作は、スキャンチェーン内のスキャンＦＦに接続された図示せぬ組み合わせ回路において、シフトイン動作によりスキャンＦＦに設定された値に基づく演算処理を実行させ、その結果をスキャンＦＦに取り込む動作である。シフトアウト動作は、スキャンＦＦに取り込まれた処理結果を出力する動作である。テストにおいて２回目以降のシフトイン動作は、シフトアウト動作と重複して同時に行われる。以下、シフトイン動作及びシフトアウト動作を限定しない場合は、「スキャンシフト動作」と表記する。

例えば、半導体集積回路には、複数の論理回路（論理ブロック）が存在する。このような場合、半導体集積回路は、通常処理と並行して、使用しない論理ブロック（被テストブロック）のテストを実行できる。なお、論理回路は、例えば、ＣＰＵ（Central Processing Unit）に含まれていてもよい。

図１に示すように、半導体集積回路１は、論理回路１０、擬似ランダムパタン生成回路１１（ＰＲＰＧ：Pseudo Random Pattern Generator）、多入力シグネチャレジスタ１２（ＭＩＳＲ：Multiple Input Signature Register）、クロックチェーン１３、クロック選択回路１４、クロック生成回路１５、及びロジックＢＩＳＴ制御回路１６を含む。

論理回路１０は、例えば、タスクを実行するための各種演算処理を行う。論理回路１０内には、テストの際、異なるクロック信号ｇｃｌｋ（ｇｃｌｋ１～ｇｃｌｋ３）に基づいてそれぞれ動作する複数のシフトグループ２０（２０ａ、２０ｂ、２０ｃ）が設けられる。換言すれば、各シフトグループ２０におけるスキャンシフト動作及びキャプチャ動作は、対応するクロック信号ｇｃｌｋにより制御される。そして、各シフトグループ２０内には、各々の入力がＰＲＰＧ１１に接続され、出力がＭＩＳＲ１２に接続された複数のスキャンチェーンＳＣが設けられている。換言すれば、複数のスキャンチェーンＳＣは、対応するクロック信号ｇｃｌｋ毎にグルーピングされている。なお、図１の例は、説明を簡略化するために、３つシフトグループ２０ａ～２０ｃの各々が、１つのスキャンチェーンＳＣを含む場合を示している。また、各フリップフロップ２１のデータ入力端子に接続されたマルチプレクサは省略されている。

各スキャンチェーンＳＣは、シリアル接続された複数（図１の例では、６個）のフリップフロップ２１を含む。換言すれば、スキャンチェーンＳＣは、複数のフリップフロップ２１がシリアル接続されたシフトレジスタとも言える。

シフトグループ２０ａ内の各フリップフロップ２１のクロック入力端子にはクロック信号ｇｃｌｋ１が入力される。シフトグループ２０ｂ内の各フリップフロップ２１のクロック入力端子にはクロック信号ｇｃｌｋ２が入力される。シフトグループ２０ｃ内の各フリップフロップ２１のクロック入力端子にはクロック信号ｇｃｌｋ３が入力される。

なお、論理回路１０に含まれるシフトグループ２０の個数、シフトグループ２０に含まれるスキャンチェーンＳＣの個数、及びスキャンチェーンＳＣに含まれるフリップフロップ２１の個数は任意である。但し、各スキャンチェーンＳＣに含まれるフリップフロップ２１の個数は、同じである方が好ましい。

本実施形態の半導体集積回路１は、複数のシフトグループ２０の１つを順次選択しながらテストを実行する。すなわち、半導体集積回路１は、ＬＢＩＳＴにおいて、シフトグループ２０を制御する機構（以下、「シフトグループ制御機構」とも表記する）を有する。シフトグループ制御機構は、後述するクロックチェーン１３、クロック選択回路１４、及びロジックＢＩＳＴ制御回路１６を含む。

例えば、シフトグループ２０ａ内のスキャンチェーンＳＣ（フリップフロップ２１）は、クロック信号ｇｃｌｋ１に基づいてテストが実行される。より具体的には、シフトグループ２０ａ内のフリップフロップ２１は、クロック入力端子にクロック信号ｇｃｌｋ１が入力される。そして、フリップフロップ２１は、例えば、クロック信号ｇｃｌｋ１がＬｏｗ（“Ｌ”）レベルからＨｉｇｈ（“Ｈ”）レベルに立ち上がるタイミングに合わせて、データがセット（格納）される。同様に、シフトグループ２０ｂ内のスキャンチェーンＳＣは、クロック信号ｇｃｌｋ２に基づいて、テストが実行される。シフトグループ２０ｃ内のスキャンチェーンＳＣは、クロック信号ｇｃｌｋ３に基づいて、テストが実行される。

ＰＲＰＧ１１は、テスト時に、ロジックＢＩＳＴ制御回路１６から与えられた初期データに基づいて、テストパタンを擬似ランダムに生成する。ＰＲＰＧ１１は、生成したテストパタンを、各スキャンチェーンＳＣに送信する。例えば、ＰＲＰＧ１１は、６つのフリップフロップ２１が接続されたスキャンチェーンＳＣに対して、６ビットのテストパタンを生成する。生成されたテストパタンは、６つのフリップフロップ２１に順次入力される。

ＭＩＳＲ１２は、テスト時に、スキャンチェーンＳＣから受信したデータの圧縮動作を行う。ＭＩＳＲ１２は、圧縮したデータ（シグネチャ）をロジックＢＩＳＴ制御回路１６に送信する。

クロックチェーン１３は、テスト時に、ＰＲＰＧ１１から入力されたテストパタンに基づく信号をクロック選択回路１４に送信する。クロックチェーン１３は、スキャンチェーンＳＣと同様のチェーン構造を有しており、シリアル接続された複数のフリップフロップ２１を含む。クロックチェーン１３の入力はＰＲＰＧ１１に接続され、出力はＭＩＳ１２に接続される。クロックチェーン１３内のフリップフロップ２１は、クロック入力端子にクロック生成回路１５から受信したクロック信号ｂｉｓｔ＿ｃｌｋが入力される。そして、フリップフロップ２１には、クロック信号ｂｉｓｔ＿ｃｌｋに基づいて、データがセットされる。図１の例では、クロックチェーン１３は、３つのフリップフロップ２１を含む。そして、３つのフリップフロップ２１の出力データは、それぞれノードＮ１～Ｎ３を介してクロック選択回路１４に送信されている。なお、クロックチェーン１３に含まれるフリップフロップ２１の個数は、シフトグループ２０のスキャンチェーンＳＣに含まれるフリップフロップ２１の個数とは異なっていてもよい。また、クロックチェーン１３は、論理回路１０内に設けられていてもよい。

クロック選択回路１４は、クロック信号ｇｃｌｋ１～ｇｃｌｋ３のいずれかを選択して論理回路１０の対応するシフトグループ２０に送信する。すなわち、クロック選択回路１４は、クロック信号ｇｃｌｋ１～ｇｃｌｋ３のクロックゲーティングとして機能する。より具体的には、クロック選択回路１４は、テスト時に、ロジックＢＩＳＴ制御回路１６から受信した各種制御信号、クロック生成回路１５から受信した各種クロック信号（クロック信号ｂｉｓｔ＿ｃｌｋを含む）、及びクロックチェーン１３から受信したデータ等に基づいて、クロック信号ｇｃｌｋ１～ｇｃｌｋ３の１つを選択する。そして、クロック選択回路１４は、クロック信号ｇｃｌｋ１～ｇｃｌｋ３として、クロック生成回路１５から受信したクロック信号ｂｉｓｔ＿ｃｌｋ、ｃｐ＿ｃｌｋ１、ｃｐ＿ｃｌｋ２、及びｃｐ＿ｃｌｋ３のいずれかを対応するシフトグループ２０に送信する。

より具体的には、例えば、シフトグループ２０ａにおいてスキャンシフト動作が実行される場合、クロック選択回路１４は、シフトグループ２０ａに、クロック信号ｇｃｌｋ１としてクロック信号ｂｉｓｔ＿ｃｌｋを送信する。また、シフトグループ２０ａにおいてキャプチャ動作が実行される場合、クロック選択回路１４は、シフトグループ２０ａに、クロック信号ｇｃｌｋ１としてクロック信号ｃｐ＿ｃｌｋ１を送信する。同様に、例えば、シフトグループ２０ｂにおいてスキャンシフト動作が実行される場合、クロック選択回路１４は、シフトグループ２０ｂに、クロック信号ｇｃｌｋ２としてクロック信号ｂｉｓｔ＿ｃｌｋを送信する。また、シフトグループ２０ｂにおいてキャプチャ動作が実行される場合、クロック選択回路１４は、シフトグループ２０ｂに、クロック信号ｇｃｌｋ２としてクロック信号ｃｐ＿ｃｌｋ２を送信する。例えば、シフトグループ２０ｃにおいてスキャンシフト動作が実行される場合、クロック選択回路１４は、シフトグループ２０ｃに、クロック信号ｇｃｌｋ３としてクロック信号ｂｉｓｔ＿ｃｌｋを送信する。また、シフトグループ２０ｃにおいてキャプチャ動作が実行される場合、クロック選択回路１４は、シフトグループ２０ｃに、クロック信号ｇｃｌｋ３としてクロック信号ｃｐ＿ｃｌｋ３を送信する。クロック選択回路１４の詳細については、後述する。

クロック生成回路１５は、例えば、図示せぬＰＬＬ（Phase Locked Loop）またはＯＣＣ（On-chip Clock Controller）等を含み、半導体集積回路１内で使用される各種クロック信号を生成する。クロック生成回路１５は、例えば、テストの際に用いられるクロック信号ｂｉｓｔ＿ｃｌｋ、ｃｐ＿ｃｌｋ１、ｃｐ＿ｃｌｋ２、及びｃｐ＿ｃｌｋ３を生成する。例えば、クロック信号ｂｉｓｔ＿ｃｌｋは、スキャンシフト動作の際に用いられる。クロック信号ｃｐ＿ｃｌｋ１、ｃｐ＿ｃｌｋ２、及びｃｐ＿ｃｌｋ３の各々は、対応するシフトグループ２０ａ、２０ｂ、及び２０ｃのキャプチャ動作の際に用いられる。なお、クロック信号ｂｉｓｔ＿ｃｌｋ、ｃｐ＿ｃｌｋ１、ｃｐ＿ｃｌｋ２、及びｃｐ＿ｃｌｋ３は、それぞれ異なる周波数であってもよい。

クロック生成回路１５は、テストの際、生成したクロック信号をクロックチェーン１３、クロック選択回路１４、ロジックＢＩＳＴ制御回路１６等に送信する。

ロジックＢＩＳＴ制御回路１６は、テストの際に、論理回路１０、ＰＲＰＧ１１、ＭＩＳＲ１２、クロックチェーン１３、クロック選択回路１４、及びクロック生成回路１５を制御する。

ロジックＢＩＳＴ制御回路１６は、比較器３０及び有限状態機械３１（ＦＳＭ：finite state machine）を含む。

比較器３０は、ＭＩＳＲ１２から受信したデータとＰＲＰＧ１１に送信した初期データに基づく期待値（テストの結果が正常である場合に得られる値）とを比較する。ロジックＢＩＳＴ制御回路１６は、比較器３０の結果に基づいて、テストが正常に終了したか否か、すなわち、論理回路１０が故障をしていないか判定する。ロジックＢＩＳＴ制御回路１６は、故障の判定結果を、例えば、外部デバイスに出力する。

ＦＳＭ３１は、テストのステートに応じた制御信号をクロック選択回路に送信する。各ステートと制御信号の詳細については後述する。

１．１．２ クロックチェーン及びクロック選択回路の構成
次に、クロックチェーン１３及びクロック選択回路１４の構成の一例について、図２を用いて説明する。図２は、クロックチェーン１３及びクロック選択回路１４の回路図である。なお、図２の例は、クロックチェーン１３が５つのフリップフロップ２１を含む場合を示している。更に、図２の例は、ＬＢＩＳＴを実行する際の概略構成を示している。

図２に示すように、クロックチェーン１３は、例えば、５つのスキャンＦＦ２２（２２ａ～２２ｅ）を含む。

スキャンＦＦ２２ａ～２２ｅは、シリアル接続されている。スキャンＦＦ２２ａの入力は、ＰＲＰＧ１１に接続され、スキャンＦＦ２２ｅの出力は、ＭＩＳＲ１２に接続されている。

各スキャンＦＦ２２は、フリップフロップ２１及びマルチプレクサ２３を含む。すなわち、クロックチェーン１３は、５つのフリップフロップ２１（２１ａ～２１ｅ）及び５つのマルチプレクサ２３（２３ａ～２３ｅ）を含む。

なお、以下の説明において、マルチプレクサの制御信号が“１”データの場合に選択される入力端子を「入力端子（“１”）」と表記し、制御信号が“０”データの場合に選択される入力端子を「入力端子（“０”）」と表記する。

スキャンＦＦ２２ａのマルチプレクサ２３ａの入力端子（“１”）は、ＰＲＰＧ１１の出力端子に接続され、入力端子（“０”）は、同じスキャンＦＦ２２ａ内のフリップフロップ２１ａの出力端子に接続される。マルチプレクサ２３ａの出力端子は、フリップフロップ２１ａの入力端子に接続される。マルチプレクサ２３ａの制御信号入力端子には、ロジックＢＩＳＴ制御回路１６内のＦＳＭ３１から受信したシフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。シフトイネーブル信号ｓｈｉｆｔ＿ｅｎは、スキャンシフト動作を実行する場合に“Ｈ”レベル（“１”データ）とされる。すなわち、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベルの場合、フリップフロップ２１は、テストパタンを取り込み可能な状態とされる。例えば、マルチプレクサ２３ａは、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、入力端子（“１”）を選択し、ＰＲＰＧ１１から受信したデータ（テストパタン）を出力する。また、マルチプレクサ２３ａは、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、入力端子（“０”）を選択し、フリップフロップ２１ａの出力データを出力する。すなわち、フリップフロップ２１ａの出力データは、フリップフロップ２１ａに入力されるクロック信号ｂｉｓｔ＿ｃｌｋによらず維持される。

フリップフロップ２１ａのクロック入力端子には、クロック生成回路１５から受信したクロック信号ｂｉｓｔ＿ｃｌｋが入力される。フリップフロップ２１ａの出力端子は、マルチプレクサ２３ａの入力端子（“０”）、スキャンＦＦ２２ｂのマルチプレクサ２３ｂの入力端子（“１”）、及びクロック選択回路１４内に設けられたワンホットエンコーダ４１に接続される。

スキャンＦＦ２２ｂ～２２ｅの構成もスキャンＦＦ２２ａと同様であるが、マルチプレクサ２３の入力端子（“１”）及びフリップフロップ２１の出力端子の接続先がそれぞれ異なる。より具体的には、スキャンＦＦ２２ｂのマルチプレクサ２３ｂの入力端子（“１”）は、スキャンＦＦ２２ａのフリップフロップ２１ａの出力端子に接続される。スキャンＦＦ２２ｃのマルチプレクサ２３ｃの入力端子（“１”）は、スキャンＦＦ２２ｂのフリップフロップ２１ｂの出力端子に接続される。スキャンＦＦ２２ｄのマルチプレクサ２３ｄの入力端子（“１”）は、スキャンＦＦ２２ｃのフリップフロップ２１ｃの出力端子に接続される。スキャンＦＦ２２ｅのマルチプレクサ２３ｅの入力端子（“１”）は、スキャンＦＦ２２ｄのフリップフロップ２１ｄの出力端子に接続される。フリップフロップ２１ｅの出力端子は、ＭＩＳＲ１２に接続される。

次に、クロック選択回路１４について説明する。
クロック選択回路１４は、ワンホットエンコーダ４１、ＡＮＤ回路４２、４３、４６、及び４９、ＯＲ回路４４及び４７、ＮＡＮＤ回路４５、ラッチ回路４８、ｇｃｌｋ１生成部５０、ｇｃｌｋ２生成部６０、並びにｇｃｌｋ３生成部７０を含む。

ワンホットエンコーダ４１は、例えば、クロックチェーン１３のフリップフロップ２１ａ～２１ｅから受信した５ビットのデータをエンコードして、“１”データを１つ含む“００１”、“０１０”、または“１００”のいずかの３ビットデータを生成し、これを出力する。すなわち、ワンホットエンコーダ４１は、ＰＲＰＧ１１が生成した擬似ランダムなデータに基づいて、“００１”データ、“０１０”データ、または“１００”データのいずかの３ビットデータを生成する。本実施形態では、“１００”データはクロック信号ｇｃｌｋ１に対応し、“０１０”データはクロック信号ｇｃｌｋ２に対応し、“００１”データはクロック信号ｇｃｌｋ３に対応する。なお、ワンホットエンコーダ４１が出力するデータのビット数は、３ビットに限定されない。ワンホットエンコーダ４１が出力するデータのビット数は、クロック信号ｇｃｌｋ（シフトグループ２０）の個数に対応する。

ＡＮＤ回路４２の一方の入力端子には、ＦＳＭ３１から受信したアップデートリセット信号ｕｐｄａｔｅ_ｒｓｔの反転信号が入力され、他方の入力端子には、ワンホットエンコーダ４１が出力する３ビットデータの上位ビットのデータが入力される。アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔは、例えば、テストを開始時、後述するアップデートレジスタの初期値（例えば、“１００”データ）を設定する際に、“Ｈ”レベルとされる。ＡＮＤ回路４２の出力端子は、ｇｃｌｋ３生成部７０内のマルチプレクサ７１の入力端子（“１”）に接続される。

ＡＮＤ回路４３の一方の入力端子には、アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔの反転信号が入力され、他方の入力端子には、ワンホットエンコーダ４１が出力する３ビットデータの中位ビットのデータが入力される。ＡＮＤ回路４３の出力端子は、ｇｃｌｋ２生成部６０内のマルチプレクサ６１の入力端子（“１”）に接続される。

ＯＲ回路４４の一方の入力端子には、ＦＳＭ３１から受信したアップデートリセット信号ｕｐｄａｔｅ_ｒｓｔの反転信号が入力され、他方の入力端子には、ワンホットエンコーダ４１が出力する３ビットデータの下位ビットのデータが入力される。ＯＲ回路４４の出力端子は、ｇｃｌｋ１生成部５０内のマルチプレクサ５１の入力端子（“１”）に接続される。

ＮＡＮＤ回路４５の一方の入力端子には、ＦＳＭ３１から受信したファーストロード信号ｆｉｒｓｔ＿ｌｏａｄの反転信号が入力され、他方の入力端子には、ＦＳＭ３１から受信したラストシフト信号ｌａｓｔ＿ｓｈｉｆｔが入力される。ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄは、例えば、テスト開始の際、各シフトグループ２０が１回目のスキャンシフト動作（シフトイン動作）を実行している間、“Ｈ”レベルとされる。１回目のスキャンシフト動作では、ワンホットエンコーダの出力データに関わらず、シフトグループ２０ａ～２０ｃが順次選択されてシフトイン動作が実行される。ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔは、例えば、スキャンシフト動作における最後のスキャン（シフト）のタイミングに合わせて“Ｈ”レベルとされる。ＮＡＮＤ回路４５の出力端子は、ｇｃｌｋ２生成部６０内のＡＮＤ回路６７の一方の入力端子及びｇｃｌｋ３生成部７０内のＡＮＤ回路７７の一方の入力端子に接続される。

ＡＮＤ回路４６の一方の入力端子には、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄが入力され、他方の入力端子には、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔが入力される。ＡＮＤ回路４６の出力端子は、ＯＲ回路４７の一方の入力端子に接続される。

ＯＲ回路４７の他方の入力端子には、ＦＳＭ３１から受信したアップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが入力される。アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎは、例えば、クロック信号ｇｃｌｋ１～ｇｃｌｋ３、すなわちシフトグループ２０ａ～２０ｃの選択信号を更新する際に、“Ｈ”レベルとされる信号である。ＯＲ回路４７の出力端子は、ラッチ回路４８の入力端子に接続される。

ラッチ回路４８のクロック入力端子には、クロック信号ｂｉｓｔ＿ｃｌｋの反転信号が入力される。例えば、ラッチ回路４８は、クロック信号ｂｉｓｔ＿ｃｌｋが“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングに合わせて、ＯＲ回路４７の出力データをラッチする。ラッチ回路４８の出力端子は、ＡＮＤ回路４９の一方の入力端子に接続される。

ＡＮＤ回路４９の他方の入力端子には、クロック信号ｂｉｓｔ＿ｃｌｋが入力される。ＡＮＤ回路４９の出力端子は、ｇｃｌｋ１生成部５０に含まれるフリップフロップ５３のクロック入力端子、ｇｃｌｋ２生成部６０に含まれるフリップフロップ６３のクロック入力端子、及びｇｃｌｋ３生成部７０に含まれるフリップフロップ７３のクロック入力端子に接続される。すなわち、ＡＮＤ回路４９の出力データ（クロック信号）が、フリップフロップ５３、６３、及び７３のデータの更新のタイミングを制御するアップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋとして機能する。

ｇｃｌｋ１生成部５０は、クロック信号ｇｃｌｋ１を生成する。ｇｃｌｋ１生成部５０は、マルチプレクサ５１、５２、及び５６、フリップフロップ５３、ラッチ回路５４、並びにＡＮＤ回路５５を含む。

マルチプレクサ５１の入力端子（“１”）は、ＯＲ回路４４の出力端子が接続され、入力端子（“０”）は、フリップフロップ５３の出力端子に接続される。マルチプレクサ５１の出力端子は、マルチプレクサ５２の入力端子（“０”）に接続される。マルチプレクサ５１の制御信号入力端子には、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが入力される。マルチプレクサ５１は、例えば、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、ＯＲ回路４４から受信したデータを出力する。また、マルチプレクサ５１は、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、フリップフロップ５３の出力データを出力する。

マルチプレクサ５２の入力端子（“１”）には、“０”データ（１‘ｂ０）が入力される。マルチプレクサ５２の出力端子は、フリップフロップ５３の入力端子に接続される。マルチプレクサ５２の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ５２は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、“０”データを出力する。また、マルチプレクサ５２は、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、マルチプレクサ５１の出力データを出力する。

フリップフロップ５３の出力端子は、マルチプレクサ５１の入力端子（“０”）、ラッチ回路５４の入力端子、及びｇｃｌｋ２生成部６０内のＡＮＤ回路６７の他方の入力端子に接続される。

ラッチ回路５４のクロック入力端子には、マルチプレクサ５６の出力データ（クロック信号）の反転データ（信号）が入力される。ラッチ回路５４の出力端子は、ＡＮＤ回路５５の一方の入力端子に接続される。

ＡＮＤ回路５５の他方の入力端子は、マルチプレクサ５６の出力端子に接続される。ＡＮＤ回路５５の出力端子からクロック信号ｇｃｌｋ１が出力される。

マルチプレクサ５６の入力端子（“０”）には、クロック信号ｃｐ＿ｃｌｋ１が入力され、入力端子（“１”）には、クロック信号ｂｉｓｔ＿ｃｌｋが入力される。マルチプレクサ５６の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ５６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、クロック信号ｂｉｓｔ＿ｃｌｋを出力する。また、マルチプレクサ５６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、クロック信号ｃｐ＿ｃｌｋ１を出力する。

ｇｃｌｋ２生成部６０は、クロック信号ｇｃｌｋ２を生成する。ｇｃｌｋ２生成部６０は、マルチプレクサ６１、６２、及び６６、フリップフロップ６３、ラッチ回路６４、並びにＡＮＤ回路６５及び６７を含む。

マルチプレクサ６１の入力端子（“１”）は、ＡＮＤ回路４３の出力端子が接続され、入力端子（“０”）は、フリップフロップ６３の出力端子に接続される。マルチプレクサ６１の出力端子は、マルチプレクサ６２の入力端子（“０”）に接続される。マルチプレクサ６１の制御信号入力端子には、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが入力される。マルチプレクサ６１は、例えば、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、ＡＮＤ回路４３から受信したデータを出力する。また、マルチプレクサ６１は、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、フリップフロップ６３の出力データを出力する。

マルチプレクサ６２の入力端子（“１”）は、ＡＮＤ回路６７の出力端子に接続される。マルチプレクサ６２の出力端子は、フリップフロップ６３の入力端子に接続される。マルチプレクサ６２の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ６２は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、ＡＮＤ回路６７の出力データを出力する。また、マルチプレクサ６２は、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、マルチプレクサ６１の出力データを出力する。

ＡＮＤ回路６７の一方の入力端子は、ｇｃｌｋ１生成部５０のフリップフロップ５３の出力端子に接続され、他方の入力端子は、ＮＡＮＤ回路４５の出力端子に接続される。ＡＮＤ回路６７の出力端子は、マルチプレクサ６２の入力端子（“１”）に接続される。

フリップフロップ６３の出力端子は、マルチプレクサ６１の入力端子（“０”）、ラッチ回路６４の入力端子、及びｇｃｌｋ３生成部７０内のＡＮＤ回路７７の他方の入力端子に接続される。

ラッチ回路６４のクロック入力端子には、マルチプレクサ６６の出力データ（クロック信号）の反転データ（信号）が入力される。ラッチ回路６４の出力端子は、ＡＮＤ回路６５の一方の入力端子に接続される。

ＡＮＤ回路６５の他方の入力端子は、マルチプレクサ６６の出力端子に接続される。ＡＮＤ回路６５の出力端子からクロック信号ｇｃｌｋ２が出力される。

マルチプレクサ６６の入力端子（“０”）には、クロック信号ｃｐ＿ｃｌｋ２が入力され、入力端子（“１”）には、クロック信号ｂｉｓｔ＿ｃｌｋが入力される。マルチプレクサ６６の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ６６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、クロック信号ｂｉｓｔ＿ｃｌｋを出力する。また、マルチプレクサ６６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、クロック信号ｃｐ＿ｃｌｋ２を出力する。

ｇｃｌｋ３生成部７０は、クロック信号ｇｃｌｋ３を生成する。ｇｃｌｋ３生成部７０は、マルチプレクサ７１、７２、及び７６、フリップフロップ７３、ラッチ回路７４、並びにＡＮＤ回路７５及び７７を含む。

マルチプレクサ７１の入力端子（“１”）は、ＡＮＤ回路４２の出力端子が接続され、入力端子（“０”）は、フリップフロップ７３の出力端子に接続される。マルチプレクサ７１の出力端子は、マルチプレクサ７２の入力端子（“０”）に接続される。マルチプレクサ７１の制御信号入力端子には、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが入力される。マルチプレクサ７１は、例えば、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、ＡＮＤ回路４２から受信したデータを出力する。また、マルチプレクサ７１は、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、フリップフロップ７３の出力データを出力する。

マルチプレクサ７２の入力端子（“１”）は、ＡＮＤ回路７７の出力端子に接続される。マルチプレクサ７２の出力端子は、フリップフロップ７３の入力端子に接続される。マルチプレクサ７２の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ７２は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、ＡＮＤ回路７７の出力データを出力する。また、マルチプレクサ７２は、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、マルチプレクサ７１の出力データを出力する。

ＡＮＤ回路７７の一方の入力端子は、ｇｃｌｋ２生成部６０のフリップフロップ６３の出力端子に接続され、他方の入力端子は、ＮＡＮＤ回路４５の出力端子に接続される。ＡＮＤ回路７７の出力端子は、マルチプレクサ７２の入力端子（“１”）に接続される。

フリップフロップ７３の出力端子は、マルチプレクサ７１の入力端子（“０”）、及びラッチ回路７４の入力端子に接続される。

ラッチ回路７４のクロック入力端子には、マルチプレクサ７６の出力データ（クロック信号）の反転データ（信号）が入力される。ラッチ回路７４の出力端子は、ＡＮＤ回路７５の一方の入力端子に接続される。

ＡＮＤ回路７５の他方の入力端子は、マルチプレクサ７６の出力端子に接続される。ＡＮＤ回路７５の出力端子からクロック信号ｇｃｌｋ３が出力される。

マルチプレクサ７６の入力端子（“０”）には、クロック信号ｃｐ＿ｃｌｋ３が入力され、入力端子（“１”）には、クロック信号ｂｉｓｔ＿ｃｌｋが入力される。マルチプレクサ７６の制御信号入力端子には、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが入力される。マルチプレクサ７６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベル（“１”データ）の場合、クロック信号ｂｉｓｔ＿ｃｌｋを出力する。また、マルチプレクサ７６は、例えば、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）の場合、クロック信号ｃｐ＿ｃｌｋ３を出力する。

上記構成において、フリップフロップ５３、６３、及び７３は、シリアル接続されたシフトレジスタとして機能する。すなわち、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋに基づいて、フリップフロップ５３からフリップフロップ６３、フリップフロップ７３の順にデータがシフトされる。以下の説明では、フリップフロップ５３、６３、及び７３を一括して「アップデートレジスタ」とも表記する。例えば、フリップフロップ５３が“１”データを保持し、フリップフロップ６３及び７３が“０”データを保持する場合、アップデートレジスタは“１００”データを保持すると表記する。

例えば、アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔが“Ｈ”レベルとされると、ワンホットエンコーダ４１が出力するデータに関わらず、ＡＮＤ回路４２及び４３は、“０”データを出力し、ＯＲ回路４４は“１”データを出力する。すなわち“１００”データが出力される。そして、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベル（“１”データ）とされると、マルチプレクサ５２の入力端子（“０”）には、“１”データが入力され、マルチプレクサ６２及び７２の入力端子（“０”）には、”０”データが入力される。シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｌ”レベル（“０”データ）とされると、マルチプレクサ５２は、“１”データを出力し、マルチプレクサ６２及び７２は、”０”データを出力する。この状態において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、フリップフロップ５３には、“１”データが格納され、フリップフロップ６３及び７３には、“０”データが格納される。すなわち、アップデートレジスタには“１００”データが格納される。この結果、クロック信号ｇｃｌｋ１が選択される。このとき、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎは“Ｈ”レベル（“１”データ）のため、クロック選択回路１４からクロック信号ｇｃｌｋ１としてクロック信号ｂｉｓｔ＿ｃｌｋが出力される。

シフトイネーブル信号ｓｈｉｆｔ＿ｅｎが“Ｈ”レベルのため、マルチプレクサ５２の入力端子（“１”）には、“０”データが入力されている。また、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄが“Ｈ”レベルの状態の場合、ＡＮＤ回路６７は、フリップフロップ５３の出力データ（“１”データ）をマルチプレクサ６２の入力端子に入力する。ＡＮＤ回路７７も同様に、フリップフロップ６３の出力データ（“０”データ）をマルチプレクサ７２の入力端子に入力する。この状態で、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がると、アップデートレジスタには“０１０”データが格納される。この結果、クロック信号ｇｃｌｋ２が選択される。

同様にして、次にアップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”に立ち上がるタイミングに合わせて、アップデートレジスタには“００１”データが格納される。この結果、クロック信号ｇｃｌｋ３が選択される。

従って、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄが“Ｈ”レベルの場合、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせてフリップフロップ５３からフリップフロップ６３、フリップフロップ７３の順に“１”データがシフトされる。

アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔ及びファーストロード信号ｆｉｒｓｔ＿ｌｏａｄが“Ｌ”レベルの場合、フリップフロップ５３、６３、及び７３の間でデータのシフトは行われない。この場合、フリップフロップ５３、６３、及び７３は、ワンホットエンコーダ４１が出力するデータを格納する。従って、ワンホットエンコーダ４１が出力するデータに基づいて、すなわち、ＰＲＰＧ１１が生成する擬似ランダムなテストパタンに基づいてクロック信号ｇｃｌｋ１～ｇｃｌｋ３のいずれかが選択される。

なお、本実施形態では、クロック選択回路１４、ワンホットエンコーダ４１を用いて、いずれか１つのクロック信号ｇｃｌｋ、すなわち、いずれか１つのシフトグループ２０を選択する場合について説明したが、これに限定されない。例えば、ワンホットエンコーダ４１は廃されてもよい。この場合、クロック選択回路１４は、クロックチェーン１３から、３つのクロック信号ｇｃｌｋ１～ｇｃｌｋ３に対応する３ビットデータを入手して、この３ビットデータに基づいてクロック信号ｇｃｌｋを選択してもよい。更に、この場合、３ビットデータの複数ビットが“１”データであってもよい。すなわち、複数のクロック信号ｇｃｌｋ（シフトグループ２０）が選択されてもよい。

１．２ テスト
１．２．１ テストの流れ
次に、テストの流れについて、図３を用いて説明する。図３はテストの流れを示すフローチャートである。以下の説明では、説明を簡便にするためにクロック信号ｇｃｌｋの番号に変数ｎ（１≦ｎ≦３）を用いる。変数ｎは、例えば、ロジックＢＩＳＴ制御回路１６が備えるカウンタによって保持される変数であり、ロジックＢＩＳＴ制御回路１６の制御によってインクリメントされる。

図３に示すように、ロジックＢＩＳＴ制御回路１６は、テストを開始すると、ｎ＝１を設定する（ステップＳ１１）。すなわち、クロック選択回路１４は、シフトグループ２０ａにクロック信号ｇｃｌｋ１を送信する。

論理回路１０では、受信したクロック信号ｇｃｌｋ（ｎ）に対応するシフトグループ２０において、１回目のシフトイン動作（スキャンシフト動作）が行われる（ステップＳ１２）。

シフトイン動作が終了すると、変数ｎが上限数（本例はｎ＝３）に達したか確認する（ステップＳ１３）。

変数ｎが上限数に達していない場合（ステップＳ１３＿Ｎｏ）、すなわち、全てのシフトグループ２０において１回目のシフトイン動作が終了していない場合、ロジックＢＩＳＴ制御回路１６は、変数ｎをインクリメントしてｎ＝ｎ＋１とする（ステップＳ１４）。そして、ロジックＢＩＳＴ制御回路１６は、ステップＳ１２に戻り、シフトイン動作を繰り返す。

変数ｎが上限数に達している場合（ステップＳ１３＿Ｙｅｓ）、ロジックＢＩＳＴ制御回路１６は、各シフトグループ２０における１回目のシフトイン動作を終了する。次に、ロジックＢＩＳＴ制御回路１６は、キャプチャ動作及びスキャンシフト動作を実行するシフトグループ２０を選択する。すなわち、クロック選択回路１４は、ワンホットエンコーダ４１が出力するデータに基づいてランダムに変数ｎを選択する（ステップＳ１５）。

論理回路１０では、クロック信号ｇｃｌｋ（ｎ）に対応するシフトグループ２０において、キャプチャ動作が行われる（ステップＳ１６）。

キャプチャ動作が終了すると、引き続き、クロック信号ｇｃｌｋ（ｎ）に対応するシフトグループ２０において、スキャンシフト動作が行われる（ステップＳ１７）。

ロジックＢＩＳＴ制御回路１６は、テスト（ＬＢＩＳＴ）が終了していない場合（ステップＳ１８＿Ｎｏ）、ステップＳ１５に戻り、テストを継続する。

ロジックＢＩＳＴ制御回路１６は、テスト（ＬＢＩＳＴ）が終了した場合（ステップＳ１８＿Ｙｅｓ）、故障判定の結果を外部デバイスに出力する。

１．２．２ テストの具体例
次に、テストの具体例について、図４～図９を用いて説明する。図４～図９は、テスト時のクロック信号及びデータの流れを示す図である。なお、図４～図９の例では、説明を簡略化するため、論理回路１０、ＰＲＰＧ１１、ＭＩＳＲ１２、クロックチェーン１３、及びクロック選択回路１４を示し、他の回路は省略している。また、クロック選択回路１４の構成において、ｇｃｌｋ１生成部５０内のフリップフロップ５３、ｇｃｌｋ２生成部６０内のフリップフロップ６３、及びｇｃｌｋ３生成部７０内のフリップフロップ７３を示し、他の素子は省略している。

まず、ロジックＢＩＳＴ制御回路１６は、シフトグループ２０ａに対して１回目のスキャンシフト動作（シフトイン動作）を実行する。

図４に示すように、まず、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、クロック選択回路１４のフリップフロップ５３には“１”データが格納され、フリップフロップ６３及び７３には、“０”データが格納される。すなわち、アップデートレジスタに“１００”データが格納される。この状態において、クロック選択回路１４は、シフトグループ２０ａ内のスキャンチェーンＳＣにクロック信号ｇｃｌｋ１（クロック信号ｂｉｓｔ＿ｃｌｋ）を送信する。また、このとき、クロックチェーン１３にはクロック生成回路１５からクロック信号ｂｉｓｔ＿ｃｌｋが送信される。この結果、シフトグループ２０ａ及びクロックチェーン１３を対象としたシフトイン動作が実行される。

次に、ロジックＢＩＳＴ制御回路１６は、シフトグループ２０ｂに対して１回目のスキャンシフト動作（シフトイン動作）を実行する。

図５に示すように、シフトグループ２０ａにおけるシフトイン動作が終了すると、フリップフロップ５３、６３、及び７３の保持データが更新される。より具体的には、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、フリップフロップ５３及び７３に”０”データが格納され、フリップフロップ６３に“１”データが格納される。すなわち、アップデートレジスタに“０１０”データが格納される。この状態において、クロック選択回路１４は、シフトグループ２０ｂ内のスキャンチェーンＳＣにクロック信号ｇｃｌｋ２（クロック信号ｂｉｓｔ＿ｃｌｋ）を送信する。また、このとき、クロックチェーン１３にはクロック生成回路１５からクロック信号ｂｉｓｔ＿ｃｌｋが送信される。この結果、シフトグループ２０ｂ及びクロックチェーン１３を対象としたシフトイン動作が実行される。

次に、ロジックＢＩＳＴ制御回路１６は、シフトグループ２０ｃに対して１回目のスキャンシフト動作（シフトイン動作）を実行する。

図６に示すように、シフトグループ２０ｂにおけるシフトイン動作が終了すると、フリップフロップ５３、６３、及び７３の保持データが更新される。より具体的には、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、フリップフロップ５３及び６３に”０”データが格納され、フリップフロップ７３に“１”データが格納される。すなわち、アップデートレジスタに“００１”データが格納される。この状態において、クロック選択回路１４は、シフトグループ２０ｃ内のスキャンチェーンＳＣにクロック信号ｇｃｌｋ３（クロック信号ｂｉｓｔ＿ｃｌｋ）を送信する。また、このとき、クロックチェーン１３にはクロック生成回路１５からクロック信号ｂｉｓｔ＿ｃｌｋが送信される。この結果、シフトグループ２０ｃ及びクロックチェーン１３を対象としたシフトイン動作が実行される。

次に、ロジックＢＩＳＴ制御回路１６は、ランダムに選択されたシフトグループ２０に対してキャプチャ動作と２回目のスキャンシフト動作を実行する。

図７に示すように、シフトグループ２０ａ～２０ｃにおける１回目のスキャンシフト動作（シフトイン動作）が終了すると、キャプチャ動作を実行するシフトグループ２０がクロックチェーン１３の出力データに基づいてランダムに選択される。より具体的には、図７の例では、クロックチェーン１３の値に基づいて、クロック選択回路１４のワンホットエンコーダ４１は、“０１０”データを出力する。この結果、フリップフロップ５３及び７３に”０”データが格納され、フリップフロップ６３に“１”データが格納される。すなわち、アップデートレジスタに“０１０”データが格納される。

図８に示すように、アップデートレジスタに“０１０”データが格納されている状態において、クロック選択回路１４は、キャプチャ動作を実行するために、シフトグループ２０ｂのスキャンチェーンＳＣに、クロック信号ｇｃｌｋ２として、クロック信号ｃｐ＿ｃｌｋ２を送信する。このとき、クロックチェーン１３にはクロック生成回路１５からクロック信号ｂｉｓｔ＿ｃｌｋが送信される。なお、図８の例では、１パルスのクロック信号ｇｃｌｋ２及びクロック信号ｂｉｓｔ＿ｃｌｋが送信されているが、各々のパルス数は１パルスに限定されない。例えば、テストにおける遅延故障に対応するために、クロック信号ｇｃｌｋ２を２パルス以上送信してもよい。

なお、キャプチャ動作において、例えば、複数のシフトグループ２０が選択されている場合、各々のクロック信号ｇｃｌｋ（すなわちクロック信号ｃｐ＿ｃｌｋ）は異なるタイミングで順次に送信されてもよい。

図９に示すように、アップデートレジスタに“０１０”データが格納されている状態において、クロック選択回路１４は、スキャンシフト動作を実行するために、シフトグループ２０ｂのスキャンチェーンＳＣに、クロック信号ｇｃｌｋ２として、クロック信号ｂｉｓｔ＿ｃｌｋを送信する。このとき、クロックチェーン１３にはクロック生成回路１５からクロック信号ｂｉｓｔ＿ｃｌｋが送信される。ＭＩＳＲ１２は、シフトグループ２０ｂのスキャンチェーンＳＣからシフトアウトしたデータを圧縮してロジックＢＩＳＴ制御回路１６の比較器３０に送信する。

１．２．３ テスト時の各信号のタイミングチャート
次に、テスト時の各信号のタイミングチャートについて、図１０を用いて説明する。図１０は、テスト時の各クロック信号及びＦＳＭ３１から出力された制御信号のタイミングチャートである。

図１０に示すように、ＦＳＭ３１は、テストの期間を大まかに４つのステートＳ０～Ｓ３に分けて制御している。まず、時刻ｔ０からｔ１までのステートＳ０は、例えば、ロジックＢＩＳＴ制御回路１６の初期化期間を示している。時刻ｔ１からｔ２までのステートＳ１は、１回目のスキャンシフト動作（シフトイン動作）を実行する前に、アップデートレジスタに初期値（例えば“１００”データ）を入力するための準備期間を示している。時刻ｔ２からｔ２０までのステートＳ２は、シフトグループ２０ａ～２０ｃへの１回目のスキャンシフト動作（シフトイン動作）の期間を示している。従って、ステートＳ２では、キャプチャ動作は実行されない。時刻ｔ２０以降のステートＳ３は、１回目のシフトイン動作後に実行されるキャプチャ動作及び２回目以降のスキャンシフト動作の期間を示している。ステートＳ３では、アップデートレジスタに“１００”、“０１０”、または“００１”データのいずれかが格納されると、対応するスキャンチェーンＳＣにおいて、キャプチャ動作とスキャンシフト動作が連続して実行される。キャプチャ動作とスキャンシフト動作が連続して実行される期間、クロック選択回路１４は、対応するスキャンチェーンＳＣに、クロック信号ｇｃｌｋを送信する。このとき、クロック信号ｇｃｌｋは、キャプチャ動作とスキャンシフト動作とで周波数が異なっていてもよい。

まず、ステートＳ０の時刻ｔ０において、クロック生成回路１５は、クロック信号ｂｉｓｔ＿ｃｌｋの送信を開始する。ＦＳＭ３１は、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ、アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔ、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎ、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔ、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎを“Ｌ”レベルにする。

次に、ＦＳＭ３１は、ステートをＳ０からＳ１に移行させる。時刻ｔ１～ｔ２の期間、ＦＳＭ３１は、アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔ及びアップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎを“Ｈ”レベルとする。これにより、クロック選択回路１４のマルチプレクサ５２の入力端子（“１”）には、“１”データが入力され、マルチプレクサ６２及び７２の入力端子（“１”）には、“０”データが入力される。

次に、ＦＳＭ３１は、ステートをＳ１からＳ２に移行させる。時刻ｔ２において、ＦＳＭ３１は、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ及びシフトイネーブル信号ｓｈｉｆｔ＿ｅｎを“Ｈ”レベルとし、アップデートリセット信号ｕｐｄａｔｅ_ｒｓｔ及びアップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎを“Ｌ”レベルとする。これにより、時刻ｔ０～ｔ１の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。なお、２つの信号が同期していると説明する場合には、回路による遅延誤差が含まれていてもよい。これにより、アップデートレジスタには“１００”データが格納される（図１０の参照符号：update_reg value）。

時刻ｔ３～ｔ９の期間内に、クロック選択回路１４内において、クロック信号ｂｉｓｔ＿ｃｌｋと同期したクロック信号ｇｃｌｋ１が生成される。なお、各クロック信号ｇｃｌｋのパルス数は、スキャンチェーンＳＣ内に含まれるフリップフロップ２１に基づいて設定される。この期間、スキャンチェーンＳＣでは、ＰＲＰＧ１１においてランダムに生成されたテストパタンが、クロック信号ｇｃｌｋ１が“Ｈ”レベルに立ち上がるタイミングに合わせてシフトインされる（図１０の参照符号：clkchain value）。

時刻ｔ７～ｔ８の期間、ＦＳＭ３１は、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔを“Ｈ”レベルとする。例えば、ＦＳＭ３１は、クロック信号ｇｃｌｋ１～ｇｃｌｋ３のパルス数をカウントしており、スキャンシフト動作において、クロック信号ｇｃｌｋ１～ｇｃｌｋ３のいずれかの最後のパルスを送信する前に、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔを“Ｈ”レベルにする。ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ及びラストシフト信号ｌａｓｔ＿ｓｈｉｆｔが“Ｈ”レベルのため、時刻ｔ８～ｔ９の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。

時刻ｔ８において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、アップデートレジスタには“０１０”データが格納される。

時刻ｔ９～ｔ１５の期間内に、クロック選択回路１４内において、クロック信号ｂｉｓｔ＿ｃｌｋと同期したクロック信号ｇｃｌｋ２が生成される。この期間、スキャンチェーンＳＣでは、ＰＲＰＧ１１において擬似ランダムに生成されたテストパタンが、クロック信号ｂｉｓｔ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせてシフトインされる。

時刻ｔ１３～ｔ１４の期間、ＦＳＭ３１は、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔを“Ｈ”レベルとする。ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ及びラストシフト信号ｌａｓｔ＿ｓｈｉｆｔが“Ｈ”レベルのため、時刻ｔ１４～ｔ１５の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。

時刻ｔ１４において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、アップデートレジスタには“００１”データが格納される。

時刻ｔ１５～ｔ２１の期間内に、クロック選択回路１４内において、クロック信号ｂｉｓｔ＿ｃｌｋと同期したクロック信号ｇｃｌｋ３が生成される。この期間、スキャンチェーンＳＣでは、ＰＲＰＧ１１においてランダムに生成されたテストパタンが、クロック信号ｂｉｓｔ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせてシフトインされる。すなわち、スキャンチェーンＳＣは、クロック信号ｇｃｌｋ１～ｇｃｌｋ３のいずれが生成されている期間（時刻ｔ３～ｔ２１の期間）、クロック信号ｂｉｓｔ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、データがシフトインされる。

時刻ｔ１９～ｔ２０の期間、ＦＳＭ３１は、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔを“Ｈ”レベルとする。ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ及びラストシフト信号ｌａｓｔ＿ｓｈｉｆｔが“Ｈ”レベルのため、時刻ｔ２０～ｔ２１の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。

時刻ｔ２０において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、アップデートレジスタには“０００”データが格納される。

次に、ＦＳＭ３１は、ステートをＳ２からＳ３に移行させる。時刻ｔ２０において、ＦＳＭ１１は、ファーストロード信号ｆｉｒｓｔ＿ｌｏａｄ、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔ、及びシフトイネーブル信号ｓｈｉｆｔ＿ｅｎを“Ｌ”レベルとする。

また、ＦＳＭ１１は、時刻ｔ２０～ｔ２１の期間、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎを“Ｈ”レベルとする。クロック選択回路１４は、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベルである期間に、ワンホットエンコーダ４１の出力データをｇｃｌｋ１生成部５０、ｇｃｌｋ２生成部６０、及びｇｃｌｋ３生成部７０にそれぞれ取り込む。また、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベルであるため、時刻ｔ２１～ｔ２２の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。

時刻ｔ２１において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、アップデートレジスタには、例えば、”０１０”データが格納される。

次に、時刻ｔ２２において、クロック選択回路１４は、クロック信号ｃｐ＿ｃｌｋ２をクロック信号ｇｃｌｋ２として、シフトグループ２０ｂに送信する。なお、図１０の例では、クロック信号ｃｐ＿ｃｌｋ２の周波数は、クロック信号ｂｉｓｔ－ｃｌｋの周波数と異なり、時刻ｔ２２～ｔ２３の期間に２つのパルスが出力されている場合を示している。これにより、例えば、時刻ｔ２２～ｔ２３の期間、キャプチャ動作が実行される。

キャプチャ動作が終了すると、ＦＳＭ３１は、時刻ｔ２４～ｔ３０の期間、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎを“Ｈ”レベルにする。これにより、時刻ｔ２５～ｔ３１の期間内に、クロック選択回路１４内において、クロック信号ｂｉｓｔ＿ｃｌｋと同期したクロック信号ｇｃｌｋ２が生成される。

時刻ｔ２９～ｔ３０の期間、ＦＳＭ３１は、ラストシフト信号ｌａｓｔ＿ｓｈｉｆｔを“Ｈ”レベルとする。

各シフトグループ２０におけるキャプチャ動作とスキャンシフト動作は、時刻ｔ２０～ｔ３０の期間の処理の繰り返しである。

例えば、ＦＳＭ１１は、時刻ｔ３００～ｔ３１の期間、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎを“Ｈ”レベルとする。クロック選択回路１４は、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベルである期間に、ワンホットエンコーダ４１の出力データをｇｃｌｋ１生成部５０、ｇｃｌｋ２生成部６０、及びｇｃｌｋ３生成部７０にそれぞれ取り込む。また、アップデートイネーブル信号ｕｐｄａｔｅ＿ｅｎが“Ｈ”レベルであるため、時刻ｔ３１～ｔ３２の期間内に、クロック信号ｂｉｓｔ＿ｃｌｋと同期して、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルとされる。

時刻ｔ３１において、アップデートクロック信号ｕｐｄａｔｅ＿ｃｌｋが“Ｈ”レベルに立ち上がるタイミングに合わせて、アップデートレジスタには、例えば、”１００”データが格納される。

次に、時刻ｔ３２において、クロック選択回路１４は、クロック信号ｃｐ＿ｃｌｋ１をクロック信号ｇｃｌｋ１として、シフトグループ２０ａに送信する。これにより、例えば、時刻ｔ３２～ｔ３３の期間、キャプチャ動作が実行される。

キャプチャ動作が終了すると、ＦＳＭ３１は、時刻ｔ３４において、シフトイネーブル信号ｓｈｉｆｔ＿ｅｎを“Ｈ”レベルにする。これにより、例えば、時刻ｔ３５以降の期間に、クロック選択回路１４内において、クロック信号ｂｉｓｔ＿ｃｌｋと同期したクロック信号ｇｃｌｋ１が生成される。

１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、テストによる消費電力を低減できる。本効果につき、詳述する。

ＬＢＩＳＴでは、テスト対象となる論理回路１０の論理ブロック、すなわち、複数のスキャンチェーンＳＣに含まれる全てのフリップフロップ２１が１種類のクロック信号に同期して一斉に動作する。このため、ＬＢＩＳＴによる消費電力は、通常動作時の論理回路１０の消費電力よりも多い傾向にある。消費電力が急激に増加すると、ＩＲドロップが発生し、電源電圧が低下する場合がある。この結果、例えば、テストの故障判定に誤りが生じる可能性がある。また、テストと並行して、非テスト対象の論理ブロックにて通常処理が行われている場合、通常処理において、信号にノイズが生じたり、電源電圧低下による瞬時停止（瞬停）が発生したりする可能性がある。

これに対し、本実施形態に係る構成は、テストの際、複数のスキャンチェーンＳＣを複数のシフトグループ２０に分割できる。そして、複数のシフトグループ２０のいずれかをランダムに選択して、テストにおけるスキャンシフト動作及びキャプチャ動作を実行できる。例えば、テスト対象の論理ブロック内にある複数のスキャンチェーンＳＣに一括してテストパタンを入力しても、テストの結果に影響するのは、複数のスキャンチェーンＳＣの一部である場合が多い。このため、テストの結果に影響を与えないスキャンチェーンＳＣに関しては、スキャンシフト動作及びキャプチャ動作を省略できる。本実施形態では、シフトグループ２０、すなわちスキャンチェーンＳＣを選択して、スキャンシフト動作及びキャプチャ動作を実行することにより、テストによる消費電力を低減することができる。

更に、本実施形態に係る構成であれば、テストによる消費電力を削減できる。このため、通常処理と並列にテストが実行された場合であっても、通常処理において、ノイズの発生または電源電圧低下による瞬停等の発生を抑制できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態で説明した半導体集積回路を設計するための回路設計装置について説明する。

２．１ 回路設計装置のハードウェア構成
まず、回路設計装置のハードウェア構成の一例について、図１１を用いて説明する。図１１は、回路設計装置のハードウェア構成を示すブロック図である。

図１１に示すように、回路設計装置１００は、ＣＰＵ１０１、ＲＯＭ（Read Only Memory）１０２、ＲＡＭ（Random Access Memory）１０３、ストレージ１０４、ドライブ１０５、及びインタフェース１０６を備える。回路設計装置１００は、ＬＳＩ等の半導体チップ内の回路の設計段階において、ＬＢＩＳＴを実行するために必要な回路及びスキャンチェーンＳＣの回路等を挿入してネットリストを生成する機能を有する。

ＣＰＵ１０１は、ＲＯＭ１０２に記憶された各種処理プログラムを実行し、ＲＡＭ１０３を作業領域として用いることにより、回路設計装置１００全体の動作を制御する。

ストレージ１０４は、例えば、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）等の補助記憶装置である。ストレージ１０４には、回路設計装置１００で実行されるＬＢＩＳＴ挿入プログラム１４３が記憶される。また、ストレージ１０４には、ＬＢＩＳＴ挿入プログラム１４３が実行される際に必要な入力情報として、例えば、ネットリスト１４１、テスト容易化設計（ＤＦＴ：Design For Testability）の仕様情報（以下、「ＤＦＴ仕様」と表記する）１４２、及びＬＢＩＳＴ回路情報１４４が記憶される。また、ストレージ１０４には、回路設計装置１００で実行される故障シミュレータのプログラムが記憶される。

ネットリスト１４１は、半導体集積回路１の回路データである。より具体的には、ネットリスト１４１は、半導体チップが所望の機能を有するために半導体チップ内に設けられた各種素子（論理積回路や、排他的論理和回路等の論理ゲート）を互いに電気的に接続する導電体（すなわち、ネット又は配線）に関する情報である。ネットリスト１４１には、例えば、各ネットを介して通信される信号の特性が、対応するネットに関連づけられて記憶される。

ＤＦＴ仕様１４２は、半導体チップ内の各種素子のテスト（ＬＢＩＳＴを含む）を容易に行えるようにするためのテスト容易化設計の仕様に関する情報である。ＬＢＩＳＴのスキャンチェーンＳＣもＤＦＴ仕様に基づいて、設計される。

ＬＢＩＳＴ挿入プログラム１４３は、ＤＦＴ仕様１４２に基づいて、第１実施形態で説明した回路及びスキャンチェーンＳＣを回路データに挿入するための処理（設計）を回路設計装置１００に実行させるためのプログラム（ソフトウェア）である。なお、ＬＢＩＳＴ挿入プログラム１４３の詳細については、後述する。

ＬＢＩＳＴ回路情報１４４は、シフトグループ２０毎の制御に対応したＬＢＩＳＴを実行するために用いられる回路（以下「ＬＢＩＳＴ回路」とも表記する）の情報である。例えば、シフトグループ制御機構を有するＬＢＩＳＴ回路には、第１実施形態で説明したＰＲＰＧ１１、ＭＩＳＲ１２、クロックチェーン１３、クロック選択回路１４、及びロジックＢＩＳＴ制御回路１６が含まれる。

故障シミュレーション実行プログラム１４５は、設計した回路の故障シミュレーションを実行させるためのプログラムである。なお、図１１の例は、ＬＢＩＳＴ挿入プログラム１４３と故障シミュレーション実行プログラム１４５を分けて表記しているが、ＬＢＩＳＴ挿入プログラム１４３及び故障シミュレーション実行プログラム１４５とを併せて１つのＬＢＩＳＴ回路設計プログラムとしてもよい。

ドライブ１０５は、例えば、ＣＤ（Compact Disk）ドライブ、ＤＶＤ（Digital Versatile Disk）ドライブ等であり、記憶媒体１５１に記憶されたプログラムを読み込むための装置である。ドライブ１０５の種類は、記憶媒体１５１の種類に応じて適宜選択されてよい。上記ネットリスト１４１、ＤＦＴ仕様１４２、ＬＢＩＳＴ挿入プログラム１４３、ＬＢＩＳＴ回路情報１４４、及び故障シミュレーション実行プログラム１４５は、この記憶媒体１５１に記憶されていてもよい。

記憶媒体１５１は、コンピュータその他装置、機械等が記録されたプログラム等の情報を読取り可能なように、当該プログラム等の情報を、電気的、磁気的、光学的、機械的又は化学的作用によって蓄積する媒体である。

インタフェース１０６は、回路設計装置１００とその外部デバイスとの間の情報の授受を司るインタフェースである。インタフェース１０６は、例えば、有線又は無線による任意の通信方式を適用した通信インタフェース、プリンタ、及び表示画面（例えば、ＬＣＤ（Liquid Crystal Display）又はＥＬ（Electroluminescence）ディスプレイ、ブラウン管等）を介したＧＵＩ（Graphical User Interface）等の任意のインタフェースを含む。インタフェース１０６は、回路設計装置１００内で実行されたＬＢＩＳＴ挿入プログラム１４３によって生成されたスキャン・ＬＢＩＳＴ挿入後ネットリスト２０１、故障検出率レポート２０２、及びテストパタン２０３を出力し、ユーザに提示する機能を有する。すなわち、インタフェース１０６は、スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１、故障検出率レポート２０２、及びテストパタン２０３の出力部として機能する。

スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１は、ＬＢＩＳＴ挿入プログラム１４３実行後のネットリストに関する情報である。

故障検出率レポート２０２は、故障シミュレーション実行プログラム１４５で実行された故障シミュレーションによる故障検出の結果についてのレポートである。

テストパタン２０３は、ＬＢＩＳＴを実行する際に用いられるテストパタンである。

２．２ 回路設計装置の機能構成
次に、回路設計装置１００の機能構成の一例について、図１２を用いて説明する。図１２は、回路設計装置１００の機能構成を説明するためのブロック図である。

回路設計装置１００のＣＰＵ１０１は、例えば、ストレージ１０４に記憶されたＬＢＩＳＴ挿入プログラム１４３または故障シミュレーション実行プログラム１４５をＲＡＭ１０３に展開する。そして、ＣＰＵ１０１は、ＲＡＭ１０３に展開されたＬＢＩＳＴ挿入プログラム１４３または故障シミュレーション実行プログラム１４５を解釈及び実行して、各構成要素を制御する。

図１２に示すように、回路設計装置１００は、ＬＢＩＳＴ挿入プログラム１４３を実行する際、クロック抽出部２１０、シフトグループ込みＬＢＩＳＴ構成生成部２１１、ＬＢＩＳＴ回路挿入部２１２、及びスキャンチェーン挿入部２１３を備えるコンピュータとして機能する。また、回路設計装置１００は、ＬＢＩＳＴ挿入プログラム１４３を実行する際、シフトグループ込みＬＢＩＳＴ構成生成部２１１、ＬＢＩＳＴ回路挿入部２１２、及びスキャンチェーン挿入部２１３によって、クロック系統情報２２０、ＬＢＩＳＴ挿入前構成情報２２１、ＬＢＩＳＴ挿入後ネットリスト２２２、及びＬＢＩＳＴ挿入後構成情報２２３を中間生成物として生成し、最終的にスキャン・ＬＢＩＳＴ挿入後ネットリスト２０１を出力するコンピュータとして機能する。

クロック抽出部２１０は、ネットリスト１４１及びＤＦＴ仕様１４２に基づいて、設計対象である半導体集積回路１の通常処理及びテストに用いられる各種クロック信号に関するクロック系統情報２２０を抽出（出力）する。クロック系統情報２２０には、例えば、テストに関する情報として、シフトグループ２０の制御に用いられるクロック信号ｂｉｓｔ＿ｃｌｋ、ｇｃｌｋ１～ｇｃｌｋ３、及びｃｐ＿ｃｌｋ１～ｃｐ＿ｃｌｋ３に関する情報が含まれる。クロック抽出部２１０は、クロック系統情報２２０を、シフトグループ込みＬＢＩＳＴ構成生成部２１１に送信する。

シフトグループ込みＬＢＩＳＴ構成生成部２１１は、ネットリスト１４１、ＤＦＴ仕様１４２、クロック系統情報２２０、及び図示せぬＬＢＩＳＴ回路情報１４４等に基づいて、ＬＢＩＳＴ挿入前構成情報２２１を生成する。ＬＢＩＳＴ挿入前構成情報２２１には、ＬＢＩＳＴ信号の接続端子情報及び極性情報、シフトグループ２０に対応するクロック信号の接続端子情報及び周波数情報、シフトグループ２０毎のスキャンチェーンＳＣの本数及び長さ（フリップフロップ２１の個数）についての情報、キャプチャ動作時のクロック信号ｇｃｌｋのサイクル数についての情報、テストパタン数の上限数についての情報、テスト時のフリップフロップ２１のトグル率の上限値についての情報が含まれる。ここで、ＬＢＩＳＴ信号には、ＬＢＩＳＴ実行の動作モードの設定、ＰＲＰＧ１１に入力される初期データ、初期データに対する期待値、または故障判定のパス／フェイル等に対応する複数の信号が含まれる。また、ＬＢＩＳＴ挿入前構成情報２２１には、シフトグループ制御機構を有するＬＢＩＳＴ回路の構成についての情報が含まれる。すなわち、シフトグループ込みＬＢＩＳＴ構成生成部２１１は、シフトグループ制御機構を有するＬＢＩＳＴ回路を生成する。より具体的には、ＬＢＩＳＴ挿入前構成情報２２１には、ＰＲＰＧ１１、ＭＩＳＲ１２、シフトグループ２０に対応したクロックチェーン１３、クロック選択回路１４、及びロジックＢＩＳＴ制御回路１６についての情報が含まれる。シフトグループ込みＬＢＩＳＴ構成生成部２１１は、ＬＢＩＳＴ挿入前構成情報２２１をＬＢＩＳＴ回路挿入部２１２に送信する。

ＬＢＩＳＴ回路挿入部２１２は、ネットリスト１４１及びＬＢＩＳＴ挿入前構成情報２２１に基づいて、ＬＢＩＳＴ回路の構成をネットリスト１４１に挿入し、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３を生成する。ＬＢＩＳＴ挿入後構成情報２２３には、ＬＢＩＳＴ信号の接続端子情報及び極性情報、ＬＢＩＳＴ制御レジスタについての情報、シーケンス情報、シフトグループ２０に対応するクロック信号の接続端子情報及び周波数情報、ＰＲＰＧ１１及びＭＩＳＲ１２の構造（すなわち、テストパタンの生成及び圧縮に関する生成多項式）についての情報、各シフトグループ２０のスキャンチェーンＳＣの接続端子情報、キャプチャ動作時のクロック信号ｇｃｌｋのサイクル数についての情報、テストパタン数の上限数についての情報、テスト時のフリップフロップ２１のトグル率の上限値についての情報が含まれる。ＬＢＩＳＴ制御レジスタは、ＬＢＩＳＴの制御に用いられるレジスタであり、半導体集積回路１内に設けられる。例えば、ＬＢＩＳＴ制御レジスタは、ＬＢＩＳＴ信号によりシリアルに設定される。例えば、ロジックＢＩＳＴ制御回路１６等は、ＬＢＩＳＴ制御レジスタの保持する情報に基づいて動作する。シーケンス情報は、ＬＢＩＳＴ制御レジスタを設定するシーケンス、ＬＢＩＳＴテストを開始させるシーケンス、及び半導体集積回路１から故障判定の結果を読み出す際のシーケンスに関する情報を含む。ＬＢＩＳＴ回路挿入部２１２は、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３をスキャンチェーン挿入部２１３に送信する。または、ＬＢＩＳＴ挿入後構成情報２２３は、後述する故障シミュレーションに用いられる。

スキャンチェーン挿入部２１３は、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３に基づいて、各シフトグループ２０に含まれるスキャンチェーンＳＣの構成を生成する。そして、スキャンチェーン挿入部２１３は、生成したスキャンチェーンＳＣの構成をＬＢＩＳＴ挿入後ネットリスト２２２に挿入し、スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１を生成する。スキャンチェーン挿入部２１３は、スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１を外部デバイスに出力する。

また、回路設計装置１００は、ＬＢＩＳＴ挿入後構成情報２２３及びスキャン・ＬＢＩＳＴ挿入後ネットリスト２０１を生成した後に、故障シミュレーション実行プログラム１４５を実行する際、故障シミュレータ２３０を備えるコンピュータとして機能する。回路設計装置１００は、故障シミュレーションを実行して、故障検出率レポート２０２及びテストパタン２０３を出力するコンピュータとして機能する。

故障シミュレータ２３０は、ＬＢＩＳＴ挿入後構成情報２２３及びスキャン・ＬＢＩＳＴ挿入後ネットリスト２０１に基づいて、ＬＢＩＳＴ用のテストパタン２０３を生成し、ＬＢＩＳＴにおける故障シミュレーションを実行する。故障シミュレータ２３０は、故障シミュレーションの結果に基づいて、故障検出率を算出する。故障シミュレータ２３０は、生成したテストパタン２０３及び故障シミュレーションの結果に基づく故障検出率レポート２０２を外部デバイスに出力する。

回路設計装置１００は、以上のような機能構成を実装することにより、ＬＢＩＳＴに対応した回路設計及び故障シミュレーションを実行することができる。

なお、クロック抽出部２１０、シフトグループ込みＬＢＩＳＴ構成生成部２１１、ＬＢＩＳＴ回路挿入部２１２、スキャンチェーン挿入部２１３、及び故障シミュレータ２３０は、回路設計装置１００に設けられた専用回路で実現されてもよい。

２．３ 回路設計の流れ
次に、回路設計の流れについて、図１３を用いて説明する。図１３は、回路設計の流れを示すフローチャートである。

図１３に示すように、
まず、ＣＰＵ１０１は、ストレージ１０４から読み出したＬＢＩＳＴ挿入プログラム１４３をＲＡＭ１０３に展開する。すなわち、ＣＰＵ１０１は、ＬＢＩＳＴ挿入プログラム１４３を開始する。

ＣＰＵ１０１は、クロック抽出部２１０として動作し、設計対象のネットリスト１４１とＤＦＴ仕様１４２からネットリスト１４１のクロック系統情報２２０を抽出する（ステップＳ２０）。ＣＰＵ１０１は、例えばストレージ１０４に、抽出したクロック系統情報２２０を保存する。

次に、ＣＰＵ１０１は、シフトグループ込みＬＢＩＳＴ構成生成部２１１として動作し、ネットリスト１４１、ＤＦＴ仕様１４２、クロック系統情報２２０、及びＬＢＩＳＴ回路情報１４４に基づいて、シフトグループ制御機構を有するＬＢＩＳＴ回路を生成する（ステップＳ２１）。すなわち、ＣＰＵ１０１は、ＬＢＩＳＴ挿入前構成情報２２１を生成する。ＣＰＵ１０１は、例えばストレージ１０４に、生成したＬＢＩＳＴ挿入前構成情報２２１を保存する。

次に、ＣＰＵ１０１は、ＬＢＩＳＴ回路挿入部２１２として動作し、ネットリスト１４１及びＬＢＩＳＴ挿入前構成情報２２１に基づいて、ネットリスト１４１にＬＢＩＳＴ回路を組み込む（ステップＳ２２）。すなわち、ＣＰＵ１０１は、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３を生成する。ＣＰＵ１０１は、例えばストレージ１０４に、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３を保存する。

次に、ＣＰＵ１０１は、スキャンチェーン挿入部２１３として動作し、ＬＢＩＳＴ挿入後ネットリスト２２２及びＬＢＩＳＴ挿入後構成情報２２３に基づいて、スキャンチェーンＳＣを生成する（ステップＳ２３）。すなわち、ＣＰＵ１０１は、スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１を生成する。

次に、ＣＰＵ１０１は、ストレージ１０４から読み出した故障シミュレーション実行プログラム１４５をＲＡＭ１０３に展開する。すなわち、ＣＰＵ１０１は、故障シミュレーション実行プログラム１４５を開始する。

ＣＰＵ１０１は、ＬＢＩＳＴ挿入後構成情報２２３及びスキャン・ＬＢＩＳＴ挿入後ネットリスト２０１に基づいて、テストパタン２０３を生成する（ステップＳ２４）。

次に、ＣＰＵ１０１は、生成したテストパタン２０３に基づいて、故障シミュレーションを実行し（ステップＳ２５）、故障検出率レポート２０２を作成する。

ＣＰＵ１０１は、故障シミュレーションが終了すると、スキャン・ＬＢＩＳＴ挿入後ネットリスト２０１、テストパタン２０３、及び故障検出率レポート２０２を外部デバイスに出力する（ステップＳ２６）。

２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態で説明したＬＢＩＳＴを実行可能な半導体集積回路を設計できる。

３．変形例等
上記実施形態に係る構成であれば、半導体集積回路は、組み込み自己テストのときに、第１クロック信号（ｇｃｌｋ１）に基づいて動作する第１スキャンチェーン（ＳＣ）と、第２クロック信号（ｇｃｌｋ２）に基づいて動作する第２スキャンチェーン（ＳＣ）とを含む論理回路（１０）と、テストパタンを生成し、第１及び第２スキャンチェーンにテストパタンを送信するパタン生成回路（１１）と、第１及び第２スキャンチェーンから受信した第１データを圧縮する圧縮回路（１２）と、テストのときに、第１及び第２クロック信号の１つを選択して、対応する第１及び第２スキャンチェーンの１つに送信するクロック選択回路（１４）と、テストを制御し、テストの結果に基づいて論理回路の故障検出を行うように構成されたテスト制御回路（１６）とを含む。

上記実施形態により、テストによる消費電力を低減できる半導体集積回路を提供する。

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体集積回路、１０…論理回路、１１…擬似ランダムパタン生成回路、１２…多入力シグネチャレジスタ、１３…クロックチェーン、１４…クロック選択回路、１５…クロック生成回路、１６…ロジックＢＩＳＴ制御回路、２０…シフトグループ、２１、５３、６３、７３…フリップフロップ、２２…スキャンＦＦ、２３、５１、５２、５６、６１、６２、６６、７１、７２、７６…マルチプレクサ、３０…比較器、３１…有限状態機械、４１…ワンホットエンコーダ、４２、４３、４６、４９、５５、６５、６７、７５、７７…ＡＮＤ回路、４４、４７…ＯＲ回路、４５…ＮＡＮＤ回路、４８、５４、６４、７４…ラッチ回路、５０…ｇｃｌｋ１生成部、６０…ｇｃｌｋ２生成部、７０…ｇｃｌｋ３生成部、１００…回路設計装置、１０１…ＣＰＵ、１０２…ＲＯＭ、１０３…ＲＡＭ、１０４…ストレージ、１０５…ドライブ、１０６…インタフェース、１４１…ネットリスト、１４２…ＤＦＴ仕様、１４３…ＬＢＩＳＴ挿入プログラム、１４４…ＬＢＩＳＴ回路情報、１４５…故障シミュレーション実行プログラム、１５１…記憶媒体、２０１…スキャン・ＬＢＩＳＴ挿入後ネットリスト、２０２…故障検出率レポート、２０３…テストパタン、２１０…クロック抽出部、２１１…シフトグループ込みＬＢＩＳＴ構成生成部、２１２…ＬＢＩＳＴ回路挿入部、２１３…スキャンチェーン挿入部、２２０…クロック系統情報、２２１…ＬＢＩＳＴ挿入前構成情報、２２２…ＬＢＩＳＴ挿入後ネットリスト、２２３…ＬＢＩＳＴ挿入後構成情報、２３０…故障シミュレータ。

Claims (8)

1. 第１クロック信号に基づいて動作する第１スキャンチェーンと、第２クロック信号に基づいて動作する第２スキャンチェーンとを含む論理回路と、
   テストパタンを生成し、前記第１及び第２スキャンチェーンに前記テストパタンを送信するパタン生成回路と、
   前記第１及び第２スキャンチェーンから受信した第１データを圧縮する圧縮回路と、
   前記第１及び第２クロック信号の１つを選択して、対応する前記第１及び第２スキャンチェーンの１つに送信するクロック選択回路と、
   テストを制御し、前記テストの結果に基づいて前記論理回路の故障検出を行うように構成されたテスト制御回路と、
   前記パタン生成回路から受信した前記テストパタンに基づいて、前記クロック選択回路に第２データを送信する第３スキャンチェーンと
   を備え、
   前記クロック選択回路は、前記第３スキャンチェーンから受信した前記第２データに基づいて前記第１及び第２クロック信号の前記１つを選択可能である、
   半導体集積回路。
2. 前記テストは、キャプチャ動作とスキャンシフト動作とを含み、
   前記テストのときに、前記第１及び第２スキャンチェーンの前記１つにおいて、前記キャプチャ動作と前記スキャンシフト動作とが連続して実行される、
   請求項１に記載の半導体集積回路。
3. 前記テストにおいて、前記第１スキャンチェーンに１回目の前記テストパタンを入力する場合、前記クロック選択回路は、前記テスト制御回路から受信した制御信号に基づいて前記第１クロック信号を選択可能である、
   請求項１または２のいずれか一項に記載の半導体集積回路。
4. 前記テストにおいて、前記第１スキャンチェーンに２回目の前記テストパタンを入力する場合、前記クロック選択回路は、前記第２データに基づいて前記第１クロック信号を選択する、
   請求項１に記載の半導体集積回路。
5. 前記クロック選択回路は、前記第２データに基づいて第３データを生成するエンコーダを含み、
   前記クロック選択回路は、前記第３データに基づいて、前記第１及び第２クロック信号の前記１つを選択可能である、
   請求項１に記載の半導体集積回路。
6. 前記第３データは、少なくとも２ビット以上のデータであり、いずれか１つのビットが“１”データであり且つ他のビットが“０”データである、
   請求項５に記載の半導体集積回路。
7. 前記第１スキャンチェーンは、シリアル接続された複数のフリップフロップを含む、
   請求項１乃至６のいずれか１項に記載の半導体集積回路。
8. 前記キャプチャ動作と前記スキャンシフト動作とが連続して実行される期間において、前記第１及び第２クロック信号の前記１つは、前記キャプチャ動作時における第１周波数と前記スキャンシフト動作時における第２周波数とが異なる、
   請求項２に記載の半導体集積回路。

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