JPH085711A - 半導体集積回路のテスト方式 - Google Patents
半導体集積回路のテスト方式Info
- Publication number
- JPH085711A JPH085711A JP6154322A JP15432294A JPH085711A JP H085711 A JPH085711 A JP H085711A JP 6154322 A JP6154322 A JP 6154322A JP 15432294 A JP15432294 A JP 15432294A JP H085711 A JPH085711 A JP H085711A
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- Japan
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- test
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Abstract
(57)【要約】
【目的】ＢＩＳＴに用いられているＭＩＳＲにおいて、
試験回路でビットエラーが発生した場合にこのエラーが
ＭＩＳＲ回路内でループすることなく、最終パターンま
でテストが行えることを可能にする。 【構成】１回目のテストで試験回路１で生じたビットエ
ラーの発生時点を確認し、テストパターンの該ビットエ
ラー発生時点においてＭＩＳＲに対するイニシャライズ
信号をアクティブに設定する。これにより、ＭＩＳＲ２
回路内でエラーがループすることを回避し、そして試験
回路が正常動作に復帰すれば再びテストが行える。
試験回路でビットエラーが発生した場合にこのエラーが
ＭＩＳＲ回路内でループすることなく、最終パターンま
でテストが行えることを可能にする。 【構成】１回目のテストで試験回路１で生じたビットエ
ラーの発生時点を確認し、テストパターンの該ビットエ
ラー発生時点においてＭＩＳＲに対するイニシャライズ
信号をアクティブに設定する。これにより、ＭＩＳＲ２
回路内でエラーがループすることを回避し、そして試験
回路が正常動作に復帰すれば再びテストが行える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のテスト
方式に関し、特にＢＩＳＴ（ビルトインセルフテスト）
で用いられるＭＩＳＲ（マルチインプット・シフトレジ
スタ）回路に関する。
方式に関し、特にＢＩＳＴ（ビルトインセルフテスト）
で用いられるＭＩＳＲ（マルチインプット・シフトレジ
スタ）回路に関する。
【０００２】
【従来の技術】図４に、一般的なＢＩＳＴ（Built-In S
elf Test）の構成を示す。ここで、ＢＩＳＴとは、半導
体集積回路の内部にテスト対象回路（「試験回路」とい
う）に与えるテストパターンを発生させる回路と、テス
ト対象回路からの出力パターンを圧縮する回路を組み込
むことにより、自己テストを行なうものをいう。
elf Test）の構成を示す。ここで、ＢＩＳＴとは、半導
体集積回路の内部にテスト対象回路（「試験回路」とい
う）に与えるテストパターンを発生させる回路と、テス
ト対象回路からの出力パターンを圧縮する回路を組み込
むことにより、自己テストを行なうものをいう。
【０００３】図４に示すように、半導体集積回路におい
て、テストパターン発生器は試験回路にテストパターン
を印加し、試験回路からの出力をパターン圧縮器で圧縮
したものについて、比較器にて期待値と比較し、最終比
較結果を出力することによりテストが行なわれる。試験
回路、テストパターン発生器、パターン圧縮器、及び比
較器は基本的にチップ上に搭載される。
て、テストパターン発生器は試験回路にテストパターン
を印加し、試験回路からの出力をパターン圧縮器で圧縮
したものについて、比較器にて期待値と比較し、最終比
較結果を出力することによりテストが行なわれる。試験
回路、テストパターン発生器、パターン圧縮器、及び比
較器は基本的にチップ上に搭載される。
【０００４】また、図５に、従来のＭＩＳＲ（Multi In
put Shift Register）回路を含むＢＩＳＴの構成を示
す。ＭＩＳＲ回路は、多入力のＬＦＳＲ（リニアフィー
ドバック・シフトレジスタ）を意味し、パターン圧縮・
比較を行うもので、試験回路１の検証結果をＭＩＳＲ回
路２でパターン圧縮し、期待値と比較し最終的な判定結
果を出力する。
put Shift Register）回路を含むＢＩＳＴの構成を示
す。ＭＩＳＲ回路は、多入力のＬＦＳＲ（リニアフィー
ドバック・シフトレジスタ）を意味し、パターン圧縮・
比較を行うもので、試験回路１の検証結果をＭＩＳＲ回
路２でパターン圧縮し、期待値と比較し最終的な判定結
果を出力する。
【０００５】ＭＩＳＲ２を構成する初段のフリップフロ
ップ５には、試験回路１の検証結果を示す出力信号３
と、最終段のフリップフロップの出力である最終比較結
果７をフィードバックした信号を入力とする排他的論理
和回路ＸＯＲ４の出力が入力される。
ップ５には、試験回路１の検証結果を示す出力信号３
と、最終段のフリップフロップの出力である最終比較結
果７をフィードバックした信号を入力とする排他的論理
和回路ＸＯＲ４の出力が入力される。
【０００６】そして、次段以降のフリップフロップに
は、試験回路１の検証結果を示す出力信号と前段のフリ
ップフロップの出力との排他的論理和出力が入力され
る。試験回路１からの出力信号は排他的論理和回路で空
間圧縮され、その結果がＭＩＳＲ２で時間圧縮され、最
終比較結果として順次出力される巡回シリアルビットを
基にパス／フェイルが判定される。
は、試験回路１の検証結果を示す出力信号と前段のフリ
ップフロップの出力との排他的論理和出力が入力され
る。試験回路１からの出力信号は排他的論理和回路で空
間圧縮され、その結果がＭＩＳＲ２で時間圧縮され、最
終比較結果として順次出力される巡回シリアルビットを
基にパス／フェイルが判定される。
【０００７】
【発明が解決しようとする課題】従来のＢＩＳＴにおけ
るテストで必要とされるテストパターンは、エラーが生
じるとその時点以降のテストが行えないため、試験回路
１において、全くエラーの起こらないテストパターンが
必要となる。
るテストで必要とされるテストパターンは、エラーが生
じるとその時点以降のテストが行えないため、試験回路
１において、全くエラーの起こらないテストパターンが
必要となる。
【０００８】より詳細には、従来のＢＩＳＴを用いた半
導体集積回路のテスト方式は、ＢＩＳＴを構成するＭＩ
ＳＲ回路２は一種のトグル回路で構成されているため、
試験回路１でビットエラーが発生すると、このエラーが
ＭＩＳＲ回路２内でループし、最終パターンまで比較判
定結果にエラーを出力し続ける。このため、たとえエラ
ー発生後、試験回路が正常動作に復帰しても、エラー発
生時点からテストが行えないという問題がある。
導体集積回路のテスト方式は、ＢＩＳＴを構成するＭＩ
ＳＲ回路２は一種のトグル回路で構成されているため、
試験回路１でビットエラーが発生すると、このエラーが
ＭＩＳＲ回路２内でループし、最終パターンまで比較判
定結果にエラーを出力し続ける。このため、たとえエラ
ー発生後、試験回路が正常動作に復帰しても、エラー発
生時点からテストが行えないという問題がある。
【０００９】また、これまでＭＩＳＲ回路を用いたＢＩ
ＳＴでのテストには、全くエラーの出ないテストパター
ンか、あるいは複数本のテストパターンが必要となり、
これに伴いテストパターン作成の工数が増え、莫大なテ
スト時間を要するという問題がある。
ＳＴでのテストには、全くエラーの出ないテストパター
ンか、あるいは複数本のテストパターンが必要となり、
これに伴いテストパターン作成の工数が増え、莫大なテ
スト時間を要するという問題がある。
【００１０】従って、本発明は前記問題点を解消し、Ｂ
ＩＳＴに用いられるＭＩＳＲ回路において、試験回路に
ビットエラーが発生した場合でも、このエラーがＭＩＳ
Ｒ回路内でループすることなく、最終パターンまでテス
トが行えることを可能とするＢＩＳＴを提供することを
目的とする。
ＩＳＴに用いられるＭＩＳＲ回路において、試験回路に
ビットエラーが発生した場合でも、このエラーがＭＩＳ
Ｒ回路内でループすることなく、最終パターンまでテス
トが行えることを可能とするＢＩＳＴを提供することを
目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＢＩＳＴ（ビルトインセルフテスト）等
のコンパクトテスト方式で用いられるＭＩＳＲ（マルチ
インプット・シフトレジスタ）回路において、試験回路
でビットエラーが生じた場合、前記ＭＩＳＲ回路内をル
ープするエラーを解除するための所定の初期化信号をア
クティブとするようにテストパターンを設定し、前記試
験回路が正常動作に復帰した際に再びテストが行えるよ
うにすることを特徴とする半導体集積回路のテスト方式
を提供する。
め、本発明は、ＢＩＳＴ（ビルトインセルフテスト）等
のコンパクトテスト方式で用いられるＭＩＳＲ（マルチ
インプット・シフトレジスタ）回路において、試験回路
でビットエラーが生じた場合、前記ＭＩＳＲ回路内をル
ープするエラーを解除するための所定の初期化信号をア
クティブとするようにテストパターンを設定し、前記試
験回路が正常動作に復帰した際に再びテストが行えるよ
うにすることを特徴とする半導体集積回路のテスト方式
を提供する。
【００１２】また、本発明の好適な態様においては、Ｍ
ＩＳＲが該ＭＩＳＲを構成する複数のフリップフロップ
を初期化する端子を備え、試験回路のエラー発生時点に
おいて該端子に初期化信号を供給するように前記テスト
パターンを修正することを特徴とする。本発明において
はフリップフロップは好ましくはセット・リセット付き
フリップフロップで構成され、エラー発生時点におい
て、リセット信号、セット信号あるいはイネーブル信号
のいずれかがアクティブにされ初期化される。
ＩＳＲが該ＭＩＳＲを構成する複数のフリップフロップ
を初期化する端子を備え、試験回路のエラー発生時点に
おいて該端子に初期化信号を供給するように前記テスト
パターンを修正することを特徴とする。本発明において
はフリップフロップは好ましくはセット・リセット付き
フリップフロップで構成され、エラー発生時点におい
て、リセット信号、セット信号あるいはイネーブル信号
のいずれかがアクティブにされ初期化される。
【００１３】さらに、本発明の別の好適な態様において
は、ＭＩＳＲが試験回路の検出信号をマスクするゲート
回路と該ゲート回路にマスク信号を与えるテスト端子を
備え、試験回路のエラー発生時点において該テスト端子
にマスク信号を供給するように前記テストパターンを修
正することを特徴とするものである。
は、ＭＩＳＲが試験回路の検出信号をマスクするゲート
回路と該ゲート回路にマスク信号を与えるテスト端子を
備え、試験回路のエラー発生時点において該テスト端子
にマスク信号を供給するように前記テストパターンを修
正することを特徴とするものである。
【００１４】
【作用】本発明の半導体集積回路のテスト方式によれ
ば、好ましくは、まず１回目のテストで試験回路でのエ
ラー発生地点を確認して、ＭＩＳＲ回路内をループする
エラーを一度解除できるようにテストパターンを修正
し、テストパターン上からＭＩＳＲ回路内にイニシャラ
イズ動作を与えるもので、このようにテストパターン上
からＭＩＳＲを構成する回路にイニシャライズ動作を与
えることにより、試験回路で生じたビットエラーがＭＩ
ＳＲ回路内でループせず、試験回路が正常動作に復帰す
れば最終パターンまで再びテストが行うことができる。
このため、本発明によれば、テストパターン作成が極め
て容易になり、テスト時間が短縮する。
ば、好ましくは、まず１回目のテストで試験回路でのエ
ラー発生地点を確認して、ＭＩＳＲ回路内をループする
エラーを一度解除できるようにテストパターンを修正
し、テストパターン上からＭＩＳＲ回路内にイニシャラ
イズ動作を与えるもので、このようにテストパターン上
からＭＩＳＲを構成する回路にイニシャライズ動作を与
えることにより、試験回路で生じたビットエラーがＭＩ
ＳＲ回路内でループせず、試験回路が正常動作に復帰す
れば最終パターンまで再びテストが行うことができる。
このため、本発明によれば、テストパターン作成が極め
て容易になり、テスト時間が短縮する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】
【実施例１】図１は本発明の一実施例に係るＢＩＳＴ回
路のブロック図である。図１のＢＩＳＴの回路構成は、
前記従来例の構成と基本的に同一であるが、本実施例で
は、図１の試験回路１においてビットエラーが生じた場
合、パターン圧縮・比較を行うＭＩＳＲ回路２内でこの
エラーがループして最終判定結果７にエラーが出力され
続けるという事を、テストパターンの修正により回避す
るものである。
路のブロック図である。図１のＢＩＳＴの回路構成は、
前記従来例の構成と基本的に同一であるが、本実施例で
は、図１の試験回路１においてビットエラーが生じた場
合、パターン圧縮・比較を行うＭＩＳＲ回路２内でこの
エラーがループして最終判定結果７にエラーが出力され
続けるという事を、テストパターンの修正により回避す
るものである。
【００１７】本実施例においては、まず試験回路１で生
じたビットエラーをテストの際に確認し、そのビットエ
ラー発生時点においてＭＩＳＲ回路２内にイニシャライ
ズ（初期化）動作をテストパターンから与えるようにす
る。
じたビットエラーをテストの際に確認し、そのビットエ
ラー発生時点においてＭＩＳＲ回路２内にイニシャライ
ズ（初期化）動作をテストパターンから与えるようにす
る。
【００１８】このテストパターンの修正に基づく本実施
例の動作を図３に示す。図３の（Ａ）は、一回目の検証
結果においてビットエラーが発生した時の動作を示し、
（Ｂ）はテストパターン修正後の動作を示している。
例の動作を図３に示す。図３の（Ａ）は、一回目の検証
結果においてビットエラーが発生した時の動作を示し、
（Ｂ）はテストパターン修正後の動作を示している。
【００１９】図３（Ａ）において、試験回路１内の検証
結果にエラーが発生すると、１回目のテストにより生じ
たビットエラーは、ＭＩＳＲ回路２内をループし、最終
判定結果７にもエラーが出力され続ける。即ち、ＭＩＳ
Ｒ回路２の出力である最終比較結果７は、エラー発生時
点以降もエラー状態（図示ハイレベル）を出力し続け
る。
結果にエラーが発生すると、１回目のテストにより生じ
たビットエラーは、ＭＩＳＲ回路２内をループし、最終
判定結果７にもエラーが出力され続ける。即ち、ＭＩＳ
Ｒ回路２の出力である最終比較結果７は、エラー発生時
点以降もエラー状態（図示ハイレベル）を出力し続け
る。
【００２０】そこで、テストパターンを修正し、エラー
発生時点においてＭＩＳＲ回路２にイニシャライズを与
えるように設定する。このようにテストパターンを修正
することにより、最終パターンにまでエラーがまわり込
んでいたものが解消され、エラー発生後に試験回路１が
正常動作に復帰した場合、再び検証が可能となる。
発生時点においてＭＩＳＲ回路２にイニシャライズを与
えるように設定する。このようにテストパターンを修正
することにより、最終パターンにまでエラーがまわり込
んでいたものが解消され、エラー発生後に試験回路１が
正常動作に復帰した場合、再び検証が可能となる。
【００２１】そして、図１の本実施例の特徴は、ＭＩＳ
Ｒ回路２を構成する複数のリセット付きフリップフロッ
プ５をエラー発生時点において初期化すべく、初期化端
子９に対してテストパターンからリセット信号をアクテ
ィブに設定するようにしたことにある。
Ｒ回路２を構成する複数のリセット付きフリップフロッ
プ５をエラー発生時点において初期化すべく、初期化端
子９に対してテストパターンからリセット信号をアクテ
ィブに設定するようにしたことにある。
【００２２】一回目のテストでエラーが発生した時点に
おいて、ＭＩＳＲ２の全てのフリップフロップをテスト
パターンからリセットするようにテストパターンを修正
することにより、１回目のテストで生じたエラーは、Ｍ
ＩＳＲ回路２内をループしなくなり、エラー発生時点の
後に、再びテストが行える。
おいて、ＭＩＳＲ２の全てのフリップフロップをテスト
パターンからリセットするようにテストパターンを修正
することにより、１回目のテストで生じたエラーは、Ｍ
ＩＳＲ回路２内をループしなくなり、エラー発生時点の
後に、再びテストが行える。
【００２３】例えば、図３（Ｂ）に示すように、テスト
パターンを修正した場合、ＭＩＳＲ回路２の出力である
最終比較結果７は、エラー発生時点において試験回路１
の検証結果と期待値との不一致を示すエラー状態（図示
ハイレベル）を出力するが、次の時点からもはやエラー
状態は出力されず、試験回路１の検証を可能としてい
る。
パターンを修正した場合、ＭＩＳＲ回路２の出力である
最終比較結果７は、エラー発生時点において試験回路１
の検証結果と期待値との不一致を示すエラー状態（図示
ハイレベル）を出力するが、次の時点からもはやエラー
状態は出力されず、試験回路１の検証を可能としてい
る。
【００２４】なお、セット・リセット付きフリップフロ
ップのセット信号、リセット信号、あるいはイネーブル
信号をアクティブに設定することによっても同様の結果
が得られる。
ップのセット信号、リセット信号、あるいはイネーブル
信号をアクティブに設定することによっても同様の結果
が得られる。
【００２５】
【実施例２】次に、本発明における別の実施例を図２に
示す。同図に示すように、本実施例においては、ＭＩＳ
Ｒ回路２内にテスト用入力端子１０が設けられている。
試験回路１からの検出信号３と、テスト端子１０から入
力される信号は論理積回路１１に入力され、論理積回路
１１の出力が排他的論理和回路４を介してフリップフロ
ップ５に入力される。
示す。同図に示すように、本実施例においては、ＭＩＳ
Ｒ回路２内にテスト用入力端子１０が設けられている。
試験回路１からの検出信号３と、テスト端子１０から入
力される信号は論理積回路１１に入力され、論理積回路
１１の出力が排他的論理和回路４を介してフリップフロ
ップ５に入力される。
【００２６】即ち、ＭＩＳＲ回路２の初段のフリップフ
ロップ５には、論理積回路１１の出力と最終段のフリッ
プフロップの出力である最終比較結果７をフィードバッ
クした信号を入力とする排他的論理和回路４の出力が入
力され、次段以降のフリップフロップには、論理積回路
１１の出力と前段のフリップフロップの出力との排他的
論理和出力が入力される。なお、本実施例では、図１に
示す前記実施例１のＭＩＳＲ２に設けられたリセット端
子９は不要とされる。
ロップ５には、論理積回路１１の出力と最終段のフリッ
プフロップの出力である最終比較結果７をフィードバッ
クした信号を入力とする排他的論理和回路４の出力が入
力され、次段以降のフリップフロップには、論理積回路
１１の出力と前段のフリップフロップの出力との排他的
論理和出力が入力される。なお、本実施例では、図１に
示す前記実施例１のＭＩＳＲ２に設けられたリセット端
子９は不要とされる。
【００２７】本実施例において、１回目のテストより試
験回路１で生じたビットエラー発生時点を確認し、エラ
ー発生時点に対応して、テスト端子１０をイニシャライ
ズするようにテストパターンを修正し、ＭＩＳＲ回路２
内でエラーをループすることを回避する。この場合、エ
ラー発生時点においてテスト端子１０には、試験回路１
の検出信号３をマスクするよう論理“０”の信号が印加
されるようにテストパターンが修正される。
験回路１で生じたビットエラー発生時点を確認し、エラ
ー発生時点に対応して、テスト端子１０をイニシャライ
ズするようにテストパターンを修正し、ＭＩＳＲ回路２
内でエラーをループすることを回避する。この場合、エ
ラー発生時点においてテスト端子１０には、試験回路１
の検出信号３をマスクするよう論理“０”の信号が印加
されるようにテストパターンが修正される。
【００２８】
【発明の効果】以上説明したように本発明は、試験回路
のエラー発生時点に、テストパターン上からＭＩＳＲを
構成する回路にイニシャライズ動作を与えるようにした
ことにより、試験回路で生じたビットエラーがＭＩＳＲ
回路内でループせず、試験回路が正常動作に復帰すれ
ば、最終パターンまで再びテストが実行可能となる。こ
のため、本発明は、テストパターン作成を極めて容易化
すると共に、テスト時間を短縮するという効果を有す
る。
のエラー発生時点に、テストパターン上からＭＩＳＲを
構成する回路にイニシャライズ動作を与えるようにした
ことにより、試験回路で生じたビットエラーがＭＩＳＲ
回路内でループせず、試験回路が正常動作に復帰すれ
ば、最終パターンまで再びテストが実行可能となる。こ
のため、本発明は、テストパターン作成を極めて容易化
すると共に、テスト時間を短縮するという効果を有す
る。
【００２９】さらに、本発明においては、好ましくはＭ
ＩＳＲに、フリップフロップを初期化するための端子を
設け、試験回路のエラー発生時点においてテストパター
ンにより初期化用の端子をアクティブとするようにテス
トパターンを修正するものであり、試験回路で生じたビ
ットエラーはＭＩＳＲ回路内でループせず、試験回路が
正常動作に復帰した際に最終パターンまで再びテストが
実行可能となり、テストパターン作成の容易化、テスト
時間の短縮を達成している。そして、本発明において
は、ＭＩＳＲ回路に、試験回路の検出信号をマスクする
ゲート回路と該ゲート回路にマスク信号を与えるテスト
端子を設けた簡易な回路構成のもと、試験回路のエラー
発生時点においてテスト端子にマスク信号を供給するよ
うにテストパターンを修正することによっても、ビット
エラーのループの回避、テストパターン作成の容易化、
テスト時間の短縮という同様な効果を奏する。
ＩＳＲに、フリップフロップを初期化するための端子を
設け、試験回路のエラー発生時点においてテストパター
ンにより初期化用の端子をアクティブとするようにテス
トパターンを修正するものであり、試験回路で生じたビ
ットエラーはＭＩＳＲ回路内でループせず、試験回路が
正常動作に復帰した際に最終パターンまで再びテストが
実行可能となり、テストパターン作成の容易化、テスト
時間の短縮を達成している。そして、本発明において
は、ＭＩＳＲ回路に、試験回路の検出信号をマスクする
ゲート回路と該ゲート回路にマスク信号を与えるテスト
端子を設けた簡易な回路構成のもと、試験回路のエラー
発生時点においてテスト端子にマスク信号を供給するよ
うにテストパターンを修正することによっても、ビット
エラーのループの回避、テストパターン作成の容易化、
テスト時間の短縮という同様な効果を奏する。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の別の実施例の構成を示す図である。
【図３】本発明におけるテストパターン修正の動作を示
す図である。
す図である。
【図４】一般的なＢＩＳＴの構成図である。
【図５】従来のＭＩＳＲ回路を含むＢＩＳＴの構成図で
ある。
ある。
１ 試験回路 ２ ＭＩＳＲ ３ 試験回路の検出信号 ４ 排他的論理和回路 ５ フリップフロップ ６ クロック ７ 最終比較結果 ８ クリア端子 ９ 初期化端子 １０ テスト端子 １１ 論理積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (4)
- 【請求項１】ＢＩＳＴ（ビルトインセルフテスト）等の
コンパクトテスト方式で用いられるＭＩＳＲ（マルチイ
ンプット・シフトレジスタ）回路において、試験回路で
ビットエラーが生じた場合、前記ＭＩＳＲ回路内をルー
プするエラーを解除するための所定の初期化信号をアク
ティブとするようにテストパターンを設定し、前記試験
回路が正常動作に復帰した際に再びテストが行えるよう
にすることを特徴とする半導体集積回路のテスト方式。 - 【請求項２】前記ＭＩＳＲが、該ＭＩＳＲを構成する複
数のフリップフロップを初期化するための端子を備え、
前記試験回路のエラー発生時点において該端子に初期化
信号を供給するように前記テストパターンを修正するこ
とを特徴とする請求項１記載の半導体集積回路のテスト
方式。 - 【請求項３】該ＭＩＳＲを構成する複数のフリップフロ
ップがセット及び／又はリセット付きのフリップフロッ
プであることを特徴とする請求項２記載の半導体集積回
路のテスト方式。 - 【請求項４】前記ＭＩＳＲが、前記試験回路の検出信号
をマスクするゲート回路と該ゲート回路にマスク信号を
与えるテスト端子を備え、前記試験回路のエラー発生時
点において該テスト端子にマスク信号を供給するように
前記テストパターンを修正することを特徴とする請求項
１記載の半導体集積回路のテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154322A JP2561032B2 (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路のテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154322A JP2561032B2 (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路のテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH085711A true JPH085711A (ja) | 1996-01-12 |
| JP2561032B2 JP2561032B2 (ja) | 1996-12-04 |
Family
ID=15581611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154322A Expired - Lifetime JP2561032B2 (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路のテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561032B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905737A (en) * | 1996-09-03 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| KR100349683B1 (ko) * | 2000-08-18 | 2002-08-24 | 주식회사 하이닉스반도체 | 다수의 다중 입력 쉬프트 레지스터를 이용한 롬 테스트 장치 |
| KR100399771B1 (ko) * | 2001-04-26 | 2003-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 |
| US7082559B2 (en) | 2001-03-07 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and test method thereof |
| US7260757B2 (en) | 2003-11-25 | 2007-08-21 | International Business Machines Corporation | System and method for testing electronic devices on a microchip |
-
1994
- 1994-06-14 JP JP6154322A patent/JP2561032B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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