JP2001318730A - 電子システムの制御方法および制御装置 - Google Patents

電子システムの制御方法および制御装置

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JP2001318730A JP2001070075A JP2001070075A JP2001318730A JP 2001318730 A JP2001318730 A JP 2001318730A JP 2001070075 A JP2001070075 A JP 2001070075A JP 2001070075 A JP2001070075 A JP 2001070075A JP 2001318730 A JP2001318730 A JP 2001318730A
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Abstract

(57)【要約】 【課題】 ディジタル・コンピュータまたはメモリ・コ
ントローラなどのクロックド・システムの動作マージン
またはタイミング・マージンを調整する方法を提供する
こと。 【解決手段】 クロックの初期周波数またはデフォルト
周波数がセットされる。デューティ・サイクル、ＶＣＯ
範囲および利得などのクロック制御設定も、初期化さ
れ、なんらかのデフォルトとしてセットされる。ＡＢＩ
ＳＴ、ＬＢＩＳＴ、または他の機能テストなどのテスト
を、クロックド・システムに対して実行し、テストに失
敗するまでクロック周波数を増分的に増加する。テスト
に失敗した際に、１つまたは複数のクロック制御設定を
調整し、障害が発生した周波数でテストをもう一度実行
する。テストが失敗するか所望のタイミング・マージン
に達するまで、周波数を高めながらテストを繰り返す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はクロッキング回路に
関し、特に、クロック周波数に関するクロック制御設定
の調節による、クロックド・システム全体に渡るクロッ
ク信号のタイミング・マージン増加に関する。
【０００２】
【従来の技術】コンピュータおよびコンピュータ・メモ
リ・デバイスなどの電子システムが正しく信頼性のある
形で動作するためには、システム内の各集積回路のタイ
ミング仕様が、完全に特性を与えられ、保証されなけれ
ばならない。半導体デバイスの集積回路の製造業者は、
正しい動作に好ましい速度を指定する速度グレードによ
ってこれらの回路を分類する。理想的には、製造業者
が、各集積回路を製造時にテストする。集積回路が、目
標速度グレードのタイミング要件に合格する場合には、
その集積回路は、対応する価格で販売され、通常、回路
の価格は、その回路の動作速度に伴って高くなる。集積
回路が合格しない場合には、その回路は、低い速度グレ
ードにダウングレードされ、低い価格で販売される。
【０００３】特定の速度グレードの要件を満たすために
は、集積回路が、複数の異なるタイミング仕様を満たさ
なければならない。たとえば、通常は方形波であるディ
ジタル論理信号が、共通のクロックによって制御される
２つの集積回路の間の共通バス上で伝送される、多数の
集積回路のシステムを検討されたい。正しい通信のため
には、信号が、前のクロック信号の関連するエッジ、た
とえば立ち上がりエッジの後の、指定された時間（時に
は数百ピコ秒程度のオーダー）より遅れずに、受取側集
積回路に到着することが非常に重要である。この指定さ
れた時間またはマージンによって、半導体デバイスが、
安定し、次の対象のエッジ（受取側集積回路によってデ
ータがラッチされる時のクロックの立ち上がりエッジま
たは立ち下がりエッジとすることができる）の前に入力
信号を正しく受け取ることができるようになる。同様
に、論理信号を送出する集積回路は、最初のクロック信
号の立ち上がりエッジの後の指定された時間の間、受取
側回路へのデータの供給を継続しなければならない。こ
れによって、受取側回路が、入力信号がバスから除去さ
れる前にその信号を完全にラッチすることが保証され
る。
【０００４】一般に、クロック信号は、ディジタル処理
システムの他の信号の速度以上の速度でトグルする。す
べてのデータ伝送について、クロックは、２つの遷移を
受けなければならない。クロックは、最も高速の信号で
あるだけではなく、最も負荷の高い信号でもある。とい
うのは、クロックが、システム内のすべてのラッチに接
続されるが、個々のデータ・ワイヤは、比較的少数の集
積回路だけにファン・アウトするからである。クロック
信号がシステムを介して伝播するために、ますます高く
なるクロック周波数に対して、タイミング・マージンを
できる限り大きくすることが好ましい。タイミング・マ
ージンによって、各クロック・サイクルで、論理信号が
受け取られた後に遊び時間または余分な時間が残される
ようになる。タイミング・マージンは、論理経路の遅延
とクロック間隔の両方に依存する。クロック間隔が短す
ぎると、タイミング・マージン障害が生じる可能性があ
る。
【０００５】通常、テスト中および初期プログラム・ロ
ード中に、マイクロプロセッサおよびメモリ・ネスト集
積回路に対してさまざまなテストが実行される。このテ
ストには、ロジック／アレイ組込みセルフ・テスト（Lo
gic/Array Built-In-Self Test、ＬＢＩＳＴおよびＡＢ
ＩＳＴ）が含まれる。これらは、ロジックおよびアレイ
の動作周波数をテストするためにチップ・レベルおよび
モジュール・レベルで行われる、動的周波数テストであ
る。特にタイミング・マージンが最小限の場合に、回路
を絶対にその破損周波数付近で動作させないことが提案
される。すべての回路の最大動作速度を、テストが失敗
する周波数より幾分か下まで下げ、すべての動作条件の
下で多少の正のタイミング・マージンを残すことが、常
に好ましい。正のタイミング・マージンによって、エッ
ジ遷移時間を乱す信号クロストーク、論理遅延をカウン
トする時にしばしば発生する一般誤計算（general misc
alculation）、および回路カードの設計またはレイアウ
トの後のマイナー・チェンジに対して集積回路が保護さ
れる。
【０００６】複数の構成要素が、タイミング・マージン
に影響する。その１つが、２つのラッチまたはフリップ
フロップの間のクロックの到着時刻の最大の差と考える
ことができるクロック・スキューである。スキューは、
ルーティング方向（routingdirection）およびクロック
供給源の位置に応じて、正または負になる可能性があ
る。非常に単純に、２つのラッチの間のクロック周期
は、データをラッチするか計算が整定するのに十分な長
さでなければならない。タイミング・マージンのもう１
つの態様が、クロック・ジッタである。ジッタとは、周
期ごとのクロックのタイミングの変化を指す。温度が、
発振器が暖まる時にジッタに影響し、周波数、電圧、ま
たは位相が徐々に変化する可能性がある。スキューまた
はジッタに影響する他の要因が、分配信号線のインピー
ダンス、クロック・ドライバのインピーダンス、２つの
信号線の間のクロストーク、遅延などである。
【０００７】重要な概念が、デューティ・サイクルであ
り、これは、信号がハイ状態である時間をその信号の周
期で割った値とみなされる。クロック信号の理想的なデ
ューティ・サイクルは、５０％すなわち、理想的なクロ
ック信号の立ち下がりエッジが、連続する立ち上がりエ
ッジを正確に二等分し、その結果、理想的なクロックの
平均電圧が、ハイ状態とロウ状態の間の中央になる。ク
ロック信号の対称性が、デューティ・サイクルを見るも
う１つの方法である。クロック信号が対象である場合に
は、その周期が、ハイ電圧Ｖddとロウ電圧（通常はグラ
ウンド）の間で均等に分割され、ハイ電圧の振幅が、ロ
ウ電圧が基準電圧を下回るのと同じ値だけ基準電圧より
高い。しかし、回路要素が波形の立ち上がり電圧と立ち
下がり電圧に対して非対称の応答を有するので、クロッ
クは、５０％デューティ・サイクルからドリフトして不
平衡になる。実際、silicon on insulatorおよび銅など
の、一部の技術および一部の回路が、立ち上がり波形ま
たは立ち下がり波形の一方または他方のいずれかに敏感
であり、したがって、５０％以外のデューティ・サイク
ルが望ましいと考えられることが発見されている。
【０００８】マイクロプロセッサ、バス・アービトレー
ション論理ユニット、メモリ・コントローラ、または他
のコンピュータ回路は、通常、チップ用のクロックを生
成するために、フェーズ・ロック・ループ（ＰＬＬ）、
ディジタル乗算器（ＤＭ）、または対称訂正回路（Symm
etry Correction Circuitry、ＳＣＣ）を有する。これ
らの回路は、生成されるクロック信号の特性を変更する
ために調整することができる入力を有する場合がある。
通常、これらのクロック設定の調整は、サービス・プロ
セッサを使用し、システムまたはクロックのそれぞれに
ついて同一の入力を使用して、少数のシステムを測定
し、その特性を表すことによって行われる。これは、シ
ステムが１つの周波数だけまたは１つの動作電圧だけで
動作する時には非常によいが、今日のシステムは、より
速い周波数およびより低い電圧で動作することができ
る。さらに、今日のシステムは、複数の周波数および複
数の動作電圧で動作するか、少なくとも、異なる電圧お
よび周波数で動作する他のシステムへの接続に対応する
ことが期待される。
【０００９】
【発明が解決しようとする課題】したがって、特定の応
用分野向けのクロックド集積回路のタイミング・マージ
ンを調整するために、異なる動作周波数および異なる動
作電圧でのクロック制御設定を調整する動的な方法の必
要が高まっている。
【００１０】
【課題を解決するための手段】この必要は、クロックド
周波数によって制御される電子システムの制御方法であ
って、クロックの周波数にデフォルトをセットするステ
ップと、複数のクロック制御係数のそれぞれにデフォル
ト・パラメータをセットするステップと、電子システム
のテストを実行するステップと、周波数を増分し、テス
トが失敗するまでテストを再実行するステップと、その
後、少なくとも１つのクロック制御係数を変更し、その
後、周波数を増分し、テストが失敗するまでテストを再
実行するステップと、やはり、テストの失敗の際に、少
なくとも１つのクロック制御係数を再調整し、周波数の
増分、テストが失敗するまでのテストの再実行、少なく
とも１つのクロック制御係数の調整のサイクルを、クロ
ックの所望のタイミング・マージンが達成されるまで繰
り返すステップとを含む方法によって解決される。
【００１１】複数のクロック制御係数のそれぞれにデフ
ォルト・パラメータをセットするステップには、さら
に、フェーズ・ロック・ループ内の電圧制御発振器の電
圧利得、電圧制御発振器の電流利得、電圧制御発振器の
範囲、電荷ポンプ電流（chargepump current）、減衰定
数、位相検出器の利得、または帯域幅というフェーズ・
ロック・ループのデフォルト・パラメータの１つまたは
複数の初期化を含めることができる。ディジタル乗算器
または対称訂正回路が、クロックの生成に使用される場
合には、クロック制御係数にデフォルト・パラメータを
セットするステップに、デューティ・サイクルをセット
するステップを含めることができる。
【００１２】電子システムには、半導体メモリのアレイ
を含めることができ、このメモリ・アレイに対してＡＢ
ＩＳＴテストを実行することができる。電子システム
に、ディジタル論理回路が含まれる場合には、ＬＢＩＳ
Ｔテストを、ディジタル論理回路に対して実行すること
ができる。どの場合でも、電子システムにクロック分配
ネットワーク、半導体メモリ・アレイ、およびディジタ
ル論理回路が含まれる場合には、機能テストを実行する
ことができる。
【００１３】上で輪郭を示した性能を最適化する方法
は、所望のタイミング・マージンが事前に設定されるク
ロックド・ディジタル・システムに関して自動的に実行
することができ、また、所望のタイミング・マージンを
得るためにクロック制御設定および周波数を手動で調整
することができる。
【００１４】本発明は、さらに、複数の回路を有するク
ロックド電子システム内でクロックの所望のタイミング
・マージンを得る自動化された方法であって、所望のタ
イミング・マージンを入力するステップと、デフォルト
周波数をセットするステップと、複数のクロック制御係
数のそれぞれにデフォルト・パラメータをセットするス
テップと、デフォルト周波数およびデフォルト・パラメ
ータを有するクロック信号を生成するステップと、クロ
ックド電子システムの機能テストを実行するステップ
と、周波数を増分するステップと、機能テストを再実行
するステップと、テストに失敗するまで機能テストを実
行するステップおよび周波数を増分するステップを繰り
返すステップと、クロック信号がフェーズ・ロック・ル
ープ（ＰＬＬ）内で生成されている場合に、ＰＬＬ内の
電圧制御発振器の電圧利得、電圧制御発振器の電流利
得、電圧制御発振器の範囲、電荷ポンプ電流、減衰定
数、位相検出器の利得、または帯域幅というクロック制
御係数の少なくとも１つを変更するステップと、クロッ
ク信号がディジタル乗算器または対称訂正回路内で生成
される場合に、テストの失敗の際に、クロック信号のデ
ューティ・サイクルを調整するステップと、その後、特
定の周波数でテストが失敗するまで周波数を増分するス
テップおよびテストを実行するステップを自動的に繰り
返し、その後、クロック制御設定を調整し、その後、ク
ロックの所望のタイミング・マージンおよび周波数が達
成されるまで、テストを再実行するステップおよび周波
数を増分するステップを繰り返すステップとを含む方法
で実施される。
【００１５】本発明は、さらに、クロックド・ディジタ
ル・システムのタイミング・マージンを制御する装置で
あって、複数の半導体論理回路および半導体メモリ回路
と、クロック信号を生成する手段と、クロック信号を半
導体論理回路および半導体メモリ回路に分配する手段
と、半導体論理回路および半導体メモリ回路をテストす
る手段と、クロック信号の周波数を調整する手段と、ク
ロック信号の少なくとも１つのクロック制御設定を調整
する手段と、テスト手段からの結果に基づいて、周波数
調整手段およびクロック制御設定調整手段を使用して、
タイミング・マージンを調整する手段とを含む装置とし
て想定される。
【００１６】本発明を要約したが、本発明は、図面と共
に発明の実施の形態を参照することによってよりよく理
解される。
【００１７】
【発明の実施の形態】これから図面を参照するが、図面
では、同様の要素が、異なる図面で同一の符号を有す
る。図１は、クロックド・ディジタル・システム１００
の簡略化されたブロック図である。このクロックド・デ
ィジタル・システムには、シリコンＣＭＯＳ、silicon-
on-insulator、銅、またはガリウムヒ素もしくは他の既
知の半導体論理技術から製造される、コンピュータ、バ
ス・アービトレーション・ユニット、メモリ・コントロ
ーラ、サービス・プロセッサなどの複数の集積回路が含
まれる。クロックド・ディジタル・システム１００に
は、クロックド・ディジタル・システム１００に周期的
な信号を供給する周波数シンセサイザ１１０が含まれ
る。周波数シンセサイザ１１０は、チップ論理が配置さ
れるのと同一の集積回路上または同一モジュール上に配
置することができ、オフチップに配置することもでき
る。フェーズ・ロック・ループ（ＰＬＬ）、ディジタル
乗算器（ＤＭ）または対称訂正回路（ＳＣＣ）などのク
ロック生成回路１２０が、初期周波数を受け取り、一連
の高周波信号の技術分野で既知の通り、通常は方形波で
あるクロック・パルスを生成する。データ信号は、通常
は、２つの電圧の間で発振し、ハイ電圧は、ディジタル
の「１」または論理「１」を表し、ロウ電圧は、ディジ
タルの「０」または論理「０」を表す。通常、クロック
信号電圧とデータ信号電圧の両方が、安定しているが、
たとえば５Ｖ、３．３Ｖ、１．８Ｖ、１．５Ｖまたはそ
れ未満など、複数の電圧レベルで動作するようにプログ
ラム可能とすることができる。本発明が、１つの電圧レ
ベルだけに制限されず、クロックド・ディジタル・シス
テム１００の必要および環境に従って電圧レベルをプロ
グラムすることができることが、完全に意図されてい
る。
【００１８】クロック生成回路１２０から、クロック信
号が、既知の通り、分配ネットワーク１３０を介してチ
ップ上の集積回路全体に分配される。クロックは、チッ
プ論理とメモリ装置のラッチ１４０に分配される。１つ
のクロック・パルスの到着時に、後続のクロック・パル
スの到着時にデータ信号を受け取るために、ラッチまた
はフリップフロップが状態を変更し、そのデータまたは
論理状態は、メモリを介してラッチされるか、メモリに
取り込まれる。チップ論理／メモリ・ラッチ１４０に
は、機能的にサービス・プロセッサもしくはオンチップ
状態機械１６０に接続されたテスト・エンジン１５０が
接続される。状態機械もしくはサービス・プロセッサ１
６０は、テスト・エンジン１５０からＡＢＩＳＴ、ＬＢ
ＩＳＴなどのテスト、または、クロックド・ディジタル
・システム１００の内部または外部とすることができる
メイン・プロセッサ、ソフトウェア、またはサービス・
プロセッサからの、機能テストとすることのできる他の
テストを実行して、クロックド・ディジタル・システム
の性能をテストできるようにされることが好ましい。Ａ
ＢＩＳＴの目的は、メモリ・アレイおよびレジスタが入
力値を保持することを確認することであり、ＬＢＩＳＴ
の目的は、論理デバイス、ラッチ、フリップフロップな
どが、適当な動作周波数で正しく機能することをテスト
することである。機能テストでは、既知の結果を有する
サンプル・プログラムをセット・アップし、チップ論理
とメモリ・ラッチ１４０を介してそのプログラムを実行
する。これらのテストの１つまたは複数を実行すること
ができ、テストの出力は、状態機械または、サービス・
プロセッサまたはテストを実行する別のプロセッサのい
ずれかであるプロセッサに供給される。状態機械もしく
はサービス・プロセッサ１６０は、テストされるチップ
論理／メモリ・ラッチ１４０の集積回路と同一のチップ
に配置され、周波数シンセサイザ１１０にフィードバッ
クを供給することが好ましい。
【００１９】クロック制御設定は、プログラムすること
ができ、状態機械／サービス・プロセッサ１６０内で維
持される。ＰＬＬの場合、状態機械／サービス・プロセ
ッサ１６０のビットが、複数のパラメータに影響するこ
とができ、これらのパラメータによって、もちろん、ク
ロックド・ディジタル・システム１００全体に広められ
るクロック信号が制御される。これらのクロック制御設
定には、電圧制御発振器（ＶＣＯ）の電圧利得または電
流利得もしくはその両方、ＶＣＯの範囲、ＰＬＬ内の低
域フィルタを駆動する電荷ポンプ電流、減衰定数、位相
検出器の利得、およびＰＬＬの帯域幅が含まれるが、こ
れらに制限はされない。ＳＣＣの場合、デューティ・サ
イクルまたは対称性もしくはその両方を調整することが
できる。ＤＭの場合、状態機械／サービス・プロセッサ
１６０によってデューティ・サイクルを制御することが
できる。上のクロック制御設定およびタイミング・マー
ジンまたは動作マージンに対するそれらの影響は、クロ
ック生成および分配の当業者によって簡単に確認するこ
とができる。たとえば、ＶＣＯをその範囲の上端で稼動
させると、ＶＣＯの利得の調整に対して５０ないし１０
０ピコ秒だけジッタが調整されることが知られている。
ＤＭの場合、５０ないし１００ピコ秒のデューティ・サ
イクルの変更によって、動作マージンまたはタイミング
・マージンが、２ナノ秒クロックの場合に１０％だけ増
える。クロック制御設定は、クロック生成回路がＰＬ
Ｌ、ＤＭ、またはＳＣＣのどれであっても、チップ上で
分配されるクロック信号の出力ジッタまたは対称性を調
整するのに使用することができるクロック・ジェネレー
タに入力されるビットとすることができる。
【００２０】図２を参照すると、異なる周波数に関する
クロック制御設定の最適化の好ましい実施形態の簡略化
された流れ図が示されている。ステップ２００で、デフ
ォルト周波数およびデフォルト・クロック制御設定が、
状態機械／サービス・プロセッサ１６０でプログラムさ
れる。ステップ２１０で、状態機械／サービス・プロセ
ッサ１６０、外部プロセッサ、またはテスト・エンジン
１５０が、チップ論理／メモリ・ラッチ１４０のＬＢＩ
ＳＴ、ＡＢＩＳＴ、または他の論理テストおよび機能テ
ストを初期化し、実行する。一連の既知の論理状態が、
既知の周波数でチップのクロック分配システムおよび／
またはそのチップ論理／メモリ・ラッチ１４０に入力さ
れる。外部プロセッサまたは状態機械／サービス・プロ
セッサ１６０が、チップ論理／メモリ・ラッチ１４０お
よび他のテストされる機能ハードウェアの出力を、既知
の入力と比較して、論理エラーが発生したかどうかとそ
の場所を判定する。エラーが発生しない場合には、状態
機械／サービス・プロセッサ１６０は、ステップ２２０
で、チップ周波数シンセサイザ１１０にフィードバック
を供給して、クロック周波数を増分し、機能／論理テス
トをもう一度実行する。この機能／論理テストの実行お
よび周波数増分のサイクルは、テストからエラーまたは
障害が示されるまで増加する。障害を発生した周波数お
よびクロック制御設定を、ステップ２３０でログ記録
し、ステップ２４０で変更する。ステップ２５０で、新
しいクロック制御設定でクロック周波数をもう一度増分
し、ステップ２１０でテストをもう一度実行する。新し
いクロック制御設定を用いて、テストが失敗するまでス
テップ２２０で周波数を増分することによって、ますま
す高くなる周波数でテストを実行する。論理テストに失
敗した時に、ステップ２３０ないし２５０でクロック制
御設定を変更し、クロック周波数を増分し、再びテスト
を実行する。このシーケンスは、許容可能な量の動作マ
ージンまたはタイミング・マージンをもたらすクロック
制御設定が見つかるまで繰り返すことができる。この形
で、タイミング・マージンを、クロックが可能な最高の
周波数で動作できるように最小にするか、クロックド・
ディジタル・システムの正しい動作が発生することを保
証するために最大にすることができる。
【００２１】所望のタイミング・マージンをもたらすク
ロック制御設定が見つかった後に、状態機械／サービス
・プロセッサ１６０が、クロック制御設定ビットを適当
にセットする。本明細書に記載の方法は、すべての初期
プログラム・ロード（ＩＰＬ）時に、最適の性能を可能
にする周波数およびクロック制御設定で実行され、その
後に残りのＩＰＬシーケンスが継続されることが好まし
い。コンピュータ、メモリ・コントローラ、または他の
ディジタル・システムが、信頼性があり正確に実行しな
ければならない場合には、たとえば２％など、より大き
いタイミング・マージンまたは動作マージンを有するこ
とが好ましく、コンピュータまたはインターネットのゲ
ームおよびアプリケーションでは、おそらく０．０１％
程度のタイミング・マージンが許容可能である。さら
に、複数のプロセッサを有するコンピュータでは、プロ
セッサのすべてが、同一の周波数で動作しなければなら
ない。この場合には、各プロセッサの動作マージンまた
はタイミング・マージンは、クロック制御設定が別のプ
ロセッサと異なる可能性がある周波数で判定される。
【００２２】本発明の好ましい実施形態を図示し、説明
してきたが、本発明がこれによって制限されないことは
明らかである。当業者は、請求項によって定義される本
発明の趣旨および範囲から逸脱せずに、多数の修正、変
更、変形、置換、および同等物を思い浮かべるであろ
う。それにもかかわらず、本出願書の発明が、請求され
る処理の自動反復または手動反復のいずれかを介して、
特定の応用例について所与の周波数に従って、クロック
制御設定を最適化するクロックを提供するように動作す
ることが、当業者によって諒解されるであろう。本明細
書に記載の発明を使用すると、タイミング・マージン
を、特定の応用例、異なる周波数、および異なる動作電
圧について調整することができる。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２４】（１）クロックド周波数を有する電子シス
テムの制御方法であって、（ａ）クロックの周波数にデ
フォルトを設定するステップと、（ｂ）複数のクロック
制御係数のそれぞれにデフォルト・パラメータをセット
するステップと、（ｃ）前記電子システムのテストを実
行するステップと、（ｄ）前記周波数を増分するステッ
プと、（ｅ）前記テストを再実行するステップと、
（ｆ）前記テストが失敗するまでステップ（ｄ）および
（ｅ）を繰り返すステップと、（ｇ）前記複数のクロッ
ク制御係数の少なくとも１つを変更するステップと、
（ｈ）前記クロックの所望のタイミング・マージンが達
成されるまでステップ（ｄ）ないし（ｇ）を繰り返すス
テップとを含む方法。 （２）前記複数のクロック制御係数のそれぞれにデフォ
ルト・パラメータをセットする前記ステップが、さら
に、フェーズ・ロック・ループの１つまたは複数の前記
デフォルト・パラメータを初期化するステップを含み、
前記１つまたは複数のデフォルト・パラメータが、
（ａ）前記フェーズ・ロック・ループ内の電圧制御発振
器の電圧利得と、（ｂ）前記電圧制御発振器の電流利得
と、（ｃ）前記電圧制御発振器の範囲と、（ｄ）電荷ポ
ンプ電流と、（ｅ）減衰定数と、（ｆ）位相検出器の利
得と、（ｇ）帯域幅とからなる群から選択される、上記
（１）に記載の方法。 （３）前記複数のクロック制御係数のそれぞれにデフォ
ルト・パラメータをセットする前記ステップが、さら
に、ディジタル乗算器のデューティ・サイクルをセット
するステップを含む、上記（１）に記載の方法。 （４）前記複数のクロック制御係数のそれぞれにデフォ
ルト・パラメータをセットする前記ステップが、さら
に、対称訂正回路のデューティ・サイクルをセットする
ステップを含む、上記（１）に記載の方法。 （５）前記電子システムが、半導体メモリのアレイを含
み、前記テストを実行する前記ステップが、さらに、前
記アレイに対してＡＢＩＳＴテストを実行するステップ
を含む、上記（１）に記載の方法。 （６）前記電子システムが、ディジタル論理回路を含
み、前記テストを実行する前記ステップが、さらに、前
記ディジタル論理回路に対してＬＢＩＳＴテストを実行
するステップを含む、上記（１）に記載の方法。 （７）前記電子システムが、さらに、クロック分配ネッ
トワークおよび半導体メモリ・アレイを含み、前記テス
トを実行する前記ステップが、さらに、前記クロック分
配ネットワーク、前記メモリ・アレイ、および前記ディ
ジタル論理回路を介する機能テストを実行するステップ
を含む、上記（６）に記載の方法。 （８）前記ステップが、前記所望のタイミング・マージ
ンが事前にセットされる前記クロックド・ディジタル・
システムに関して自動的に実行される、上記（１）に記
載の方法。 （９）前記クロック制御設定および前記周波数を、前記
所望のタイミング・マージンを得るために手動で調整す
ることができる、上記（１）に記載の方法。 （１０）複数の回路を有するクロックド電子システムの
クロックの所望のタイミング・マージンを得る自動化さ
れた方法であって、（ａ）前記所望のタイミング・マー
ジンを入力するステップと、（ｂ）デフォルト周波数を
セットするステップと、（ｃ）複数のクロック制御係数
のそれぞれにデフォルト・パラメータをセットするステ
ップと、（ｄ）前記デフォルト周波数および前記デフォ
ルト・パラメータを有するクロック信号を生成するステ
ップと、（ｅ）前記クロックド電子システムの機能テス
トを実行するステップと、（ｆ）前記周波数を増分する
ステップと、（ｇ）前記機能テストを再実行するステッ
プと、（ｈ）前記テストが失敗するまでステップ（ｆ）
および（ｇ）を繰り返すステップと、（ｉ）前記テスト
が失敗した際に、前記クロック信号を生成する前記ステ
ップが、ＰＬＬ内である場合に、前記フェーズ・ロック
・ループ内の電圧制御発振器の電圧利得と、前記電圧制
御発振器の電流利得と、前記電圧制御発振器の範囲と、
電荷ポンプ電流と、減衰定数と、位相検出器の利得と、
帯域幅とからなる複数のクロック制御係数の少なくとも
１つを変更するステップと、（ｊ）前記テストが失敗し
た際に、前記クロック信号を生成する前記ステップがＤ
Ｍ内またはＳＣＣ内である場合に、前記ＤＭまたは前記
ＳＣＣ内の前記クロック信号のデューティ・サイクルを
調整するステップと、（ｋ）前記クロックの所望のタイ
ミング・マージンおよび周波数が達成されるまで、ステ
ップ（ｆ）ないし（ｊ）を自動的に繰り返すステップと
を含む方法。 （１１）クロックド・ディジタル・システムのタイミン
グ・マージンを制御する装置であって、（ａ）複数の半
導体論理回路および半導体メモリ回路と、（ｂ）クロッ
ク信号を生成する手段と、（ｃ）前記クロック信号を前
記半導体論理回路および半導体メモリ回路に分配する手
段と、（ｄ）前記半導体論理回路および半導体メモリ回
路をテストする手段と、（ｅ）前記クロック信号の周波
数を調整する手段と、（ｆ）前記クロック信号の少なく
とも１つのクロック制御設定を調整する手段と、（ｇ）
前記テスト手段からの結果に基づいて、前記周波数調整
手段および前記少なくとも１つのクロック制御設定調整
手段を用いて、前記タイミング・マージンを調整する手
段とを含む装置。
【図面の簡単な説明】
【図１】本発明を利用することができる、分配されるク
ロックを有するディジタル・システムの簡略化されたブ
ロック図である。
【図２】本発明の原理によるクロック制御設定を用いて
クロック周波数を最適化する方法の簡略化された流れ図
である。
【符号の説明】 １００ クロックド・ディジタル・システム １１０ 周波数シンセサイザ １２０ クロック生成回路 １３０ 分配ネットワーク １４０ チップ論理／メモリ・ラッチ １５０ テスト・エンジン １６０ 状態機械／サービス・プロセッサ ２００ デフォルトの周波数およびクロック制御設定で
開始するステップ ２１０ テストを実行するステップ ２３０ 周波数をセットし、クロック制御設定をセット
するステップ ２４０ クロック制御設定を変更するステップ ２５０ 周波数を調整するステップ ２２０ 周波数を増分するステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・リー・ロスノ アメリカ合衆国55901 ミネソタ州ロチェ スター 18 １／２アヴェニュー・ノー ス・ウェスト 2438 アパートメント５− 207 (72)発明者 ジェームス・デヴィッド・ストローム アメリカ合衆国55906 ミネソタ州ロチェ スター ヴィオラ・ハイツ・レーン・ノー ス・イースト 1813

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】クロックド周波数を有する電子システムの
    制御方法であって、 （ａ）クロックの周波数にデフォルトを設定するステッ
    プと、 （ｂ）複数のクロック制御係数のそれぞれにデフォルト
    ・パラメータをセットするステップと、 （ｃ）前記電子システムのテストを実行するステップ
    と、 （ｄ）前記周波数を増分するステップと、 （ｅ）前記テストを再実行するステップと、 （ｆ）前記テストが失敗するまでステップ（ｄ）および
    （ｅ）を繰り返すステップと、 （ｇ）前記複数のクロック制御係数の少なくとも１つを
    変更するステップと、 （ｈ）前記クロックの所望のタイミング・マージンが達
    成されるまでステップ（ｄ）ないし（ｇ）を繰り返すス
    テップとを含む方法。
  2. 【請求項２】前記複数のクロック制御係数のそれぞれに
    デフォルト・パラメータをセットする前記ステップが、
    さらに、フェーズ・ロック・ループの１つまたは複数の
    前記デフォルト・パラメータを初期化するステップを含
    み、前記１つまたは複数のデフォルト・パラメータが、 （ａ）前記フェーズ・ロック・ループ内の電圧制御発振
    器の電圧利得と、 （ｂ）前記電圧制御発振器の電流利得と、 （ｃ）前記電圧制御発振器の範囲と、 （ｄ）電荷ポンプ電流と、 （ｅ）減衰定数と、 （ｆ）位相検出器の利得と、 （ｇ）帯域幅とからなる群から選択される、請求項１に
    記載の方法。
  3. 【請求項３】前記複数のクロック制御係数のそれぞれに
    デフォルト・パラメータをセットする前記ステップが、
    さらに、ディジタル乗算器のデューティ・サイクルをセ
    ットするステップを含む、請求項１に記載の方法。
  4. 【請求項４】前記複数のクロック制御係数のそれぞれに
    デフォルト・パラメータをセットする前記ステップが、
    さらに、対称訂正回路のデューティ・サイクルをセット
    するステップを含む、請求項１に記載の方法。
  5. 【請求項５】前記電子システムが、半導体メモリのアレ
    イを含み、前記テストを実行する前記ステップが、さら
    に、前記アレイに対してＡＢＩＳＴテストを実行するス
    テップを含む、請求項１に記載の方法。
  6. 【請求項６】前記電子システムが、ディジタル論理回路
    を含み、前記テストを実行する前記ステップが、さら
    に、前記ディジタル論理回路に対してＬＢＩＳＴテスト
    を実行するステップを含む、請求項１に記載の方法。
  7. 【請求項７】前記電子システムが、さらに、クロック分
    配ネットワークおよび半導体メモリ・アレイを含み、前
    記テストを実行する前記ステップが、さらに、前記クロ
    ック分配ネットワーク、前記メモリ・アレイ、および前
    記ディジタル論理回路を介する機能テストを実行するス
    テップを含む、請求項６に記載の方法。
  8. 【請求項８】前記ステップが、前記所望のタイミング・
    マージンが事前にセットされる前記クロックド・ディジ
    タル・システムに関して自動的に実行される、請求項１
    に記載の方法。
  9. 【請求項９】前記クロック制御設定および前記周波数
    を、前記所望のタイミング・マージンを得るために手動
    で調整することができる、請求項１に記載の方法。
  10. 【請求項１０】複数の回路を有するクロックド電子シス
    テムのクロックの所望のタイミング・マージンを得る自
    動化された方法であって、 （ａ）前記所望のタイミング・マージンを入力するステ
    ップと、 （ｂ）デフォルト周波数をセットするステップと、 （ｃ）複数のクロック制御係数のそれぞれにデフォルト
    ・パラメータをセットするステップと、 （ｄ）前記デフォルト周波数および前記デフォルト・パ
    ラメータを有するクロック信号を生成するステップと、 （ｅ）前記クロックド電子システムの機能テストを実行
    するステップと、 （ｆ）前記周波数を増分するステップと、 （ｇ）前記機能テストを再実行するステップと、 （ｈ）前記テストが失敗するまでステップ（ｆ）および
    （ｇ）を繰り返すステップと、 （ｉ）前記テストが失敗した際に、前記クロック信号を
    生成する前記ステップが、ＰＬＬ内である場合に、前記
    フェーズ・ロック・ループ内の電圧制御発振器の電圧利
    得と、前記電圧制御発振器の電流利得と、前記電圧制御
    発振器の範囲と、電荷ポンプ電流と、減衰定数と、位相
    検出器の利得と、帯域幅とからなる複数のクロック制御
    係数の少なくとも１つを変更するステップと、 （ｊ）前記テストが失敗した際に、前記クロック信号を
    生成する前記ステップがＤＭ内またはＳＣＣ内である場
    合に、前記ＤＭまたは前記ＳＣＣ内の前記クロック信号
    のデューティ・サイクルを調整するステップと、 （ｋ）前記クロックの所望のタイミング・マージンおよ
    び周波数が達成されるまで、ステップ（ｆ）ないし
    （ｊ）を自動的に繰り返すステップとを含む方法。
  11. 【請求項１１】クロックド・ディジタル・システムのタ
    イミング・マージンを制御する装置であって、 （ａ）複数の半導体論理回路および半導体メモリ回路
    と、 （ｂ）クロック信号を生成する手段と、 （ｃ）前記クロック信号を前記半導体論理回路および半
    導体メモリ回路に分配する手段と、 （ｄ）前記半導体論理回路および半導体メモリ回路をテ
    ストする手段と、 （ｅ）前記クロック信号の周波数を調整する手段と、 （ｆ）前記クロック信号の少なくとも１つのクロック制
    御設定を調整する手段と、 （ｇ）前記テスト手段からの結果に基づいて、前記周波
    数調整手段および前記少なくとも１つのクロック制御設
    定調整手段を用いて、前記タイミング・マージンを調整
    する手段とを含む装置。
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