JP2001004705A - 半導体デバイス試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 試験パターンを簡単かつ迅速に確認するため
に、試験パターンを格納する不良解析部を備えた半導体
デバイス試験装置を提供する。 【解決手段】 本発明の半導体デバイス試験装置１００
は、パターン発生器１０、デバイス差込部４０、比較器
５０及び不良解析部６０を備える。パターン発生器１０
は、半導体デバイス２００に印加する入力信号パターン
１２と半導体デバイスから出力されるべき期待値信号パ
ターン１４とを発生させる。デバイス差込部４０は、半
導体デバイス２００を差し込み、入力信号パターンを受
け取ってこれを半導体デバイス２００に与えるととも
に、半導体デバイス２００から出力された出力信号パタ
ーン４２を受け取る。比較器５０は、出力信号パターン
４２と期待値信号パターン１４とを論理比較してフェイ
ル信号５２を出力する。不良解析部６０は、フェイル信
号５２と入力信号パターン１２及び期待値信号パターン
１４の少なくとも一方を含む試験パターン１８とを受け
取って格納する。これにより、試験パターン１８を簡単
かつ迅速に確認できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスを
試験する半導体デバイス試験装置に関し、特にフェイル
信号又は試験パターンを格納する不良解析部を備えた半
導体デバイス試験装置に関する。

【０００２】

【従来の技術】図１は、従来の半導体デバイス試験装置
１００の全体構成を示すブロック図である。図に示す通
り、従来の半導体デバイス試験装置１００は、パターン
発生器１０と波形整形器２０とタイミング発生器３０と
デバイス差込部４０と比較器５０とフェイル格納メモリ
部６２とデバイス不良救済解析部７０とを備える。

【０００３】パターン発生器１０は、試験対象たる半導
体デバイス２００に印加する入力信号パターン１２と、
半導体デバイス２００から出力されるべき期待値信号パ
ターン１４とを発生させる。入力信号パターン１２は波
形整形器２０に入力され、また期待値信号パターン１４
は比較器５０に入力される。パターン発生器１０は、タ
イミング発生器３０から受け取るクロック信号に従って
入力信号パターン１２及び期待値信号パターン１４を発
生させる。

【０００４】波形整形器２０は、パターン発生器１０か
ら出力された入力信号パターン１２の波形を、タイミン
グ発生器３０から受け取るクロック信号に従って、半導
体デバイス２００の特性に適合するように整形する。デ
バイス差込部４０には半導体デバイス２００が差し込ま
れ、入力信号パターンを受け取って半導体デバイス２０
０の入力ピンに印加し、半導体デバイス２００の出力ピ
ンから出力信号パターン４２を受け取ってこれを出力す
る。

【０００５】比較器５０は、出力信号パターン４２と期
待値信号パターン１４とを受け取って論理比較する。比
較器５０は排他的論理和回路を有し、出力信号パターン
４２と期待値信号パターン１４とが一致しない場合にフ
ェイル信号５２を出力する。フェイル信号５２はフェイ
ル格納メモリ部６２に入力される。フェイル格納メモリ
部６２は、パターン発生器１０から受け取ったアドレス
信号に基づいてフェイル信号５２を格納する。また、デ
バイス不良救済解析部７０は、フェイル格納メモリ部６
２に格納されたフェイル信号５２に基づいて半導体デバ
イス２００の不良箇所の救済方法を求める。

【０００６】

【発明が解決しようとする課題】近年、より集積度の高
い半導体デバイスが次々に開発されており、その開発サ
イクルも短くなるにつれて、開発作業工程や製造過程を
迅速にすることが重要な課題となっている。そのため、
半導体デバイスの試験や試験結果の解析も迅速に行われ
なければならない。半導体デバイス試験装置１００にお
いて、パターン発生器１０が出力する入力信号パターン
１２と期待値信号パターン１４は、パターンデータ部分
と、半導体デバイス２００の制御ピンに入力する制御信
号部分と、アドレスピンに入力するアドレス信号部分と
を有する。パターン発生器１０は、パターンデータ部分
をシーケンシャルパターン１１８としてシーケンシャル
に（所定の順序に従って）発生させ、また制御信号部分
とアドレス信号部分とをアルゴリズミックパターン１４
２としてアルゴリズミックに（所定の論理に従って）発
生させる。そして、シーケンシャルパターン１１８とア
ルゴリズミックパターン１４２との論理和が入力信号パ
ターン１２又は期待値信号パターン１４として出力され
る。このように、これらの信号パターンを発生させる手
順は複雑であり、発生には一定の時間を要する。

【０００７】従来、半導体デバイス２００に不良箇所が
発見されてフェイルとなった場合にそのフェイルした入
力信号パターン１２やそのときの期待値信号パターン１
４を確認するには、再度その信号パターンを試験の手順
通りに最初から発生させる必要があり、時間がかかって
いた。そして、フェイルがある度に最初から手順を繰り
返さなければならず、試験全体としても多大な時間を費
やしていた。入力信号パターン１２と期待値信号パター
ン１４とを簡単かつ迅速に確認するためには、再度複雑
なパターン発生過程を経ることなく信号パターンを再現
できることが望ましい。また、信号パターンの発生シー
ケンスや発生アルゴリズムのプログラムをデバッグする
場合等、試験時以外においてもパターンを確認したい場
合があり、確認する信号パターンを簡単に選択して再現
できることが望まれる。そこで本発明は、上記の課題を
解決することのできる半導体デバイス試験装置を提供す
ることを目的とする。この目的は特許請求の範囲におけ
る独立項に記載の特徴の組み合わせにより達成される。
また従属項は本発明のさらなる有利な具体例を規定す
る。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、半導体デバイスを
試験する半導体デバイス試験装置であって、前記半導体
デバイスに印加するための入力信号パターンと、前記半
導体デバイスから出力されるべき期待値信号パターンと
を発生させるパターン発生器と、前記半導体デバイスを
差し込み、前記入力信号パターンを受け取ってこれを前
記半導体デバイスに与えるとともに、前記半導体デバイ
スから出力された出力信号パターンを受け取るデバイス
差込部と、前記出力信号パターンと、前記パターン発生
器から受け取る前記期待値信号パターンとを論理比較し
てフェイル信号を出力する比較器と、前記フェイル信号
と、前記入力信号パターン及び前記期待値信号パターン
の少なくとも一方を含む試験パターンとを受け取って格
納する不良解析部とを備える。

【０００９】本発明の他の形態においては、前記不良解
析部が、前記試験パターンを格納するパターン格納メモ
リ部を有する。

【００１０】本発明のさらに他の形態においては、前記
不良解析部が前記フェイル信号を受け取ったときに、前
記パターン格納メモリ部に前記試験パターンを格納す
る。

【００１１】本発明のさらに他の形態においては、前記
パターン発生器が、前記試験パターンの全部又は一部を
選択して前記パターン発生器から出力させるパターンマ
ルチプレクサを有する。

【００１２】本発明のさらに他の形態においては、前記
パターン発生器が、予め設定した信号パターンを一定の
順序によりシーケンシャルパターンとして出力するシー
ケンシャルパターン発生器と、予め設定した論理により
算出した信号パターンをアルゴリズミックパターンとし
て出力するアルゴリズミックパターン発生器とをさらに
有し、前記パターンマルチプレクサが、前記シーケンシ
ャルパターンと前記アルゴリズミックパターンとの双方
又は一方を選択して前記パターン発生器から出力させ
る。

【００１３】本発明のさらに他の形態においては、前記
不良解析部が前記パターン格納メモリ部に格納された前
記試験パターンを表示するモニタ部を有する。

【００１４】本発明のさらに他の形態においては、前記
不良解析部が、前記比較器から受け取るフェイル信号又
は前記パターン発生器から受け取る前記試験パターンを
選択的に出力する不良解析用マルチプレクサを有する。

【００１５】本発明のさらに他の形態においては、半導
体デバイスを試験する半導体デバイス試験方法であっ
て、前記半導体デバイスに印加するための入力信号パタ
ーンと、前記半導体デバイスから出力されるべき期待値
信号パターンとを発生させる段階と、前記半導体デバイ
スを差し込み、前記入力信号パターンを前記半導体デバ
イスに与えるとともに、前記半導体デバイスから出力さ
れた出力信号パターンを受け取る段階と、前記出力信号
パターンと前記期待値信号パターンとを論理比較してフ
ェイル信号を出力する段階と、前記フェイル信号と、前
記入力信号パターン及び前記期待値信号パターンの少な
くとも一方を含む試験パターンとを受け取って格納する
格納段階とを備える。

【００１６】本発明のさらに他の形態においては、前記
格納段階が、前記フェイル信号を受け取ったときに前記
フェイル信号及び前記試験パターンを受け取って格納
し、前記格納段階により格納された前記試験パターンを
表示させる段階をさらに備える。

【００１７】本発明のさらに他の形態においては、複数
の信号パターンを入力してその全部又は一部を選択して
出力する選択段階をさらに備え、前記格納段階が、前記
選択段階により出力された信号パターンを受け取って格
納する。なお上記の発明の概要は、本発明の必要な特徴
の全てを列挙したものではなく、これらの特徴群のサブ
コンビネーションもまた発明となりうる。

【００１８】

【発明の実施の形態】 以下、発明の実施の形態を通
じて本発明を説明するが、以下の実施形態は請求の範囲
に係る発明を限定するものではなく、また実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。図２は、本発明の第１
の実施形態における半導体デバイス試験装置１００の全
体構成を示すブロック図である。図に示す通り、半導体
デバイス試験装置１００は、パターン発生器１０と波形
整形器２０とタイミング発生器３０とデバイス差込部４
０と比較器５０と不良解析部６０とデバイス不良救済解
析部７０とを備える。また、不良解析部６０は、フェイ
ル格納メモリ部６２とパターン格納メモリ部６４とモニ
タ部６６とを有する。

【００１９】 パターン発生器１０は、試験対象たる
半導体デバイス２００に印加する入力信号パターン１２
と、半導体デバイス２００から出力されるべき期待値信
号パターン１４とを発生させる。入力信号パターン１２
は波形整形器２０に入力され、また期待値信号パターン
１４は比較器５０に入力される。入力信号パターン１２
は、例えば、パターンデータ部分と信号の読み書きを制
御する制御信号部分と半導体デバイス２００のアドレス
を示すアドレス信号部分とを有する。

【００２０】パターン発生器１０は、タイミング発生器
３０からクロック信号を受け取り、このクロック信号に
従って入力信号パターン１２及び期待値信号パターン１
４を発生させている。 また、パターン発生器１０
は、入力信号パターン１２及び期待値信号パターン１４
の双方又は一方を試験パターン１８として不良解析部６
０へ出力する。

【００２１】波形整形器２０は、パターン発生器１０か
ら出力された入力信号パターン１２の波形を、タイミン
グ発生器３０から受け取るクロック信号に従って、半導
体デバイス２００の特性に適合するように整形する。デ
バイス差込部４０には半導体デバイス２００が差し込ま
れ、入力信号パターンを受け取ってこれを半導体デバイ
ス２００の入力ピンに印加する。入力信号パターンのう
ち、パターンデータ部分はデータ入力ピンに、制御信号
部分は制御ピンに、アドレス信号部分はアドレスピン
に、それぞれ入力される。また、半導体デバイス２００
の出力ピンから出力信号パターン４２を受け取ってこれ
を出力する。

【００２２】比較器５０は、出力信号パターン４２と、
パターン発生器１０から出力される期待値信号パターン
１４とを受け取り、これらを論理比較する。比較器５０
は排他的論理和回路を有し、出力信号パターン４２と期
待値信号パターン１４とが一致しない場合にはフェイル
信号５２を不良解析部６０に出力する。即ち、出力信号
パターン４２と期待値信号パターン１４とが一致すると
きにはフェイル信号５２をインアクティブにし、逆に、
不一致（フェイル）の場合にはフェイル信号５２をアク
ティブにして半導体デバイス２００に不良箇所を発見し
たと判断する。

【００２３】不良解析部６０は、フェイル格納メモリ部
６２とパターン格納メモリ部６４とモニタ部６６とを有
し、フェイル信号５２と試験パターン１８とを受け取っ
て格納する。なお、試験パターン１８は、入力信号パタ
ーン１２及び期待値信号パターン１４の少なくとも一方
を含んでいる。半導体デバイス２００がメモリデバイス
の場合、フェイル格納メモリ部６２は、比較器５０から
フェイル信号５２を受け取ると、パターン発生器１０か
ら受け取るアドレス信号に基づいて、半導体デバイス２
００のアドレスに対応するフェイル格納メモリ部６２の
アドレスにフェイル信号５２を格納する。

【００２４】パターン格納メモリ部６４は、フェイル格
納メモリ部６２からフェイル信号を受け取ったときに、
パターン発生器１０から試験パターン１８を受け取って
格納する。フェイル時以外には試験パターン１８を格納
しないため、メモリ容量が比較的小さくても十分であ
る。このようにフェイルが生じる度に試験パターン１８
を格納しておけば、パターン確認のために最初から試験
パターン１８を発生させる必要がなくなるため、複雑な
発生過程を経ることなく簡単かつ迅速に半導体デバイス
２００の不良箇所を確認し、不良内容を解析することが
できる。なお、フェイル信号がインアクティブの場合に
も試験パターン１８を格納してもよい。

【００２５】モニタ部６６は、パターン格納メモリ部６
４に格納された試験パターン１８を画面に表示する。こ
れにより、フェイルが生じたときの入力信号パターン１
２又は期待値信号パターン１４を容易に確認することが
できる。また、全試験パターンをパターン格納メモリ部
６４に格納した場合には、パターン発生器１０が作成し
た全パターンの内容を後にモニタ部６６で確認すること
ができる。半導体デバイス２００の試験時以外の場合、
例えば単に試験パターン１８を確認したい場合等には、
発生させた試験パターン１８をパターン格納メモリ部６
４に格納してモニタ部６６で確認することができる。パ
ターン発生器１０が発生させる入力信号パターン１２又
は期待値信号パターン１４の発生シーケンスや発生アル
ゴリズムをプログラムする際に、発生させたパターンを
容易に確認できるので、プログラムを容易にデバッグす
ることができる。

【００２６】デバイス不良救済解析部７０は、フェイル
格納メモリ部６２に記憶されたフェイル信号５２に基づ
いて半導体デバイス２００の不良箇所の救済方法を求め
る。半導体デバイス２００には、不良箇所が発見された
場合にその半導体デバイス２００全体を不良品としない
ために、置き換え用の予備のセルが用意されている。デ
バイス不良救済解析部７０は、半導体デバイス２００に
おける不良箇所を解析し、どの箇所を予備セルに置き換
えればよいかを判断する。

【００２７】図３は、第１の実施形態におけるパターン
発生器１０の構成を示すブロック図である。図に示す通
り、パターン発生器１０はシーケンシャルパターン発生
器１１０とアルゴリズミックパターン発生器１２０と論
理和回路１５０とを有する。

【００２８】入力信号パターン１２が、パターンデータ
部分と制御信号部分とアドレス信号部分とを有する場
合、例えばパターンデータ部分はシーケンシャルパター
ン発生器１１０によってシーケンシャルに（所定の順序
に従って）生成され、制御信号部分及びアドレス信号部
分はアルゴリズミックパターン発生器１２０によりアル
ゴリズミックに（所定の論理に従って）生成される。ま
た例えば、期待値信号パターン１４はシーケンシャルパ
ターン発生器１１０によりシーケンシャルに生成され
る。シーケンシャルパターン発生器１１０は、予め設定
した複数のパターンデータを所定の順序通りに出力する
ことによってシーケンシャルパターン１１８を発生させ
る。一方、アルゴリズミックパターン発生器１２０は、
予め設定した論理に従って算出するアルゴリズミックパ
ターン１４２を発生させる。

【００２９】 シーケンシャルパターン発生器１１０
は、パターンメモリアドレス発生器１１２とパターンメ
モリ１１６とを有する。パターンメモリアドレス発生器
１１２は、パターンデータが格納されたパターンメモリ
１１６に対してパターンメモリ１１６のアドレスを示す
アドレス信号を出力し、これによってシーケンシャルパ
ターン１１８が発生する。

【００３０】アルゴリズミックパターン発生器１２０
は、アルゴリズミックパターン生成器１２２とデータセ
レクタ１３０とパターンコントローラ１４０とを有す
る。アルゴリズミックパターン生成器１２２は、所定の
論理に従って算出したアルゴリズミックパターンを出力
する。データセレクタ１３０は、アルゴリズミックパタ
ーン生成器１２２が出力したアルゴリズミックパターン
を受け取り、半導体デバイス２００の特性や入力するピ
ンの種類に適合する複数ビットを選択してアルゴリズミ
ックパターンを出力する。パターンコントローラ１４０
は、アルゴリズミックパターン１４２の出力を制御す
る。

【００３１】論理和回路１５０は、シーケンシャルパタ
ーン１１８とアルゴリズミックパターン１４２とを受け
取り、論理和の出力として入力信号パターン１２と期待
値信号パターン１４とを出力する。また、パターン格納
メモリ部６４に対して入力信号パターン１２及び期待値
信号パターン１４の双方又は一方が試験パターン１８と
して出力される。

【００３２】 図４は、本発明の第２の実施形態にお
けるパターン発生器１０の構成を示す。 本実施形態
におけるパターン発生器１０は、シーケンシャルパター
ン発生器１１０とアルゴリズミックパターン発生器１２
０と論理和回路１５０とパターンマルチプレクサ１６０
とを有する。シーケンシャルパターン発生器１１０、ア
ルゴリズミックパターン発生器１２０及び論理和回路１
５０の構成は第１の実施形態と同様である。

【００３３】パターンマルチプレクサ１６０は、論理和
回路１５０から出力された入力信号パターン１２及び期
待値信号パターン１４と、パターンコントローラ１４０
から出力されたアルゴリズミックパターン１４２とを受
け取り、いずれかの信号を選択して試験パターン１８と
して出力する。論理和回路１５０から出力される入力信
号パターン１２及び期待値信号パターン１４は、シーケ
ンシャルパターン１１８とアルゴリズミックパターン１
４２との論理和の出力であるから、パターンマルチプレ
クサ１６０は、シーケンシャルパターン１１８とアルゴ
リズミックパターン１４２との双方又は一方を選択的に
出力することができる。

【００３４】本実施形態によれば、試験パターン１８の
うちパターンデータ部分以外（例えばアドレス信号部分
のみ）をパターン格納メモリ部６４に格納できるので、
パターン格納メモリ部６４の格納データ容量を節減する
ことができる。また、半導体デバイス２００の試験時以
外の場合、例えばアルゴリズミックパターン生成器１２
２のアルゴリズムを確認したい場合やデータセレクタ１
３０におけるデータ信号の選択方法を確認したい場合等
において、アルゴリズミックパターン１４２だけをパタ
ーン格納メモリ部６４に格納することができる。

【００３５】図５は、本発明の第３の実施形態における
半導体デバイス試験装置１００の全体構成を示す。本実
施形態における不良解析部６０は不良解析用マルチプレ
クサ６８をさらに有している。不良解析用マルチプレク
サ６８には、比較器５０から出力されたフェイル信号５
２とパターン発生器１０から出力された試験パターン１
８とが入力され、いずれか一方の信号が選択的に出力さ
れる。不良解析用マルチプレクサ６８の出力信号はフェ
イル格納メモリ部６２に格納される。モニタ部６６は、
フェイル格納メモリ部６２に格納された試験パターン１
８を表示できる。

【００３６】本実施形態においては、第１の実施形態に
おいてフェイル信号５２だけを格納していたフェイル格
納メモリ部６２に試験パターン１８を格納することもで
きるので、第１の実施形態とは異なりパターン格納メモ
リ部６４が設けられていない。特に、試験時以外に試験
パターン１８を確認する場合はフェイル信号５２を格納
することがないため、試験パターン１８の格納場所とし
てはフェイル格納メモリ部６２で十分となる。

【００３７】 以上、本発明を実施の形態を用いて説
明したが、本発明の技術的範囲は上記実施の形態に記載
の範囲には限定されない。上記実施の形態に、多様な変
更又は改良を加えることができることが当業者に明らか
である。その様な変更又は改良を加えた形態も本発明の
技術的範囲に含まれ得ることが、特許請求の範囲の記載
から明らかである。

【００３８】

【発明の効果】本発明によれば、半導体デバイスに印加
する入力信号パターン及び半導体デバイスから出力され
るべき期待値信号パターンの少なくとも一方を不良解析
部に格納しておくことにより、半導体デバイス試験でフ
ェイルが生じた場合や発生させるパターンを確認したい
場合に、そのパターンを容易かつ迅速に確認し解析する
ことができる、という効果がある。

【図面の簡単な説明】

【図１】図１は、従来の半導体デバイス試験装置１００
の全体構成を示すブロック図である。

【図２】図２は、第１の実施形態における半導体デバイ
ス試験装置１００の全体構成を示すブロック図である。

【図３】図３は、第１の実施形態におけるパターン発生
器１０の構成を示すブロック図である。

【図４】図４は、第２の実施形態におけるパターンマル
チプレクサ１６０を有するパターン発生器１０の構成を
示すブロック図である。

【図５】図５は、第３の実施形態における半導体デバイ
ス試験装置１００の全体構成を示すブロック図である。

【符号の説明】

１０ パターン発生器 １２ 入力信号パターン １４ 期待値信号パターン １８ 試験パターン ２０ 波形整形器 ３０ タイミング発生器 ４０ デバイス差込部 ４２ 出力信号パターン ５０ 比較器 ５２ フェイル信号 ６０ 不良解析部 ６２ フェイル格納メモリ部 ６４ パターン格納メモリ部 ６６ モニタ部 ６８ 不良解析用マルチプレクサ ６９ 出力信号 ７０ デバイス不良救済解析部 １００ 半導体デバイス試験装置 １１０ シーケンシャルパターン発生器 １１２ パターンメモリアドレス発生器 １１６ パターンメモリ １１８ シーケンシャルパターン １２０ アルゴリズミックパターン発生器 １２２ アルゴリズミックパターン生成器 １４２ アルゴリズミックパターン １３０ データセレクタ １４０ パターンコントローラ １５０ 論理和回路 １６０ パターンマルチプレクサ ２００ 半導体デバイス

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを試験する半導体デバイ
   ス試験装置であって、 前記半導体デバイスに印加するための入力信号パターン
   と、前記半導体デバイスから出力されるべき期待値信号
   パターンとを発生させるパターン発生器と、 前記半導体デバイスを差し込み、前記入力信号パターン
   を受け取ってこれを前記半導体デバイスに与えるととも
   に、前記半導体デバイスから出力された出力信号パター
   ンを受け取るデバイス差込部と、 前記出力信号パターンと、前記パターン発生器から受け
   取る前記期待値信号パターンとを論理比較してフェイル
   信号を出力する比較器と、 前記フェイル信号と、前記入力信号パターン及び前記期
   待値信号パターンの少なくとも一方を含む試験パターン
   とを受け取って格納する不良解析部とを備えることを特
   徴とする半導体デバイス試験装置。
2. 【請求項２】 前記不良解析部が、前記試験パターンを
   格納するパターン格納メモリ部を有することを特徴とす
   る請求項１に記載の半導体デバイス試験装置。
3. 【請求項３】 前記不良解析部が前記フェイル信号を受
   け取ったときに、前記パターン格納メモリ部に前記試験
   パターンを格納することを特徴とする請求項１又は２に
   記載の半導体デバイス試験装置。
4. 【請求項４】 前記パターン発生器が、前記試験パター
   ンの全部又は一部を選択して前記パターン発生器から出
   力させるパターンマルチプレクサを有することを特徴と
   する請求項１乃至３に記載の半導体デバイス試験装置。
5. 【請求項５】 前記パターン発生器が、予め設定した信
   号パターンを一定の順序によりシーケンシャルパターン
   として出力するシーケンシャルパターン発生器と、予め
   設定した論理により算出した信号パターンをアルゴリズ
   ミックパターンとして出力するアルゴリズミックパター
   ン発生器とをさらに有し、 前記パターンマルチプレクサが、前記シーケンシャルパ
   ターンと前記アルゴリズミックパターンとの双方又は一
   方を選択して前記パターン発生器から出力させることを
   特徴とする請求項１乃至４に記載の半導体デバイス試験
   装置。
6. 【請求項６】 前記不良解析部が前記パターン格納メモ
   リ部に格納された前記試験パターンを表示するモニタ部
   を有することを特徴とする請求項１乃至５に記載の半導
   体デバイス試験装置。
7. 【請求項７】 前記不良解析部が、前記比較器から受け
   取るフェイル信号又は前記パターン発生器から受け取る
   前記試験パターンを選択的に出力する不良解析用マルチ
   プレクサを有することを特徴とする請求項１乃至６に記
   載の半導体デバイス試験装置。
8. 【請求項８】 半導体デバイスを試験する半導体デバイ
   ス試験方法であって、 前記半導体デバイスに印加するための入力信号パターン
   と、前記半導体デバイスから出力されるべき期待値信号
   パターンとを発生させる段階と、 前記半導体デバイスを差し込み、前記入力信号パターン
   を前記半導体デバイスに与えるとともに、前記半導体デ
   バイスから出力された出力信号パターンを受け取る段階
   と、 前記出力信号パターンと前記期待値信号パターンとを論
   理比較してフェイル信号を出力する段階と、 前記フェイル信号と、前記入力信号パターン及び前記期
   待値信号パターンの少なくとも一方を含む試験パターン
   とを受け取って格納する格納段階とを備えることを特徴
   とする半導体デバイス試験方法。
9. 【請求項９】 前記格納段階が、前記フェイル信号を受
   け取ったときに前記フェイル信号及び前記試験パターン
   を受け取って格納し、 前記格納段階により格納された前記試験パターンを表示
   させる段階をさらに備えることを特徴とする請求項８に
   記載の半導体デバイス試験方法。
10. 【請求項１０】 複数の信号パターンを入力してその全
    部又は一部を選択して出力する選択段階をさらに備え、 前記格納段階が、前記選択段階により出力された信号パ
    ターンを受け取って格納することを特徴とする請求項８
    又は９に記載の半導体デバイス試験方法。