JP2002214307A - 半導体試験装置及びその半導体試験方法 - Google Patents
半導体試験装置及びその半導体試験方法Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
Abstract
(57)【要約】
【課題】 特定アドレスのテストパターンのサイクル周
期を可変にする。 【解決手段】 半導体試験装置１００のテストパターン
記憶手段１３０には、予めテストパターンデータが記憶
されている。試験が開始されると、制御手段１１０は、
設定情報に従ってテストパターン信号を生成するタイミ
ング信号を発生するとともに、サイクル周期毎にテスト
パターン記憶手段１３０のアドレス指定信号を発生す
る。テストパターン記憶手段１３０は、アドレス指定信
号により、サイクル周期毎に必要なテストパターンを出
力する。テストパターン生成手段１２０は、タイミング
信号の一部と、テストパターンの一部とを各サイクル周
期毎に合成し、テストパターン信号を生成する。生成さ
れたテストパターン信号は、被試験対象の半導体デバイ
ス５００に供給される。判定手段１４０は、被試験対象
の半導体デバイス５００の出力信号を入力し、テストパ
ターンの一部と判定用タイミング信号を用いて判定を行
ない、判定結果を外部に出力する。
期を可変にする。 【解決手段】 半導体試験装置１００のテストパターン
記憶手段１３０には、予めテストパターンデータが記憶
されている。試験が開始されると、制御手段１１０は、
設定情報に従ってテストパターン信号を生成するタイミ
ング信号を発生するとともに、サイクル周期毎にテスト
パターン記憶手段１３０のアドレス指定信号を発生す
る。テストパターン記憶手段１３０は、アドレス指定信
号により、サイクル周期毎に必要なテストパターンを出
力する。テストパターン生成手段１２０は、タイミング
信号の一部と、テストパターンの一部とを各サイクル周
期毎に合成し、テストパターン信号を生成する。生成さ
れたテストパターン信号は、被試験対象の半導体デバイ
ス５００に供給される。判定手段１４０は、被試験対象
の半導体デバイス５００の出力信号を入力し、テストパ
ターンの一部と判定用タイミング信号を用いて判定を行
ない、判定結果を外部に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体試験装置及び
その半導体試験方法に関し、特にテストパターンの入力
信号を半導体デバイスに供給し、前記半導体デバイスか
らの出力信号を予め規定されている期待値と比較して試
験を行なう半導体試験装置及びその半導体試験方法に関
する。
その半導体試験方法に関し、特にテストパターンの入力
信号を半導体デバイスに供給し、前記半導体デバイスか
らの出力信号を予め規定されている期待値と比較して試
験を行なう半導体試験装置及びその半導体試験方法に関
する。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）等の半導体デ
バイスの機能や性能の測定は、ＩＣテスター等の半導体
試験装置によって行なう。
バイスの機能や性能の測定は、ＩＣテスター等の半導体
試験装置によって行なう。
【０００３】ＩＣテスターによって半導体デバイスのフ
ァンクション動作を測定する場合の試験手順について説
明する。図６は、ＩＣテスターにおける試験手順の概念
図である。まず、ワークステーション等のコンピュータ
端末３００を用いて、コンピュータ端末３００上で使用
するＩＣテスターの言語記述に従った形でタイミング、
信号記述等の記述を行なって、任意のテストパターン４
００を生成する。生成されたテストパターン４００は、
ＩＣテスター２００に供給する。ＩＣテスター２００
は、そのテストパターン４００に基づく入力信号を被試
験対象の半導体デバイスに供給し、得られた出力信号等
を観察して測定を行なっていた。
ァンクション動作を測定する場合の試験手順について説
明する。図６は、ＩＣテスターにおける試験手順の概念
図である。まず、ワークステーション等のコンピュータ
端末３００を用いて、コンピュータ端末３００上で使用
するＩＣテスターの言語記述に従った形でタイミング、
信号記述等の記述を行なって、任意のテストパターン４
００を生成する。生成されたテストパターン４００は、
ＩＣテスター２００に供給する。ＩＣテスター２００
は、そのテストパターン４００に基づく入力信号を被試
験対象の半導体デバイスに供給し、得られた出力信号等
を観察して測定を行なっていた。
【０００４】図７は、従来のＩＣテスターにおけるテス
トパターンのタイミングチャートである。テストパター
ンのパターン全体は、おおよそ、入力ピンからのデータ
入力部分（あるいはＷｒｉｔｅ部分）と、出力ピンから
のデータ出力部分（あるいはＲｅａｄ部分）と、から構
成される。これは、半導体デバイスがメモリ製品であっ
ても論理製品であっても基本的には変わらない。従来の
ＩＣテスターでは、パターンアドレス全体を通して動作
周波数は、一定に固定される。すなわち、任意のパター
ンアドレスの１サイクルを実行するサイクル周期のレー
トは、パターンアドレス全体を通して一定である。図７
では、パターンアドレス全体の中の任意のサイクル部分
（Ｎ）番目から（Ｎ＋４）番目までを取り出している。
動作周波数を決定する各サイクル周期のレート（ＲＡＴ
Ｅ１）は一定であり、レートが最小で正常に入出力を行
なっている状態の周波数が、被試験対象の半導体デバイ
スにおける最高動作周波数になる。
トパターンのタイミングチャートである。テストパター
ンのパターン全体は、おおよそ、入力ピンからのデータ
入力部分（あるいはＷｒｉｔｅ部分）と、出力ピンから
のデータ出力部分（あるいはＲｅａｄ部分）と、から構
成される。これは、半導体デバイスがメモリ製品であっ
ても論理製品であっても基本的には変わらない。従来の
ＩＣテスターでは、パターンアドレス全体を通して動作
周波数は、一定に固定される。すなわち、任意のパター
ンアドレスの１サイクルを実行するサイクル周期のレー
トは、パターンアドレス全体を通して一定である。図７
では、パターンアドレス全体の中の任意のサイクル部分
（Ｎ）番目から（Ｎ＋４）番目までを取り出している。
動作周波数を決定する各サイクル周期のレート（ＲＡＴ
Ｅ１）は一定であり、レートが最小で正常に入出力を行
なっている状態の周波数が、被試験対象の半導体デバイ
スにおける最高動作周波数になる。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
試験装置では、動作周波数がテストパターン全体を通し
て一定であるため、特定アドレスのタイミングに注目し
た半導体デバイスの試験ができないという問題がある。
試験装置では、動作周波数がテストパターン全体を通し
て一定であるため、特定アドレスのタイミングに注目し
た半導体デバイスの試験ができないという問題がある。
【０００６】半導体デバイスの最高動作周波数を決める
のは、半導体デバイス回路上の特定パスの特定動作状態
であり、半導体試験装置上で用いるテストパターンの特
定アドレス部分である。半導体デバイスの試験におい
て、例えば、パターン全体の動作周波数を最高動作周波
数にした状態で最高動作周波数を決めている特定アドレ
スのサイクル周期を広げて測定したい場合が生じること
がある。あるいは、逆に、パターン全体の動作周波数を
最高動作周波数と設定せず緩めておき、特定アドレスの
サイクル周期を順次狭めていくことにより、その特定ア
ドレス部分の最高動作周波数を確認したい場合もある。
しかしながら、従来の半導体装置の動作周波数はテスト
パターン全体を通して一定となっており、このように部
分的にサイクル周期を変えたテストパターンを作成する
のは、パターン生成時においても、あるいは半導体試験
装置上のテストパターンの変更においても容易ではなか
った。
のは、半導体デバイス回路上の特定パスの特定動作状態
であり、半導体試験装置上で用いるテストパターンの特
定アドレス部分である。半導体デバイスの試験におい
て、例えば、パターン全体の動作周波数を最高動作周波
数にした状態で最高動作周波数を決めている特定アドレ
スのサイクル周期を広げて測定したい場合が生じること
がある。あるいは、逆に、パターン全体の動作周波数を
最高動作周波数と設定せず緩めておき、特定アドレスの
サイクル周期を順次狭めていくことにより、その特定ア
ドレス部分の最高動作周波数を確認したい場合もある。
しかしながら、従来の半導体装置の動作周波数はテスト
パターン全体を通して一定となっており、このように部
分的にサイクル周期を変えたテストパターンを作成する
のは、パターン生成時においても、あるいは半導体試験
装置上のテストパターンの変更においても容易ではなか
った。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、特定アドレスのテストパターンのサイクル周
期を可変にすることのできる半導体試験装置及びその試
験方法を提供することを目的とする。
のであり、特定アドレスのテストパターンのサイクル周
期を可変にすることのできる半導体試験装置及びその試
験方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、テストパターンの入力信号を半導体デバ
イスに供給し、前記半導体デバイスからの出力信号を予
め規定されている期待値と比較して試験を行なう半導体
試験装置において、前記テストパターンを構成するテス
トパターンデータを記憶するとともに前記テストパター
ンデータをアドレスにより管理し、前記アドレスにより
指定された前記テストパターンを出力するテストパター
ン記憶手段と、前記テストパターン記憶手段が出力する
前記テストパターンに基づいてテストパターン信号を生
成するテストパターン生成手段と、任意のアドレスの前
記テストパターンデータに基づく前記テストパターン信
号が設定情報に従った所定のタイミングで発生するよう
に前記テストパターン記憶手段及び前記テストパターン
生成手段とを制御する制御手段と、を有することを特徴
とする半導体試験装置、が提供される。
決するために、テストパターンの入力信号を半導体デバ
イスに供給し、前記半導体デバイスからの出力信号を予
め規定されている期待値と比較して試験を行なう半導体
試験装置において、前記テストパターンを構成するテス
トパターンデータを記憶するとともに前記テストパター
ンデータをアドレスにより管理し、前記アドレスにより
指定された前記テストパターンを出力するテストパター
ン記憶手段と、前記テストパターン記憶手段が出力する
前記テストパターンに基づいてテストパターン信号を生
成するテストパターン生成手段と、任意のアドレスの前
記テストパターンデータに基づく前記テストパターン信
号が設定情報に従った所定のタイミングで発生するよう
に前記テストパターン記憶手段及び前記テストパターン
生成手段とを制御する制御手段と、を有することを特徴
とする半導体試験装置、が提供される。
【０００９】このような構成の半導体試験装置では、テ
ストパターン記憶手段に予め生成されたテストパターン
データが記憶されている。テストパターン記憶手段は、
テストパターンデータをアドレスにより管理しており、
制御手段の制御に従って指定されたアドレスのテストパ
ターンデータに応じたテストパターンを出力する。テス
トパターン生成手段は、制御手段の制御に従って、テス
トパターン記憶手段が出力するテストパターンに基づ
き、テストパターン信号を生成し、被試験対象の半導体
デバイスに供給する。制御手段は、テストパターン記憶
手段及びテストパターン生成手段とを制御し、任意のア
ドレスのテストパターンデータに基づくテストパターン
信号の発生するタイミングが、予め決められた設定情報
に従ったタイミングとなるようにする。これにより、設
定情報に従って任意のアドレスのテストパターンが発生
するタイミングを制御し、所望のテスト周期を発生させ
る。
ストパターン記憶手段に予め生成されたテストパターン
データが記憶されている。テストパターン記憶手段は、
テストパターンデータをアドレスにより管理しており、
制御手段の制御に従って指定されたアドレスのテストパ
ターンデータに応じたテストパターンを出力する。テス
トパターン生成手段は、制御手段の制御に従って、テス
トパターン記憶手段が出力するテストパターンに基づ
き、テストパターン信号を生成し、被試験対象の半導体
デバイスに供給する。制御手段は、テストパターン記憶
手段及びテストパターン生成手段とを制御し、任意のア
ドレスのテストパターンデータに基づくテストパターン
信号の発生するタイミングが、予め決められた設定情報
に従ったタイミングとなるようにする。これにより、設
定情報に従って任意のアドレスのテストパターンが発生
するタイミングを制御し、所望のテスト周期を発生させ
る。
【００１０】また、上記課題を解決するために、テスト
パターンの入力信号を半導体デバイスに供給し、前記半
導体デバイスからの出力信号を予め規定されている期待
値と比較して試験を行なう半導体試験方法において、予
め生成された前記テストパターンを構成するテストパタ
ーンデータをアドレスにより管理して記憶し、設定情報
に従った所定のタイミングで任意のアドレスの前記テス
トパターンを出力し、前記所定のタイミングで出力され
る前記任意のアドレスのテストパターンデータに基づい
てテストパターン信号を生成する手順を有することを特
徴とする半導体試験方法、が提供される。
パターンの入力信号を半導体デバイスに供給し、前記半
導体デバイスからの出力信号を予め規定されている期待
値と比較して試験を行なう半導体試験方法において、予
め生成された前記テストパターンを構成するテストパタ
ーンデータをアドレスにより管理して記憶し、設定情報
に従った所定のタイミングで任意のアドレスの前記テス
トパターンを出力し、前記所定のタイミングで出力され
る前記任意のアドレスのテストパターンデータに基づい
てテストパターン信号を生成する手順を有することを特
徴とする半導体試験方法、が提供される。
【００１１】このような手順の半導体試験方法は、予め
生成されたテストパターンを構成するテストパターンデ
ータを記憶し、アドレスにより管理しておく。試験時に
は、設定情報に従った所定のタイミングで、記憶された
任意のアドレスのテストパターンデータに応じたテスト
パターンを出力し、このテストパターンに基づくテスト
パターン信号を生成する。これにより、設定情報に従っ
て任意のアドレスのテストパターンが発生するタイミン
グを制御し、所望のテスト周期を発生させる。
生成されたテストパターンを構成するテストパターンデ
ータを記憶し、アドレスにより管理しておく。試験時に
は、設定情報に従った所定のタイミングで、記憶された
任意のアドレスのテストパターンデータに応じたテスト
パターンを出力し、このテストパターンに基づくテスト
パターン信号を生成する。これにより、設定情報に従っ
て任意のアドレスのテストパターンが発生するタイミン
グを制御し、所望のテスト周期を発生させる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施の形態で
ある半導体試験装置の構成図である。
を参照して説明する。図１は、本発明の一実施の形態で
ある半導体試験装置の構成図である。
【００１３】本発明に係る半導体試験装置１００は、装
置全体を制御するとともにテストパターンの発生タイミ
ングを制御する制御手段１１０、テストパターン信号を
生成するテストパターン生成手段１２０、テストパター
ンを記憶するテストパターン記憶手段１３０、及び被試
験対象の半導体デバイス５００の出力信号を判定する判
定手段１４０、とから構成され、被試験対象の半導体デ
バイス５００の試験を行なう。ここで、半導体デバイス
５００の試験を行なうためのテストパターンは、予めワ
ークステーション等のコンピュータ端末を用いて生成さ
れ、試験の開始に先だって、テストパターン記憶手段１
３０に記憶されているとする。テストパターンは、アド
レスにより管理されるテストパターンデータから構成さ
れており、任意のパターンアドレスの１サイクルを実行
するサイクル周期のレートは、予め決められている。通
常、サイクル周期のレートは、一定値に設定されてい
る。
置全体を制御するとともにテストパターンの発生タイミ
ングを制御する制御手段１１０、テストパターン信号を
生成するテストパターン生成手段１２０、テストパター
ンを記憶するテストパターン記憶手段１３０、及び被試
験対象の半導体デバイス５００の出力信号を判定する判
定手段１４０、とから構成され、被試験対象の半導体デ
バイス５００の試験を行なう。ここで、半導体デバイス
５００の試験を行なうためのテストパターンは、予めワ
ークステーション等のコンピュータ端末を用いて生成さ
れ、試験の開始に先だって、テストパターン記憶手段１
３０に記憶されているとする。テストパターンは、アド
レスにより管理されるテストパターンデータから構成さ
れており、任意のパターンアドレスの１サイクルを実行
するサイクル周期のレートは、予め決められている。通
常、サイクル周期のレートは、一定値に設定されてい
る。
【００１４】制御手段１１０は、装置全体を制御すると
ともに、テストパターンを動作させる動作基準信号を形
成し、テストパターン信号を生成するタイミング信号を
発生するとともに、サイクル周期毎にテストパターン記
憶手段１３０のアドレス指定信号を発生する。制御手段
１１０は、タイミング信号及びアドレス指定信号を発生
させるタイミングを設定情報に従って制御することによ
り、任意のアドレスのテストパターンのサイクル周期を
可変にする。設定情報は、いずれかの方法により、試験
開始前あるいは、試験の最中に半導体試験装置１００に
転送される。制御手段１１０は、試験実行時、常に最新
の設定情報を参照してタイミング信号及びアドレス指定
信号を発生させるタイミングを制御する。
ともに、テストパターンを動作させる動作基準信号を形
成し、テストパターン信号を生成するタイミング信号を
発生するとともに、サイクル周期毎にテストパターン記
憶手段１３０のアドレス指定信号を発生する。制御手段
１１０は、タイミング信号及びアドレス指定信号を発生
させるタイミングを設定情報に従って制御することによ
り、任意のアドレスのテストパターンのサイクル周期を
可変にする。設定情報は、いずれかの方法により、試験
開始前あるいは、試験の最中に半導体試験装置１００に
転送される。制御手段１１０は、試験実行時、常に最新
の設定情報を参照してタイミング信号及びアドレス指定
信号を発生させるタイミングを制御する。
【００１５】テストパターン生成手段１２０は、制御手
段１１０が出力するタイミング信号の一部と、テストパ
ターン記憶手段１３０が出力するテストパターンの一部
と、を各サイクル周期毎に合成し、テストパターン信号
を生成する。生成されたテストパターン信号は、入力信
号として、被試験対象の半導体デバイス５００に供給す
る。
段１１０が出力するタイミング信号の一部と、テストパ
ターン記憶手段１３０が出力するテストパターンの一部
と、を各サイクル周期毎に合成し、テストパターン信号
を生成する。生成されたテストパターン信号は、入力信
号として、被試験対象の半導体デバイス５００に供給す
る。
【００１６】テストパターン記憶手段１３０は、アドレ
スにより管理されるテストパターンデータを予め記憶す
るとともに、制御手段１１０から入力されるアドレス指
定信号により、サイクル周期毎に必要なテストパターン
をテストパターン生成手段１２０及び判定手段１４０に
出力する。
スにより管理されるテストパターンデータを予め記憶す
るとともに、制御手段１１０から入力されるアドレス指
定信号により、サイクル周期毎に必要なテストパターン
をテストパターン生成手段１２０及び判定手段１４０に
出力する。
【００１７】判定手段１４０は、実質的にＨｉｇｈ判定
回路とＬｏｗ判定回路を含み、被試験対象の半導体デバ
イス５００の出力信号を入力し、Ｈｉｇｈレベル判定と
Ｌｏｗレベル判定の個々の信号に対し、テストパターン
記憶手段１３０の出力するテストパターンの一部と制御
手段１１０の出力する判定用タイミング信号を用いて判
定を行ない、判定結果を外部に出力する。判定は、半導
体デバイス５００からの出力信号が予め規定されている
期待値と一致するか否かを比較することにより行なう。
回路とＬｏｗ判定回路を含み、被試験対象の半導体デバ
イス５００の出力信号を入力し、Ｈｉｇｈレベル判定と
Ｌｏｗレベル判定の個々の信号に対し、テストパターン
記憶手段１３０の出力するテストパターンの一部と制御
手段１１０の出力する判定用タイミング信号を用いて判
定を行ない、判定結果を外部に出力する。判定は、半導
体デバイス５００からの出力信号が予め規定されている
期待値と一致するか否かを比較することにより行なう。
【００１８】このような構成の半導体試験装置１００の
動作及び試験方法について説明する。半導体試験装置１
００のテストパターン記憶手段１３０には、予めワーク
ステーション等により生成された半導体デバイス５００
に適した試験を行なうためのテストパターンデータが記
憶されている。このテストパターンデータは、アドレス
により管理されている。また、各アドレスのテストパタ
ーンを実行するサイクル周期を制御するための設定情報
も、試験開始に先だって設定されている。
動作及び試験方法について説明する。半導体試験装置１
００のテストパターン記憶手段１３０には、予めワーク
ステーション等により生成された半導体デバイス５００
に適した試験を行なうためのテストパターンデータが記
憶されている。このテストパターンデータは、アドレス
により管理されている。また、各アドレスのテストパタ
ーンを実行するサイクル周期を制御するための設定情報
も、試験開始に先だって設定されている。
【００１９】試験が開始されると、制御手段１１０は、
テストパターンを動作させる動作基準信号を形成し、設
定情報に従ってテストパターン信号を生成するタイミン
グ信号を発生するとともに、サイクル周期毎にテストパ
ターン記憶手段１３０のアドレス指定信号を発生する。
テストパターン記憶手段１３０は、制御手段１１０から
入力されるアドレス指定信号により、サイクル周期毎に
必要なテストパターンをテストパターン生成手段１２０
及び判定手段１４０に出力する。テストパターン生成手
段１２０は、制御手段１１０が出力するタイミング信号
の一部と、テストパターン記憶手段１３０が出力するテ
ストパターンの一部と、を各サイクル周期毎に合成し、
テストパターン信号を生成する。生成されたテストパタ
ーン信号は、入力信号として、被試験対象の半導体デバ
イス５００に供給される。判定手段１４０は、被試験対
象の半導体デバイス５００の出力信号を入力し、テスト
パターン記憶手段１３０の出力するテストパターンの一
部と制御手段１１０の出力する判定用タイミング信号を
用いて判定を行ない、判定結果を外部に出力する。
テストパターンを動作させる動作基準信号を形成し、設
定情報に従ってテストパターン信号を生成するタイミン
グ信号を発生するとともに、サイクル周期毎にテストパ
ターン記憶手段１３０のアドレス指定信号を発生する。
テストパターン記憶手段１３０は、制御手段１１０から
入力されるアドレス指定信号により、サイクル周期毎に
必要なテストパターンをテストパターン生成手段１２０
及び判定手段１４０に出力する。テストパターン生成手
段１２０は、制御手段１１０が出力するタイミング信号
の一部と、テストパターン記憶手段１３０が出力するテ
ストパターンの一部と、を各サイクル周期毎に合成し、
テストパターン信号を生成する。生成されたテストパタ
ーン信号は、入力信号として、被試験対象の半導体デバ
イス５００に供給される。判定手段１４０は、被試験対
象の半導体デバイス５００の出力信号を入力し、テスト
パターン記憶手段１３０の出力するテストパターンの一
部と制御手段１１０の出力する判定用タイミング信号を
用いて判定を行ない、判定結果を外部に出力する。
【００２０】このように、制御手段１１０が、設定情報
に従って、タイミング信号とアドレス指定信号の発生タ
イミングを制御することにより、任意のアドレスのテス
トパターンのサイクル周期を自由に設定することが可能
となる。
に従って、タイミング信号とアドレス指定信号の発生タ
イミングを制御することにより、任意のアドレスのテス
トパターンのサイクル周期を自由に設定することが可能
となる。
【００２１】上記の説明の半導体試験装置を用いた半導
体デバイスの試験について、具体例で説明する。まず、
任意の注目アドレスのテストパターンについてサイクル
周期のレートを狭めることにより、この注目アドレスの
評価を行なう第１の試験について説明する。図２は、本
発明の一実施の形態である半導体試験装置における第１
の試験のタイミングチャートである。ここでは、任意の
アドレス区間である、（Ｎ）番目から（Ｎ＋４）番目ま
でアドレスのテストパターンのうち、（Ｎ＋３）番目を
特定アドレスとして、そのサイクル周期のレートを狭め
る場合のタイミングチャートを示している。テストパタ
ーン全体のサイクル周期のレートは、最高動作周波数よ
りも緩めの値（ＲＡＴＥ１とする）に設定しておき、設
定情報により、特定アドレスである（Ｎ＋３）番目のサ
イクルのレートのみを狭めた値（ＲＡＴＥ２とする）に
する。これにより、今注目している特定アドレス（Ｎ＋
３）番目の各信号のタイミングのみがデバイスの動作を
律束している状態となる。このようにして、他のアドレ
スのタイミングに影響を受けずに、注目アドレスのタイ
ミング的な実力、及びマージンを評価することができる
ようになる。また、設定情報を変更することにより、こ
の特定アドレスのサイクル周波数のレートを順次狭めて
いくことにより、その部分の最高動作周波数を確認する
ことができる。
体デバイスの試験について、具体例で説明する。まず、
任意の注目アドレスのテストパターンについてサイクル
周期のレートを狭めることにより、この注目アドレスの
評価を行なう第１の試験について説明する。図２は、本
発明の一実施の形態である半導体試験装置における第１
の試験のタイミングチャートである。ここでは、任意の
アドレス区間である、（Ｎ）番目から（Ｎ＋４）番目ま
でアドレスのテストパターンのうち、（Ｎ＋３）番目を
特定アドレスとして、そのサイクル周期のレートを狭め
る場合のタイミングチャートを示している。テストパタ
ーン全体のサイクル周期のレートは、最高動作周波数よ
りも緩めの値（ＲＡＴＥ１とする）に設定しておき、設
定情報により、特定アドレスである（Ｎ＋３）番目のサ
イクルのレートのみを狭めた値（ＲＡＴＥ２とする）に
する。これにより、今注目している特定アドレス（Ｎ＋
３）番目の各信号のタイミングのみがデバイスの動作を
律束している状態となる。このようにして、他のアドレ
スのタイミングに影響を受けずに、注目アドレスのタイ
ミング的な実力、及びマージンを評価することができる
ようになる。また、設定情報を変更することにより、こ
の特定アドレスのサイクル周波数のレートを順次狭めて
いくことにより、その部分の最高動作周波数を確認する
ことができる。
【００２２】ここでの動作は、目的に応じて最初から任
意のアドレスを決めて試験させる、あるいは、テストパ
ターンの一部分に限ってサイクル周期のレートを狭めて
試験する等、サイクル周期を狭めるアドレス、及び、そ
のタイミングの設定に制限はない。また、応用として、
特定アドレスのみならず、複数のアドレスのサイクル周
期のレートを狭めて試験することも容易に考えられる。
さらに、サイクル周期のレートは、狭めるばかりでな
く、必要に応じて広げることもできる。
意のアドレスを決めて試験させる、あるいは、テストパ
ターンの一部分に限ってサイクル周期のレートを狭めて
試験する等、サイクル周期を狭めるアドレス、及び、そ
のタイミングの設定に制限はない。また、応用として、
特定アドレスのみならず、複数のアドレスのサイクル周
期のレートを狭めて試験することも容易に考えられる。
さらに、サイクル周期のレートは、狭めるばかりでな
く、必要に応じて広げることもできる。
【００２３】次に、特定アドレスのみのレートを狭める
動作を先頭パターンアドレスから順番に、テストパター
ン全体に順次行なっていく第２の試験について説明す
る。図３は、本発明の一実施の形態である半導体試験装
置における第２の試験のタイミングチャートである。任
意のパターンアドレス区間である、パターンアドレス
（Ｎ）番目から（Ｎ＋４）番目までの区間において、サ
イクル周期のレートを順次狭めて試験を行なう際のタイ
ミングチャートである。（１）では、パターンアドレス
（Ｎ）番目のレートのみを狭めた値（ＲＡＴＥ２）に
し、他を最高動作周波数よりも緩めの値（ＲＡＴＥ１）
として、試験を行なう。続いて、（２）では、パターン
アドレス（Ｎ＋１）番目のレートのみをＲＡＴＥ２に
し、（３）では、パターンアドレス（Ｎ＋２）番目のレ
ートのみをＲＡＴＥ２として、試験を行なう。このよう
にサイクル周期のレートを順次狭めて試験を行なうこと
により、最高動作周波数を決めている特定アドレスを確
認することができる。
動作を先頭パターンアドレスから順番に、テストパター
ン全体に順次行なっていく第２の試験について説明す
る。図３は、本発明の一実施の形態である半導体試験装
置における第２の試験のタイミングチャートである。任
意のパターンアドレス区間である、パターンアドレス
（Ｎ）番目から（Ｎ＋４）番目までの区間において、サ
イクル周期のレートを順次狭めて試験を行なう際のタイ
ミングチャートである。（１）では、パターンアドレス
（Ｎ）番目のレートのみを狭めた値（ＲＡＴＥ２）に
し、他を最高動作周波数よりも緩めの値（ＲＡＴＥ１）
として、試験を行なう。続いて、（２）では、パターン
アドレス（Ｎ＋１）番目のレートのみをＲＡＴＥ２に
し、（３）では、パターンアドレス（Ｎ＋２）番目のレ
ートのみをＲＡＴＥ２として、試験を行なう。このよう
にサイクル周期のレートを順次狭めて試験を行なうこと
により、最高動作周波数を決めている特定アドレスを確
認することができる。
【００２４】さらに、本発明によれば、上記説明のよう
にして、半導体デバイスの最高動作周波数を律束してい
る特定アドレスが見つけられた場合、ここのみのレート
を広げて動作確認を行なうことも容易にできる。例え
ば、特定アドレス（Ｎ＋３）番目が半導体デバイスの最
高動作周波数を律束している場合、この特定アドレス
（Ｎ＋３）番目のみ、サイクル周波数のレートを広げ
て、十分マージンのある状態にしておく。このようにし
て、他のアドレスのサイクル周波数のレート（ＲＡＴＥ
１）を変更して試験を行なうことにより、半導体デバイ
スの最高動作周波数を律束していたアドレスのみを緩め
た状態での試験が可能となり、検証をとることができ
る。
にして、半導体デバイスの最高動作周波数を律束してい
る特定アドレスが見つけられた場合、ここのみのレート
を広げて動作確認を行なうことも容易にできる。例え
ば、特定アドレス（Ｎ＋３）番目が半導体デバイスの最
高動作周波数を律束している場合、この特定アドレス
（Ｎ＋３）番目のみ、サイクル周波数のレートを広げ
て、十分マージンのある状態にしておく。このようにし
て、他のアドレスのサイクル周波数のレート（ＲＡＴＥ
１）を変更して試験を行なうことにより、半導体デバイ
スの最高動作周波数を律束していたアドレスのみを緩め
た状態での試験が可能となり、検証をとることができ
る。
【００２５】上記の説明では特定アドレスのサイクル周
期のレートと、他のアドレスのサイクル周期のレートと
の２つのレートを混在させるとしたが、必要に応じて、
定常状態のレート、広げたレート、及び狭めたレートを
混在させる等、複数のレートを設定することもできる。
期のレートと、他のアドレスのサイクル周期のレートと
の２つのレートを混在させるとしたが、必要に応じて、
定常状態のレート、広げたレート、及び狭めたレートを
混在させる等、複数のレートを設定することもできる。
【００２６】次に、テストパターンと半導体デバイスの
内部回路との対応について説明する。図４は、テストパ
ターンと半導体デバイスの内部回路との対応概念図であ
る。半導体試験装置においては、入出力端子の信号情報
しか得ることができず、半導体デバイス内部はいわばブ
ラックボックスである。このため、半導体デバイスの故
障解析等、内部のどの回路部分で不具合が生じているの
か、あるいは、どのパスで設計タイミングマージンが十
分でなかったか等の情報をそのまま引き出すことは難し
い。図４の例では、出力ピンの信号で、期待値と異なり
フェイルと判定されるのは、パターンアドレス（Ｎ＋
２）番目の部分であるが、実際に半導体デバイス内部回
路でタイミングマージンが十分でなく、誤データを取り
込んだ部分は、パターンアドレス（Ｎ）番目の部分であ
る。本発明では、任意のパターンアドレスのサイクル周
期のレートを可変に設定することができるため、怪しい
アドレス及びその前後のアドレスのテストパターンにつ
いてのサイクル周期のレートを可変に設定して試験を行
ない、その結果を解析することにより、出力ピンでのフ
ェイルアドレスと実際のフェイル原因アドレスとの両方
の情報を得ることができる。
内部回路との対応について説明する。図４は、テストパ
ターンと半導体デバイスの内部回路との対応概念図であ
る。半導体試験装置においては、入出力端子の信号情報
しか得ることができず、半導体デバイス内部はいわばブ
ラックボックスである。このため、半導体デバイスの故
障解析等、内部のどの回路部分で不具合が生じているの
か、あるいは、どのパスで設計タイミングマージンが十
分でなかったか等の情報をそのまま引き出すことは難し
い。図４の例では、出力ピンの信号で、期待値と異なり
フェイルと判定されるのは、パターンアドレス（Ｎ＋
２）番目の部分であるが、実際に半導体デバイス内部回
路でタイミングマージンが十分でなく、誤データを取り
込んだ部分は、パターンアドレス（Ｎ）番目の部分であ
る。本発明では、任意のパターンアドレスのサイクル周
期のレートを可変に設定することができるため、怪しい
アドレス及びその前後のアドレスのテストパターンにつ
いてのサイクル周期のレートを可変に設定して試験を行
ない、その結果を解析することにより、出力ピンでのフ
ェイルアドレスと実際のフェイル原因アドレスとの両方
の情報を得ることができる。
【００２７】実際のフェイル原因アドレスが判り、内部
のどの回路部分が問題であるのかを追いかけようとした
場合、その追跡手法の１つとして、故障個所絞込みテス
トパターンを新たに何種類か用意する方法が考えられ
る。従来は、このようにして解析が行なわれてきた。故
障個所絞り込み用の新たなテストパターンの作成は、大
規模な回路であればあるほど、その作業は容易ではない
と考えられる。
のどの回路部分が問題であるのかを追いかけようとした
場合、その追跡手法の１つとして、故障個所絞込みテス
トパターンを新たに何種類か用意する方法が考えられ
る。従来は、このようにして解析が行なわれてきた。故
障個所絞り込み用の新たなテストパターンの作成は、大
規模な回路であればあるほど、その作業は容易ではない
と考えられる。
【００２８】しかしながら、本発明によれば、故障個所
の絞込みを容易に行なうことができる。図５は、本発明
に係る半導体試験方法を用いた故障解析手法の実施例で
ある。図に示したように、半導体デバイス回路内に予め
ＳＣＡＮ化したパスを用意し、任意のアドレスのテスト
パターンのサイクル周期を適宜設定して、フェイル原因
アドレスを絞り込む。そのフェイル原因アドレスと同じ
状態、つまりフリップフロップ状態は一義的に決まるの
で、ＳＣＡＮ ＩＮの方からＤＡＴＡを送り込み、フェ
イル原因アドレスを再現させる。フェイル情報をＳＣＡ
Ｎ ＯＵＴから読み出せば、どのフリップフロップでフ
ェイルの原因となっているかが判る。さらに、これを応
用すれば、特定されたフリップフロップへの入力側のパ
スが複数のパスに分岐していた場合でも、特定パスの絞
込みは容易である。
の絞込みを容易に行なうことができる。図５は、本発明
に係る半導体試験方法を用いた故障解析手法の実施例で
ある。図に示したように、半導体デバイス回路内に予め
ＳＣＡＮ化したパスを用意し、任意のアドレスのテスト
パターンのサイクル周期を適宜設定して、フェイル原因
アドレスを絞り込む。そのフェイル原因アドレスと同じ
状態、つまりフリップフロップ状態は一義的に決まるの
で、ＳＣＡＮ ＩＮの方からＤＡＴＡを送り込み、フェ
イル原因アドレスを再現させる。フェイル情報をＳＣＡ
Ｎ ＯＵＴから読み出せば、どのフリップフロップでフ
ェイルの原因となっているかが判る。さらに、これを応
用すれば、特定されたフリップフロップへの入力側のパ
スが複数のパスに分岐していた場合でも、特定パスの絞
込みは容易である。
【００２９】このように、本発明によれば、解析するた
めに半導体デバイスの加工を必要とするＥＢテスター等
の機器を駆使するよりも、速く、また非破壊で、故障個
所を特定することができる。
めに半導体デバイスの加工を必要とするＥＢテスター等
の機器を駆使するよりも、速く、また非破壊で、故障個
所を特定することができる。
【００３０】
【発明の効果】以上説明したように本発明の半導体試験
装置では、予め決められた設定情報に従ったタイミング
でテストパターンが被試験対象の半導体デバイスに供給
されるように、設定情報に応じたタイミングで指定され
たアドレスのテストパターンを出力し、これに基づくテ
ストパターン信号を生成する。これにより、設定情報に
従って任意のアドレスのテストパターンが発生するタイ
ミングを制御し、所望のテスト周期を発生させる。
装置では、予め決められた設定情報に従ったタイミング
でテストパターンが被試験対象の半導体デバイスに供給
されるように、設定情報に応じたタイミングで指定され
たアドレスのテストパターンを出力し、これに基づくテ
ストパターン信号を生成する。これにより、設定情報に
従って任意のアドレスのテストパターンが発生するタイ
ミングを制御し、所望のテスト周期を発生させる。
【００３１】このように、任意のアドレスのテストパタ
ーンが発生するタイミングを制御することにより、特定
アドレスのテストパターンのサイクル周期を可変に設定
することが可能となる。これにより、特定アドレスのタ
イミングに注目した半導体デバイスの評価、解析等が可
能となる。さらに、動作周波数を律束している特定アド
レスのタイミングを評価、解析することにより、内部タ
イミング動作の解析のために有効な情報を得ることがで
き、半導体デバイスの最高動作周波数改善にも寄与する
と期待される。
ーンが発生するタイミングを制御することにより、特定
アドレスのテストパターンのサイクル周期を可変に設定
することが可能となる。これにより、特定アドレスのタ
イミングに注目した半導体デバイスの評価、解析等が可
能となる。さらに、動作周波数を律束している特定アド
レスのタイミングを評価、解析することにより、内部タ
イミング動作の解析のために有効な情報を得ることがで
き、半導体デバイスの最高動作周波数改善にも寄与する
と期待される。
【００３２】また、本発明の半導体試験方法では、試験
時に、設定情報に従った所定のタイミングで、予め記憶
されている任意のアドレスのテストパターンデータに応
じたテストパターンを出力し、これに基づくテストパタ
ーン信号を生成する。これにより、設定情報に従って任
意のアドレスのテストパターンが発生するタイミングを
制御し、所望のテスト周期を発生させる。
時に、設定情報に従った所定のタイミングで、予め記憶
されている任意のアドレスのテストパターンデータに応
じたテストパターンを出力し、これに基づくテストパタ
ーン信号を生成する。これにより、設定情報に従って任
意のアドレスのテストパターンが発生するタイミングを
制御し、所望のテスト周期を発生させる。
【００３３】このように、任意のアドレスのテストパタ
ーンが発生するタイミングを制御して、特定アドレスの
テストパターンのサイクル周期を所望の周期にすること
が可能となる。これにより、特定アドレスのタイミング
に注目した半導体デバイスの評価、解析等が可能とな
る。さらに、動作周波数を律束している特定アドレスの
タイミングを評価、解析することにより、内部タイミン
グ動作の解析のために有効な情報を得ることができ、半
導体デバイスの最高動作周波数改善にも寄与すると期待
される。
ーンが発生するタイミングを制御して、特定アドレスの
テストパターンのサイクル周期を所望の周期にすること
が可能となる。これにより、特定アドレスのタイミング
に注目した半導体デバイスの評価、解析等が可能とな
る。さらに、動作周波数を律束している特定アドレスの
タイミングを評価、解析することにより、内部タイミン
グ動作の解析のために有効な情報を得ることができ、半
導体デバイスの最高動作周波数改善にも寄与すると期待
される。
【図１】本発明の一実施の形態である半導体試験装置の
構成図である。
構成図である。
【図２】本発明の一実施の形態である半導体試験装置に
おける第１の試験のタイミングチャートである。
おける第１の試験のタイミングチャートである。
【図３】本発明の一実施の形態である半導体試験装置に
おける第２の試験のタイミングチャートである。
おける第２の試験のタイミングチャートである。
【図４】テストパターンと半導体デバイスの内部回路と
の対応概念図である。
の対応概念図である。
【図５】本発明に係る半導体試験方法を用いた故障解析
手法の実施例である。
手法の実施例である。
【図６】ＩＣテスターにおける試験手順の概念図であ
る。
る。
【図７】従来のＩＣテスターにおけるテストパターンの
タイミングチャートである。
タイミングチャートである。
１００・・・半導体試験装置、１１０・・・制御手段、１２０
・・・テストパターン生成手段、１３０・・・テストパターン
記憶手段、１４０・・・判定手段、５００・・・半導体デバイ
ス
・・・テストパターン生成手段、１３０・・・テストパターン
記憶手段、１４０・・・判定手段、５００・・・半導体デバイ
ス
Claims (5)
- 【請求項１】 テストパターンの入力信号を半導体デバ
イスに供給し、前記半導体デバイスからの出力信号を予
め規定されている期待値と比較して試験を行なう半導体
試験装置において、 前記テストパターンを構成するテストパターンデータを
記憶するとともに前記テストパターンデータをアドレス
により管理し、前記アドレスにより指定された前記テス
トパターンを出力するテストパターン記憶手段と、 前記テストパターン記憶手段が出力する前記テストパタ
ーンに基づいてテストパターン信号を生成するテストパ
ターン生成手段と、 任意のアドレスの前記テストパターンデータに基づく前
記テストパターン信号が設定情報に従った所定のタイミ
ングで発生するように前記テストパターン記憶手段及び
前記テストパターン生成手段とを制御する制御手段と、 を有することを特徴とする半導体試験装置。 - 【請求項２】 前記設定情報は、必要に応じてその内容
を変更することができ、前記制御手段は、変更後の最新
の前記設定情報に基づいて前記テストパターンの発生タ
イミングを制御して、前記任意のアドレスのテストパタ
ーンを実行するサイクル周期を可変にすることを特徴と
する請求項１記載の半導体試験装置。 - 【請求項３】 前記制御手段は、前記任意のアドレスの
テストパターンを実行するサイクル周期のレートを予め
決められた所定のレートより狭めたサイクル周期となる
ように前記テストパターンの発生タイミングを制御する
ことを特徴とする請求項１記載の半導体試験装置。 - 【請求項４】 テストパターンの入力信号を半導体デバ
イスに供給し、前記半導体デバイスからの出力信号を予
め規定されている期待値と比較して試験を行なう半導体
試験方法において、 予め生成された前記テストパターンを構成するテストパ
ターンデータをアドレスにより管理して記憶し、 設定情報に従った所定のタイミングで任意のアドレスの
前記テストパターンを出力し、 前記所定のタイミングで出力される前記任意のアドレス
のテストパターンデータに基づいてテストパターン信号
を生成する手順を有することを特徴とする半導体試験方
法。 - 【請求項５】 前記半導体試験方法は、前記任意のアド
レス及び前記所定のタイミングを可変に設定して前記テ
ストパターンの入力信号を前記半導体デバイスに供給
し、前記半導体デバイスにフェイルが起こったか否かを
検出することにより前記半導体デバイスの内部故障解析
を行なうことを特徴とする請求項４記載の半導体試験方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015332A JP2002214307A (ja) | 2001-01-24 | 2001-01-24 | 半導体試験装置及びその半導体試験方法 |
| US10/052,736 US20020099993A1 (en) | 2001-01-24 | 2002-01-23 | Semiconductor testing apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015332A JP2002214307A (ja) | 2001-01-24 | 2001-01-24 | 半導体試験装置及びその半導体試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002214307A true JP2002214307A (ja) | 2002-07-31 |
Family
ID=18881897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001015332A Pending JP2002214307A (ja) | 2001-01-24 | 2001-01-24 | 半導体試験装置及びその半導体試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020099993A1 (ja) |
| JP (1) | JP2002214307A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002311112A (ja) * | 2001-04-13 | 2002-10-23 | Sony Corp | 半導体試験方法 |
| JP2008076121A (ja) * | 2006-09-20 | 2008-04-03 | Fujitsu Ltd | ディレイ不良解析方法およびその装置 |
| JP2013040899A (ja) * | 2011-08-19 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体回路及びテスト方法 |
| KR101448557B1 (ko) * | 2012-08-28 | 2014-10-13 | 프롬써어티 주식회사 | 전자 소자의 테스트 장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060294443A1 (en) * | 2005-06-03 | 2006-12-28 | Khaled Fekih-Romdhane | On-chip address generation |
| US7669090B2 (en) * | 2006-05-18 | 2010-02-23 | Kabushiki Kaisha Toshiba | Apparatus and method for verifying custom IC |
| JP5179726B2 (ja) * | 2006-06-27 | 2013-04-10 | マーベル ワールド トレード リミテッド | 半導体デバイス |
| US8010851B2 (en) * | 2008-03-31 | 2011-08-30 | Advantest Corporation | Testing module, testing apparatus and testing method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328995A (ja) * | 1998-05-19 | 1999-11-30 | Advantest Corp | メモリ試験装置 |
| JP4121634B2 (ja) * | 1998-09-21 | 2008-07-23 | 株式会社アドバンテスト | メモリ試験装置 |
| US6553529B1 (en) * | 1999-07-23 | 2003-04-22 | Teradyne, Inc. | Low cost timing system for highly accurate multi-modal semiconductor testing |
-
2001
- 2001-01-24 JP JP2001015332A patent/JP2002214307A/ja active Pending
-
2002
- 2002-01-23 US US10/052,736 patent/US20020099993A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002311112A (ja) * | 2001-04-13 | 2002-10-23 | Sony Corp | 半導体試験方法 |
| JP4644966B2 (ja) * | 2001-04-13 | 2011-03-09 | ソニー株式会社 | 半導体試験方法 |
| JP2008076121A (ja) * | 2006-09-20 | 2008-04-03 | Fujitsu Ltd | ディレイ不良解析方法およびその装置 |
| JP2013040899A (ja) * | 2011-08-19 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体回路及びテスト方法 |
| KR101448557B1 (ko) * | 2012-08-28 | 2014-10-13 | 프롬써어티 주식회사 | 전자 소자의 테스트 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020099993A1 (en) | 2002-07-25 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
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