JP2013040899A - 半導体回路及びテスト方法 - Google Patents

Abstract

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。
【選択図】 図６

Description

本発明は、半導体回路、及びテスト方法に関する。

近年のＬＳＩ（Large Scale Integration）の高集積化に伴い、ハイエンドのＣＰＵチップには数十個のＣＰＵ機能ブロックが搭載される。また、ＣＰＵ（Central Processing Unit）チップに搭載された各ＣＰＵ機能ブロックは、それぞれ独立して動作する。このようなＣＰＵチップを使用するシステムでは、一部のＣＰＵ機能ブロックを使用しないことにより、システムランクに差異をつける。そこで、全ての機能ブロックが正常に動作する完全良否のＣＰＵチップに加えて、不良のＣＰＵ機能ブロックを一部有する部分良否のＣＰＵチップも利用される。

ＣＰＵ機能ブロックの試験は、Ｌｏｇｉｃテスター（ATE：Automated Test Equipment）によって実施される。試験の結果、例えば、４つのＣＰＵ機能ブロックを備えるＣＰＵチップについて、１つのＣＰＵ機能ブロックが正常に動作しなかった場合、当該ＣＰＵチップは３つのＣＰＵ機能ブロックのみを有する３Ｃｏｒｅ品とランク判定される。

各ＣＰＵ機能ブロックは、それぞれＢＩＳＴ（built-in self test）回路を有する。そして、Ｌｏｇｉｃテスターは、パターンアドレスに対応して入力信号が規定されたテストパターンに基づいて、ＣＰＵチップから各ＣＰＵ機能ブロックの動作試験の結果を示す良否判定値を出力させる。具体的に、テストパターンに基づいて、ＢＩＳＴ回路にＣＰＵ機能ブロックの動作試験が指示されると共に、その試験結果を示す良否判定値がスキャンラッチに出力され、スキャンラッチに保持された良否判定値がスキャンチェーンによって順次出力される。

続いて、Ｌｏｇｉｃテスターは、例えば、スキャンチェーンから出力された良否判定値と良判定を示す期待値とを順次比較し、全て一致する場合は試験結果をＰａｓｓ、一致しない良否判定値（不良判定）がある場合は試験結果をＦａｉｌとする。また、Ｆａｉｌの場合、Ｌｏｇｉｃテスターは、不良判定を示す良否判定値が出力されたタイミングに対応するパターンアドレスを、不良パターンアドレスとして出力する。そして、Ｌｏｇｉｃテスターは、不良パターンアドレスに基づいて、正常に動作しないＣＰＵ機能ブロックを特定する。

特開２００９−１２２００９号公報

しかしながら、テストパターンによって、試験の内容が異なる。そのため、各ＣＰＵ機能ブロックの良否判定値が出力されるタイミングのパターンアドレス（不良パターンアドレス）もテストパターンによって異なる。これにより、Ｌｏｇｉｃテスターは、不良パターンアドレスだけでは、不良判定を示す良否判定値が試験結果として出力されたＣＰＵ機能ブロックを特定することができない。

そこで、本発明では、スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供することにある。

第１の側面は、複数の被試験回路と、
前記試験回路に対応して設けられた複数の第１のラッチ回路と、
第２のラッチ回路と、
前記複数の被試験回路それぞれに設けられ、パターンアドレスに対応して入力信号が規定されたテストパターンの前記パターンアドレス順に入力される前記入力信号に基づいて、前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、
前記内部試験回路が前記第１のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第２のラッチ回路に出力する総合判定回路と、
前記複数の第１のラッチ回路と前記第２のラッチ回路とを、前記第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、
前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。

第１の側面によれば、スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する。

ＣＰＵチップとＬｏｇｉｃテスターを表す例図である。 テストパターンの一例を表す図である。 Ｌｏｇｉｃテスターの試験処理の流れを表すフローチャート図である。 ＣＰＵチップからの出力値例とテスター情報の一例を表す図である。 パターンアドレスと、当該パターンアドレスのタイミングに出力される良否判定値に対応するＣＰＵ機能ブロックとの関係を表す対応表の一例である。 本実施の形態例におけるＣＰＵチップとＬｏｇｉｃテスターを表す例図である。 本実施の形態例のＣＰＵチップからの出力値例とテスター情報を表す例図である。 アドレス差分値と差分値に対応するＣＰＵ機能ブロックとの関係を表す図である。

以下、図面にしたがって本発明の実施の形態について説明する。ただし、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は、ＣＰＵチップ２０とＬｏｇｉｃテスター１０の一例を表す図である。同図のＣＰＵチップ２０は、被試験回路である４つのＣＰＵ機能ブロックＣ１〜Ｃ４を搭載し、正常に動作するＣＰＵ機能ブロックＣ１〜Ｃ４の数に基づいてその製品ランクが判定される。各ＣＰＵ機能ブロックＣ１〜Ｃ４にはそれぞれＢＩＳＴ回路Ｂ１〜Ｂ４が備えられる。また、ＣＰＵチップ２０は、ＣＰＵ機能ブロックＣ１〜Ｃ４に対応するスキャンラッチＲ１〜Ｒ４を有する。

ＢＩＳＴ回路Ｂ１〜Ｂ４は、例えば、入力信号に基づいて、試験動作用の信号をＣＰＵ機能ブロックＣ１〜Ｃ４に入力すると共に、ＣＰＵ機能ブロックＣ１〜Ｃ４から動作結果の信号を取得して試験の動作結果を示す良否判定値をスキャンラッチＲ１〜Ｒ４に出力する。各スキャンラッチＲ１〜Ｒ４はスキャンチェーンを構成し、各スキャンラッチＲ１〜Ｒ４に保持された良否判定値はスキャンチェーンによって出力端子ＳＯから順番に出力される。

図１のＣＰＵチップ２０では、出力端子ＳＯに近い順に、ＣＰＵ機能ブロックＣ１に対応するスキャンラッチＲ１から、ＣＰＵ機能ブロックＣ４に対応するスキャンラッチＲ４まで順番に配置されている。そのため、スキャンチェーンは、スキャンラッチＲ１、Ｒ２、Ｒ３、Ｒ４の順番に、保持する良否判定値をシフトレジスタ動作によって出力する。

このように、図１のＣＰＵチップ２０では、各ＢＩＳＴ回路Ｂ１〜Ｂ４からの出力された良否判定値を保持させたスキャンラッチＲ１〜Ｒ４でスキャンチェーンを構成し、各良否判定値をひとつの出力端子ＳＯから出力させる。これにより、ＣＰＵチップ２０はＢＩＳＴ回路Ｂ１〜Ｂ４毎に出力端子を備える必要がなく、試験用の出力端子の数を最小限に抑えることができる。

続いて、図１のＬｏｇｉｃテスター１０は、試験制御部１１と不良回路特定部１２とを有する。Ｌｏｇｉｃテスター１０は、テストパターンＴＰに基づいてＣＰＵチップ２０の試験を行う。テストパターンＴＰには、パターンアドレス順に、各パターンアドレスに対応して入力信号が規定される。試験制御部１１は、クロック信号に同期して、テストパターンＴＰのパターンアドレス順に、対応する入力信号をＣＰＵチップ２０の入力端子ＳＩに入力する。そして、ＣＰＵチップ２０において入力信号に基づいて一連の試験処理が行われる。

ＣＰＵチップ２０において、例えば、次のような処理が行われる。ＢＩＳＴ回路Ｂ１〜Ｂ４は、リセット処理及び初期化設定処理の後、ＣＰＵ機能ブロックＣ１〜Ｃ４の試験動作の制御を行う。具体的に、ＢＩＳＴ回路Ｂ１〜Ｂ４は、入力信号に基づく試験動作をＣＰＵ機能ブロックＣ１〜Ｃ４に指示する。そして、ＢＩＳＴ回路Ｂ１〜Ｂ４は、ＣＰＵ機能ブロックＣ１〜Ｃ４の試験動作が終了すると、その結果情報を取得して良否判定を行い、その良否判定値を対応するスキャンラッチＲ１〜Ｒ４に出力する。そして、スキャンチェーンは、スキャンラッチＲ１〜Ｒ４に保持された良否判定値を順次出力する。

ＣＰＵチップ２０における一連の試験処理の後、続いて、試験制御部１１は、ＣＰＵチップ２０から出力された各ＣＰＵ機能ブロックＣ１〜Ｃ４の試験動作結果を表す良否判定値と期待値とを比較し、ＣＰＵチップ２０の試験結果（Ｐａｓｓ／Ｆａｉｌ）を判定する。この例において、期待値は、良判定を示す良否判定値であるものとする。このため、各良否判定値が全て良判定を示す良否判定値の場合の試験結果はＰａｓｓ、ひとつでも否判定を示す良否判定値の場合の試験結果はＦａｉｌと判定される。試験結果がＦａｉｌの場合、試験制御部１１は、否判定を示す良否判定値が出力されたタイミングに対応するパターンアドレス（不良パターンアドレス）を、テスター情報として出力する。

続いて、Ｌｏｇｉｃテスター１０の不良回路特定部１２は、試験結果がＦａｉｌの場合、テスター情報として出力された不良パターンアドレスに基づいて、当該不良パターンアドレスのタイミングに出力された良否判定値に対応するＣＰＵ機能ブロックＣ１〜Ｃ４を特定する。Ｌｏｇｉｃテスター１０における各処理の詳細については、後述する。

図２は、テストパターンＴＰの一例を表す図である。テストパターンＴＰにおいて、入力信号に基づいて、ＣＰＵチップ１０の一連の試験動作が規定される。一連の試験動作とは、前述したとおり、例えば、ＢＩＳＴ回路Ｂ１〜Ｂ４のリセット処理Ｔ１及び初期化処理Ｔ２、ＢＩＳＴ回路Ｂ１〜Ｂ４によるＣＰＵ機能ブロックＣ１〜Ｃ４の試験動作の制御処理Ｔ３、スキャンラッチへの各良否判定値の出力処理Ｔ４、スキャンチェーンによる各良否判定値の出力処理Ｔ５である。

また、テストパターンＴＰには、パターンアドレスに対応して１〜ｎ個の入力信号が規定される。入力信号とは、例えば、ＢＩＳＴ回路Ｂ１〜Ｂ４の試験動作の内容を指示する信号や、試験動作で使用される信号、スキャンチェーンに保持された各良否判定値の出力を指示する信号等である。また、一般的に、試験対象の半導体回路に対して、多数のテストパターンＴＰが用意される。

また、図２のテストパターンＴＰでは、例えば、パターンアドレスに対応して、出力値に加えて出力信号の期待値ＥＸが規定される。同図における期待値ＥＸとは、パターンアドレスに対応する入力信号が入力されたタイミングに、出力端子ＳＯ（図１）から出力される出力信号の期待値である。本実施の形態例では、出力信号の期待値ＥＸとして、例えば、Ｈ値、Ｌ値、無効な出力値を示す×が規定される。Ｈ値は不良判定を示す良否判定値であり、Ｌ値は良判定を示す良否判定値である。

具体的に、図２に例示したテストパターン１の例ＴＰ１では、パターンアドレス１０００のタイミングまでは、出力値の期待値に×が規定されている。一方、パターンアドレス１００１〜１００４に対応する出力値の期待値には、良判定を示すＬ値が規定されている。これは、パターンアドレス１００１〜１００４のタイミングに各ＣＰＵ機能ブロックＣ１〜Ｃ４の良否判定値が出力されることを示す。また、ＣＰＵ機能ブロックＣ１〜Ｃ４の試験結果を示す良否判定値が全てＬ値である場合に試験結果がＰａｓｓ、いずれかの良否判定値がＨ値である場合に試験結果がＦａｉｌとなることを示す。

また、図１で前述したとおり、スキャンチェーンは、ＣＰＵ機能ブロックＣ１からＣＰＵ機能ブロックＣ４にかけて対応する良否判定値を順に出力する。そのため、パターンアドレス１００１のタイミングで出力される出力値は、出力端子ＳＯに最も近いスキャンラッチＲ１に保持されるＣＰＵ機能ブロックＣ１の良否判定値を示す。そして、パターンアドレス１００２のタイミングで出力される出力値は、次に出力端子ＳＯに近いスキャンラッチＲ２に保持されるＣＰＵ機能ブロックＣ２の良否判定値を示す。同様に、パターンアドレス１００３のタイミングで出力される出力値はＣＰＵ機能ブロックＣ３の良否判定値、パターンアドレス１００４のタイミングで出力される出力値はＣＰＵ機能ブロックＣ４の良否判定値を示す。

続いて、Ｌｏｇｉｃテスター１０によるＣＰＵチップ２０の試験処理の流れについて、フローチャート図に基づいて説明する。

図３は、Ｌｏｇｉｃテスター１０の試験処理の流れを表すフローチャート図である。本実施の形態例では、初めに、処理対象のパターンアドレスが０に初期化される（Ｓ１０）。そして、Ｌｏｇｉｃテスター１０は、テストパターンＴＰのパターンアドレス順に、パターンアドレスに対応する入力信号をＣＰＵチップ２０に入力する（Ｓ１１）。そして、Ｌｏｇｉｃテスター１０は、テストパターンＴＰにおいて規定された、パターンアドレスに対応する出力信号の期待値が無効（本実施の形態例では×）であるか否かをチェックする（Ｓ１２）。

パターンアドレスに対応する出力信号の期待値が無効の場合（Ｓ１２のＹＥＳ）、Ｌｏｇｉｃテスター１０は、処理Ｓ１５に遷移し、パターンアドレスがテストパターンＴＰにおける最後のパターンアドレスに達したか否かを判定する（Ｓ１５）。最後のパターンアドレスに達していない場合（Ｓ１５のＮＯ）、Ｌｏｇｉｃテスター１０は、パターンアドレスをインクリメントして（Ｓ１６）、引き続き、インクリメントしたパターンアドレスに対応する入力信号をＣＰＵチップ２０に入力する（Ｓ１１）。一般的に、各ＣＰＵ機能ブロックＣ１〜Ｃ４の良否判定値が各スキャンラッチＲ１〜Ｒ４に保持されるタイミングに対応する所定のパターンアドレスまでは、出力信号の期待値は無効（Ｓ１２のＹＥＳ）に設定され、パターンアドレスが順次インクリメントされＣＰＵチップ２０の試験処理が進められる。

一方、パターンアドレスに対応する出力信号の期待値が無効ではない場合（Ｓ１２のＮＯ）、Ｌｏｇｉｃテスター１０は、ＣＰＵチップ２０から出力された出力値とテストパターンＴＰに規定されたパターンアドレスに対応する期待値とが一致するか否かを判定する（Ｓ１３）。一致しない場合（Ｓ１３のＮＯ）、Ｌｏｇｉｃテスター１０は、テスター情報として、期待値と一致しない出力値が出力されたタイミングのパターンアドレス（不良パターンアドレス）と、出力端子情報（本実施の形態例では、必ず出力端子ＳＯ）とを出力する（Ｓ１４）。一方、ＣＰＵチップ２０から出力された出力値とテストパターンＴＰに規定されたパターンアドレスに対応する期待値とが一致する場合（Ｓ１３のＹＥＳ）、何も出力しない。

Ｓ１３の処理の後、Ｌｏｇｉｃテスター１０は、パターンアドレスがテストパターンＴＰにおける最後のパターンアドレスに達したか否かを判定し（Ｓ１５）、達していない場合（Ｓ１５のＮＯ）、パターンアドレスをインクリメントして（Ｓ１６）、処理Ｓ１１に戻る。

最終的に、パターンアドレスがテストパターンＴＰの最後に達すると（Ｓ１５のＹＥＳ）、Ｌｏｇｉｃテスター１０は、テストパターンＴＰに基づくＣＰＵチップ２０の試験結果がＰａｓｓであるかＦａｉｌであるかを判定する（Ｓ１７）。テストパターンＴＰに基づくＣＰＵチップ２０の試験結果がＦａｉｌの場合（Ｓ１７のＹＥＳ）、即ち、期待値と一致しない出力値が出力された場合、続いて、Ｌｏｇｉｃテスター１０は、テスター情報に基づいて不良のＣＰＵ機能ブロックを特定する（Ｓ１８）。

不良のＣＰＵ機能ブロックが特定された場合（Ｓ１８）、または、試験結果がＰａｓｓの場合（Ｓ１７のＮＯ）、Ｌｏｇｉｃテスター１０は、一連の試験処理を終了する。そして、Ｌｏｇｉｃテスター１０は、別のテストパターンＴＰに基づいてＣＰＵチップ２０の試験を実施する。

続いて、図３のフローチャート図におけるテスター情報に基づく不良のＣＰＵ機能ブロックの特定処理（Ｓ１８）について具体的に説明する。

図４は、ＣＰＵチップ２０からの出力値例ＯＴ１、ＯＴ２、及び、Ｌｏｇｉｃテスター１０が生成するテスター情報Ｌ１の一例を表す図である。同図の上部には、２つのテストパターンＴＰ１、ＴＰ２にそれぞれ基づく出力値例ＯＴ１、ＯＴ２が例示されている。同図の出力値例において、Ｌは良判定を示す出力値、Ｈは不良判定を示す出力値、−は無効な出力値を表す。

図２のテストパターンＴＰ１で前述したとおり、テストパターンＴＰ１ではパターンアドレス１００１〜１００４の各タイミングに対応するＣＰＵ機能ブロックＣ１〜Ｃ４の良否判定値が出力される。同図の出力値例ＯＴ１によると、パターンアドレス１００２のタイミングに不良を示す良否判定値が出力される。このため、テストパターンＴＰ１に基づく試験結果はＦａｉｌと判定され、図４の下図のような、出力端子情報ＳＯと不良パターンアドレス１００２を有するテスター情報Ｌ１が出力される。

続いて、Ｌｏｇｉｃテスター１０の不良回路特定部１２は、テスター情報Ｌ１の不良パターンアドレス１００２に基づいて、不良判定を示す良否判定値が試験結果として出力されたＣＰＵ機能ブロックＣ１〜Ｃ４を特定する。ただし、不良回路特定部１２は、不良パターンアドレスだけでは、不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックを特定することができない。この点について説明する。

例えば、図４におけるテストパターンＴＰ２の出力値例ＯＴ２によると、パターンアドレス１５０５〜１５０８のタイミングに、各ＣＰＵ機能ブロックＣ１〜Ｃ４の良否判定値が出力される。具体的に、パターンアドレス１５０５のタイミングにＣＰＵ機能ブロックＣ１、パターンアドレス１５０６のタイミングにＣＰＵ機能ブロックＣ２の試験結果を表す良否判定値が出力される。パターンアドレス１５０７、１５０８についても同様である。

なお、図４の出力値例ＯＴ２によると、パターンアドレス１５０５〜１５０８のタイミングに出力される良否判定値は全て良判定を示す。このため、テストパターンＴＰ２に基づく試験結果はＰａｓｓとなり、テスター情報は生成されない。

このように、テストパターンＴＰ１、ＴＰ２によって、各ＣＰＵ機能ブロックＣ１〜Ｃ４の良否判定値が出力されるタイミングに対応するパターンアドレスは異なる。つまり、パターンアドレス１００２のタイミングに良否判定値が出力されるＣＰＵ機能ブロックは、テストパターンＴＰ１、ＴＰ２によって異なる。このため、不良回路特定部１２は、不良パターンアドレスから、当該不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックを一意に特定できない。そこで、不良回路特定部１２は、次に例示する対応表をテストパターン毎に参照して、不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックＣ１〜Ｃ４を特定する。

図５は、パターンアドレスと、当該パターンアドレスのタイミングに出力される良否判定値に対応するＣＰＵ機能ブロックＣ１〜Ｃ４との対応関係を表す表ＴＢの一例である。同図のように、対応表ＴＢは、テストパターンＴＰ１、ＴＰ２毎に、パターンアドレスと、当該パターンアドレスに対応するＣＰＵ機能ブロックＣ１〜Ｃ４との対応関係を有する。不良回路特定部１２は、同図の対応表ＴＢを参照して、テストパターンＴＰ１の場合、不良パターンアドレス１００２に基づいて、不良パターンアドレス１００２のタイミングに良否判定値が出力されるＣＰＵ機能ブロック「Ｃ２」を特定する。

しかしながら、この特定処理において、不良パターンアドレスに基づいて図５の対応表ＴＢの参照することによって、Ｌｏｇｉｃテスター１０の稼働環境におけるＣＰＵ負荷が増大すると共に、ＣＰＵチップ２０の試験に要する時間が長くなる。また、ユーザーは、テストパターンＴＰ毎に、図５のような対応表ＴＢを用意しておく必要があり、効率的ではない。

そこで、本実施の形態例における半導体回路（ＣＰＵチップ２０）は、複数の被試験回路（ＣＰＵ機能ブロック）と、試験回路に対応して設けられた複数の第１のラッチ回路（スキャンラッチ）と、第２のラッチ回路（サマリーラッチ）と、接続経路と、複数の内部試験回路（ＢＩＳＴ回路）と、総合判定回路ＣＥとを有する。

また、接続経路は、複数の第１のラッチ回路と第２のラッチ回路とを第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する。そして、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。

内部試験回路は、複数の被試験回路それぞれに設けられ、パターンアドレスに対応して入力信号が規定されたテストパターンＴＰのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する。また、内部試験回路が第１のラッチ回路に良否判定値を出力する時、総合判定回路ＣＥは、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する。

そして、出力値に不良判定を示す値がある場合、初めに出力された不良判定値に対応する第１のパターンアドレスと、２つ目以降に出力された不良判定値に対応する第２のパターンアドレスとの差分値に基づいて、不良判定を示す良否判定値を出力した内部試験回路が特定される。

これにより、半導体回路の試験結果がＦａｉｌの場合、各被試験回路の試験結果を表す良否判定値が出力される前に、半導体回路全体の試験結果が不良であることを表す総合良否判定値が、半導体回路から出力される。また、不良判定を示す良否判定値に対応する不良パターンアドレスに加えて、不良判定を示す総合良否判定値に対応する不良パターンアドレスが出力されることにより、両不良パターンアドレスの差分値に基づいて不良判定を示す良否判定値が出力される被試験回路が容易に特定される。

図６は、本実施の形態例におけるＣＰＵチップ２０と、Ｌｏｇｉｃテスター１０の一例を表す図である。図１のＣＰＵチップ２０と同様にして、本実施の形態例におけるＣＰＵチップ２０は、被試験回路である４つのＣＰＵ機能ブロックＣ１〜Ｃ４を搭載すると共に、各ＣＰＵ機能ブロックにはＢＩＳＴ回路Ｂ１〜Ｂ４がそれぞれ備えられる。そして、本実施の形態例におけるＣＰＵチップ２０は、ＢＩＳＴ回路から出力される良否判定結果を保持するスキャンラッチＲ１〜Ｒ４に加えて、総合良否判定結果値を出力する総合判定回路ＣＥと、当該総合良否判定結果値を保持するサマリーラッチＲＳを有する。

総合判定回路ＣＥは、被試験回路の良否判定値が全て良判定を示す値である場合は良判定を示す値を、ひとつでも不良判定を示す値がある場合は不良判定を示す値を総合良否判定結果値としてサマリーラッチＲＳに出力する。図６において、総合判定回路ＣＥは、全てのＢＩＳＴ回路Ｂ１〜Ｂ４から出力された良否判定値の論理和演算結果をサマリーラッチＲＳに出力する。これにより、各ＢＩＳＴ回路から出力された良否判定値が全て良判定を示すＬ値である場合にはＬ値が、ひとつでも不良判定を示すＨ値がある場合はＨ値が、サマリーラッチＲＳに出力される。つまり、いずれかのＣＰＵ機能ブロックＣ１〜Ｃ４の試験結果が不良判定を示すＨ値だった場合、対応するスキャンラッチＲ１〜Ｒ４に加えて、サマリーラッチＲＳにもＨ値が保持される。

なお、総合判定回路ＣＥはこの例に限定されるものではない。例えば、良判定を示す値がＨ値、不良判定を示す値がＬ値の場合、総合判定回路ＣＥは入力信号の論理積演算値をサマリーラッチＲＳに出力する。これにより、入力された良否判定値が全て良判定を示すＨ値である場合にはＨ値が、ひとつでも不良判定を示すＬ値がある場合はＬ値が、サマリーラッチＲＳに出力される。

また、図６の本実施の形態例のＣＰＵチップ２０において、出力端子ＳＯに近いほうから、サマリーラッチＲＳ、ＣＰＵ機能ブロックＣ１に対応するスキャンラッチＲ１、ＣＰＵ機能ブロックＣ２に対応するスキャンラッチＲ２、ＣＰＵ機能ブロックＣ３に対応するスキャンラッチＲ３、ＣＰＵ機能ブロックＣ４に対応するスキャンラッチＲ４の順に配置される。このため、スキャンチェーンによる各ラッチの値の出力時、サマリーラッチＲＳに保持された値が最初に出力される。

本実施の形態例におけるＣＰＵチップ２０の試験の流れは、図３のフローチャート図と同様である。ただし、本実施の形態例では、テスター情報の内容と、不良パターンアドレスに基づく不良のＣＰＵ機能ブロックＣ１〜Ｃ４の特定処理（Ｓ１８）の内容について相違する。続いて、その相違について述べる。なお、本実施の形態例において、テストパターンＴＰに規定された総合良否判定値（出力値）に対応する期待値は、良判定を示すＬ値であるものする。

図３のフローチャート図で前述したとおり、出力信号が期待値と一致しない場合（Ｓ１３のＮＯ）、Ｌｏｇｉｃテスター１０は、出力端子情報と不良パターンアドレスとを出力する（Ｓ１４）。本実施の形態例において、ＣＰＵチップ２０からは、初めに、サマリーラッチＲＳに保持された総合良否判定値が出力される。そのため、本実施の形態例では、試験結果がＦａｉｌの場合、総合良否判定値が出力されたタイミングのパターンアドレスと、各ＣＰＵ機能ブロックに対応する良否判定値であって不良判定を示す良否判定値が出力されたタイミングのパターンアドレスとが不良パターンアドレスとして出力される。

図７は、本実施の形態例におけるＣＰＵチップ２０からの出力値例ＯＴ１１、ＯＴ１２、及び、Ｌｏｇｉｃテスター１０が生成するテスター情報Ｌ１１の一例を表す図である。同図のテストパターン１出力値例ＯＴ１１のように、本実施の形態例では、パターンアドレス１０００〜１００４のタイミングに有効な出力値が出力されるものとする。具体的に、パターンアドレス１０００のタイミングには総合良否判定値が、パターンアドレス１００１〜１００４のタイミングには、各ＣＰＵ機能ブロックＣ１〜Ｃ４の試験結果を表す良否判定値が順番に出力される。

図７の出力値例ＯＴ１１では、パターンアドレス１０００、１００２のタイミングに不良を示す良否判定値（Ｈ値）が出力される。そこで、本実施の形態例におけるＬｏｇｉｃテスター１０は、図７の下図のように、出力端子情報ＳＯと不良パターンアドレス１０００、１００２を有するテスター情報Ｌ１１を出力する。ここで、初めに出力された不良パターンアドレス１０００は、サマリーラッチＲＳに保持された総合良否判定値が出力されたタイミングのパターンアドレス（以下、サマリー不良パターンアドレス）であり、続く不良パターンアドレス１００２は、スキャンラッチＲ１〜Ｒ４に保持され、不良判定を示す良否判定値が出力されたタイミングのパターンアドレス（以下、個別不良パターンアドレス）である。

本実施の形態例におけるＬｏｇｉｃテスター１０の不良回路特定部１２は、サマリー不良パターンアドレスと、個別不良パターンアドレスとの差分値に基づいて、個別不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックを特定する。続いて、その方法について説明する。

前述したとおり、本実施の形態例におけるスキャンチェーン（図６）では、出力端子ＳＯに近いほうから、サマリーラッチＲＳ、ＣＰＵ機能ブロックＣ１〜Ｃ４に対応するそれぞれのスキャンラッチＲ１〜Ｒ４が配置される。そのため、常に、サマリーラッチＲＳ、スキャンラッチＲ１、スキャンラッチＲ２、スキャンラッチＲ３、スキャンラッチＲ４の順に、保持された値が出力される。このため、サマリーラッチＲＳに保持された値が出力されるタイミングのパターンアドレスと、特定のスキャンラッチＲ１〜Ｒ４に保持された値が出力されるタイミングのパターンアドレスとの差分値は、いずれのテストパターンにおいても同じである。

図８は、サマリー不良パターンアドレスと個別不良パターンアドレスとの差分値と、個別不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックとの対応関係を表す図８０である。このように、パターンアドレスの差分値（同図の例では、１〜４）と、個別不良パターンアドレスに対応するＣＰＵ機能ブロックとの対応関係は、テストパターンＴＰ１、ＴＰ２共に同じである。つまり、個別不良パターンアドレスに対応するＣＰＵ機能ブロックＣ１〜Ｃ４は、パターンアドレスの差分値に基づいてテストパターンにかかわらず一意に特定される。

そこで、不良回路特定部１２は、サマリー不良パターンアドレスと個別不良パターンアドレスの差分値（図８の例では、１〜４）に基づいて、個別不良パターンアドレスのタイミングに良否判定値が出力されるＣＰＵ機能ブロックＣ１〜Ｃ４を特定する。例えば、図７の出力値例ＯＴ１１において、Ｌｏｇｉｃテスター１０は、サマリー不良パターンアドレス１０００と個別不良パターンアドレス１００２との差分値「２」に基づいて、不良のＣＰＵ機能ブロック「Ｃ２」を特定する。

また、図７のテストパターン２の出力値例ＯＴ１２では、パターンアドレス１５０４、１５０６のタイミングに不良判定を示す値が出力される。この場合についても、同様にして、Ｌｏｇｉｃテスター１０は、サマリー不良パターンアドレス１５０４と個別不良パターンアドレス１５０６との差分値「２」に基づいて、不良のＣＰＵ機能ブロック「Ｃ２」を特定することができる。

このように、本実施の形態例におけるＣＰＵチップ２０の試験において、試験結果がＦａｉｌの場合、個別不良パターンアドレスに加えて、サマリー不良パターンアドレスが合わせて出力される。これにより、個別不良パターンアドレスとサマリー不良パターンアドレスの差分値に基づいて、個別不良パターンアドレスに対応するＣＰＵ機能ブロックが容易に特定される。

なお、図７では、４つのＣＰＵ機能ブロックＣ１〜Ｃ４のうちひとつのＣＰＵ機能ブロックについて不良判定を示す良否判定値が出力される場合を例示したが、これに限定されるものではない。複数のＣＰＵ機能ブロックＣ１〜Ｃ４について不良判定を示す良否判定値が出力される場合についても同様である。この場合、サマリー不良パターンアドレスと、複数の個別不良パターンアドレスとそれぞれの差分値に基づいて、不良のＣＰＵ機能ブロックが複数特定される。

このように、本実施の形態例における半導体回路は、複数の被試験回路と、試験回路に対応して設けられた複数のスキャンラッチ（第１のラッチ回路）と、サマリーラッチ（第２のラッチ回路）と、サマリーラッチに保持された値が最初に出力されるように複数のスキャンラッチとサマリーラッチとを接続しスキャンチェーンを構成する接続経路と、複数の内部試験回路と、総合判定回路ＣＥとを有する。

内部試験回路は、複数の被試験回路それぞれに設けられ、テストパターンＴＰのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値をスキャンラッチにそれぞれ出力する。この時、総合判定回路ＣＥは、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値をサマリーラッチに出力する。そして、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、各ラッチに保持された良否判定値を順番に出力値として出力する。

これにより、スキャンチェーンからの出力値に期待値と異なる（不良判定を示す良否判定値）がある場合、即ち、半導体回路の試験結果がＦａｉｌの場合、各被試験回路の試験結果を表す良否判定値が出力される前に、半導体回路の試験結果が不良であることを表す良否判定値が出力される。これにより、初めに出力された良否判定値に基づいて、半導体回路の試験結果が不良であることが検知される。

また、本実施の形態例における半導体回路において、スキャンチェーンからの出力値に不良判定を示す値がある場合、初めに出力された不良判定値に対応するパターンアドレス（サマリー不良パターンアドレス）と、２つ目以降に出力された不良判定値に対応するパターンアドレス（個別不良パターンアドレス）との差分値に基づいて、不良判定を示す良否判定値を出力した内部試験回路が特定される。

つまり、スキャンチェーンからの出力値に不良判定を示す値がある場合（試験結果がＦａｉｌの場合）、サマリーラッチＲＳに保持された総合良否判定値が出力されるタイミングのパターンアドレス（サマリー不良パターンアドレス）に続いて、スキャンラッチＲ１〜Ｒ４に保持され不良判定を示す良否判定値が出力されるタイミングのパターンアドレス（個別不良パターンアドレス）が出力される。サマリー不良パターンアドレスと個別不良パターンアドレスとの差分値と、当該個別不良パターンアドレスに対応する被試験回路との対応関係は、いずれのテストパターンにおいても同じである。従って、差分値に基づいて個別不良パターンアドレスに対応する被試験回路が容易に特定される。

また、これにより、本実施の形態例における半導体回路は、パターンアドレスと当該パターンアドレスのタイミングに出力される良否判定値に対応する被試験回路との対応関係を表す対応表（図５）を不要にする。また、差分値に基づく不良の被試験回路の特定処理では、対応表の参照が不要であることから、ＣＰＵ負荷が抑えられ試験に係る時間も短縮される。このため、本実施の形態例における半導体回路は、被試験回路やテストパターンＴＰの数が多量である場合でも、サマリー不良パターンアドレスと個別不良パターンアドレスの差分値に基づいて不良の被試験回路が特定可能であることにより、効率的な試験を実現可能にする。

以上の実施の形態をまとめると、次の付記のとおりである。

（付記１）
複数の被試験回路と、
前記試験回路に対応して設けられた複数の第１のラッチ回路と、
第２のラッチ回路と、
前記複数の被試験回路それぞれに設けられ、パターンアドレスに対応して入力信号が規定されたテストパターンの前記パターンアドレス順に入力される前記入力信号に基づいて、前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、
前記内部試験回路が前記第１のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第２のラッチ回路に出力する総合判定回路と、
前記複数の第１のラッチ回路と前記第２のラッチ回路とを、前記第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、
前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する半導体回路。

（付記２）
付記１において、
前記出力値に前記不良判定を示す値がある場合、初めに出力された不良判定値に対応する第１のパターンアドレスと、２つ目以降に出力された不良判定値に対応する第２のパターンアドレスとの差分値に基づいて、前記不良判定を示す良否判定値を出力した前記内部試験回路が特定される半導体回路。

（付記３）
付記２において、
前記第１のパターンアドレスは、前記初めに出力された不良判定値が出力されたタイミングのパターンアドレスであり、
前記第２のパターンアドレスは、前記２つ目以降に出力された不良判定値が出力されたタイミングのパターンアドレスである半導体回路。

（付記４）
付記１において、
前記スキャン出力モードを示す前記入力信号は、所定のパターンアドレス以降のパターンアドレスに対応するタイミングに入力される半導体回路。

（付記５）
付記４において、
前記所定のパターンアドレスは、前記テストパターンによって異なる半導体回路。

（付記６）
複数の被試験回路と、
前記試験回路に対応して設けられた複数の第１のラッチ回路と、
第２のラッチ回路と、
前記複数の被試験回路それぞれに設けられ、入力信号に基づいて前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、
前記内部試験回路が前記第１のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第２のラッチ回路に出力する総合判定回路と、
前記複数の第１のラッチ回路と前記第２のラッチ回路とを、前記第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、
前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する半導体回路のテスト方法であって、
パターンアドレスに対応して前記入力信号が規定されたテストパターンの前記パターンアドレス順に、前記入力信号を前記半導体回路に入力し、当該入力信号に基づいて前記半導体回路から出力される出力値を順番に取得し、前記出力値に前記不良判定を示す値がある場合、不良判定値が出力されたタイミングのパターンアドレスを出力する不良パターンアドレス出力工程と、
初めに出力された不良判定値に対応する第１のパターンアドレスと、２つ目以降に出力された不良判定値に対応する第２のパターンアドレスとの差分値に基づいて、前記不良判定を示す良否判定値を出力した前記内部試験回路を特定する不良回路特定工程と、を有するテスト方法。

１０：Ｌｏｇｉｃテスター、２０：半導体回路、Ｃ１〜Ｃ４：ＣＰＵ機能ブロック、Ｂ１〜Ｂ４：ＢＩＳＴ回路、ＣＥ：総合判定回路、Ｒ１〜Ｒ４：スキャンラッチ、ＲＳ：サマリーラッチ

Claims (5)

1. 複数の被試験回路と、
   前記試験回路に対応して設けられた複数の第１のラッチ回路と、
   第２のラッチ回路と、
   前記複数の被試験回路それぞれに設けられ、パターンアドレスに対応して入力信号が規定されたテストパターンの前記パターンアドレス順に入力される前記入力信号に基づいて、前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、
   前記内部試験回路が前記第１のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第２のラッチ回路に出力する総合判定回路と、
   前記複数の第１のラッチ回路と前記第２のラッチ回路とを、前記第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、
   前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する半導体回路。
2. 請求項１において、
   前記出力値に前記不良判定を示す値がある場合、初めに出力された不良判定値に対応する第１のパターンアドレスと、２つ目以降に出力された不良判定値に対応する第２のパターンアドレスとの差分値に基づいて、前記不良判定を示す良否判定値を出力した前記内部試験回路が特定される半導体回路。
3. 請求項２において、
   前記第１のパターンアドレスは、前記初めに出力された不良判定値が出力されたタイミングのパターンアドレスであり、
   前記第２のパターンアドレスは、前記２つ目以降に出力された不良判定値が出力されたタイミングのパターンアドレスである半導体回路。
4. 請求項１において、
   前記スキャン出力モードを示す前記入力信号は、所定のパターンアドレス以降のパターンアドレスに対応するタイミングに入力される半導体回路。
5. 複数の被試験回路と、
   前記試験回路に対応して設けられた複数の第１のラッチ回路と、
   第２のラッチ回路と、
   前記複数の被試験回路それぞれに設けられ、入力信号に基づいて前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、
   前記内部試験回路が前記第１のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第２のラッチ回路に出力する総合判定回路と、
   前記複数の第１のラッチ回路と前記第２のラッチ回路とを、前記第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、
   前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する半導体回路のテスト方法であって、
   パターンアドレスに対応して前記入力信号が規定されたテストパターンの前記パターンアドレス順に、前記入力信号を前記半導体回路に入力し、当該入力信号に基づいて前記半導体回路から出力される出力値を順番に取得し、前記出力値に前記不良判定を示す値がある場合、不良判定値が出力されたタイミングのパターンアドレスを出力する不良パターンアドレス出力工程と、
   初めに出力された不良判定値に対応する第１のパターンアドレスと、２つ目以降に出力された不良判定値に対応する第２のパターンアドレスとの差分値に基づいて、前記不良判定を示す良否判定値を出力した前記内部試験回路を特定する不良回路特定工程と、を有するテスト方法。

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