JP2008089340A - 回路試験装置 - Google Patents
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Abstract
【課題】被検査基板間の接続の動作の試験に要する工数、コストの低減を実現することが可能な回路試験装置を提供する。
【解決手段】制御CPU1は、試験信号を、JTAG規格に対応したSDI端子から分配回路10を介して被検査基板2に入力し、治具3からの信号をSDO端子から入力する。分配回路10は、制御CPU1及び被検査基板2のSDI端子を接続し、制御CPU1のSDO端子と治具3のSDO端子とを接続し、被検査基板2のSDO端子と治具3のSDI端子とを接続している。制御CPU1で発生した試験信号が被検査基板2、治具3を経由して制御CPU1のSDO端子に入力されて一巡する単一ループが形成される。単一ループを用いることにより、市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用することができる。
【選択図】図1
【解決手段】制御CPU1は、試験信号を、JTAG規格に対応したSDI端子から分配回路10を介して被検査基板2に入力し、治具3からの信号をSDO端子から入力する。分配回路10は、制御CPU1及び被検査基板2のSDI端子を接続し、制御CPU1のSDO端子と治具3のSDO端子とを接続し、被検査基板2のSDO端子と治具3のSDI端子とを接続している。制御CPU1で発生した試験信号が被検査基板2、治具3を経由して制御CPU1のSDO端子に入力されて一巡する単一ループが形成される。単一ループを用いることにより、市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用することができる。
【選択図】図1
Description
本発明は、LSI等の回路が実装された基板を試験する回路試験装置に係り、特に、複数の基板間の接続に伴う動作を試験するのに適した回路構成に関するものである。
従来より、LSI(大規模集積回路)が実装された被検査基板が正常に動作するか否かを試験する試験装置では、例えば制御回路がパターン発生回路を制御して一連のテストパターンを発生させ、このテストパターンを被検査基板に入力する。そして、被検査基板からの出力信号は制御回路に入力され、制御回路は出力信号からフェイル情報等の試験結果に関する情報を抽出して、このフェイル情報をフェイル情報記憶回路に格納して試験が行われている(例えば、特許文献1参照。)。
特開平11−83944号公報(図1)
特に、複数の基板間の接続が正常に動作しているか否かを試験する試験装置では、被試験基板と治具(試験用基板)とを接続した状態で、先ず試験装置から被検査基板に対して試験信号を入力し、これを受けて被検査基板と治具との間の接続に伴う動作を行い、その上で被試験基板から出力された信号に基づき、試験装置において被検査基板と治具間の接続が正常に動作しているか否かを判定している。
ところが近年では、このような被検査基板は、1つの基板内のピン数がますます増加してきており、それだけ治具との接続における信号ラインのバス幅が大きくなってきている。この場合、被検査基板と治具との間の接続に伴う動作を試験し、その動作において不具合が発生した箇所を信号ライン上で特定するためには、さまざまなパターンデータを印加し、トライアンドエラーを繰り返して不具合が発生した箇所を絞り込んでいく必要がある。
このようにさまざまなパターンデータを作成し、これらのさまざまなパターンデータにより試験を行うプログラムを作成する作業は膨大であり、作業工数も多大なものとなっている。そのため従来から、試験装置の完成までに時間とコストが増大してきているという問題が生じている。
そこで本発明は、被検査基板と治具との間の接続に伴う動作の試験に要する工数を少なくし、試験装置の開発にかかるコスト低減を実現することを課題としたものである。
以上の課題を解決するために本発明に係る回路試験装置は、基板検査のために標準化された規格(例えばJTAG規格)に対応した端子を用いて基板間を接続し、被検査基板から試験用基板を経由する一巡ループを形成した上で試験信号を印加している。このため従来、回路試験装置に対して被検査基板だけが接続されている回路構成とは異なり、回路試験装置に対して被検査基板と試験用基板とが一巡して接続された状態が出来上がるため、被検査基板と試験用基板との間の信号ラインについても、試験信号を印加した際に不具合箇所の特定が容易となる。
より具体的には、回路試験装置は、所定の試験用基板に接続された被検査基板について、試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、制御部から試験信号を出力するべく予め共通の規格に基づいて形成された第1種の端子と、第1種の端子から出力された試験信号を、被検査基板についても共通の規格に基づいて形成された第1種の端子に入力する入力回路と、試験信号の入力を受けて被検査基板が試験用基板との間の接続を通じて動作を行った結果として出力される信号を、被検査基板について共通の規格に基づいて形成された第2種の端子から取り出し、試験用基板について共通の規格に基づいて形成された第1種の端子に入力する伝送経路と、この伝送経路を通じて試験用基板に入力された信号を、試験用基板について共通の規格に基づいて形成された第2種の端子から取り出し、制御部について共通の規格に基づいて形成された第2種の端子に入力する入力回路とを備えている。
このような構成によれば、制御部から出力経路を経て被検査基板、被検査基板から伝送経路を経て試験用基板、そして試験用基板から入力経路を経て制御部へと、信号が一巡する単一ループを形成することが可能となる。この単一ループを用いることにより、例えば市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用して試験を行うことができるので、それだけ開発作業の工数を少なくすることができ、開発コストを大幅に低下する。また、安価な市販のスキャンソフトウェアを使用することで、それだけ製品としての価格を低く抑えることができる。
上述の回路試験装置において、伝送経路の途中にフリップフロップを備えていてもよい。この場合、被検査基板から出力されて試験用基板に入力される信号のノイズ除去を伝送経路上で行うことができるため、被検査基板と試験用基板との間の物理的な距離が比較的長い場合であっても、ノイズの影響による誤作動等の発生を防止することができる。
本発明の回路試験装置について、具体的にJTAG規格を適用した場合は以下の構成となる。
すなわち回路試験装置は、試験用基板に接続された状態の被検査基板について、試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、制御部から試験信号を出力するSDI端子と、SDI端子から出力された試験信号を被検査基板に設けられたSDI端子に入力する入力回路と、試験信号の入力を受けて被検査基板が試験用基板との間の接続を通じて動作を行った結果として出力される信号を、被検査基板に設けられたSDO端子から取り出し、試験用基板に設けられたSDI端子に入力する伝送経路と、伝送経路を通じて試験用基板に入力された信号を、試験用基板に設けられたSDO端子から取り出し、制御部に設けられたSDO端子に入力する入力回路とを備える。
すなわち回路試験装置は、試験用基板に接続された状態の被検査基板について、試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、制御部から試験信号を出力するSDI端子と、SDI端子から出力された試験信号を被検査基板に設けられたSDI端子に入力する入力回路と、試験信号の入力を受けて被検査基板が試験用基板との間の接続を通じて動作を行った結果として出力される信号を、被検査基板に設けられたSDO端子から取り出し、試験用基板に設けられたSDI端子に入力する伝送経路と、伝送経路を通じて試験用基板に入力された信号を、試験用基板に設けられたSDO端子から取り出し、制御部に設けられたSDO端子に入力する入力回路とを備える。
このような構成によれば、制御部のSDI端子から試験信号を被検査基板のSDI端子に入力し、この試験信号に応じて被検査基板のSDO端子から出力された信号を試験用基板のSDI端子に入力し、そして、試験用基板のSDO端子から取り出した信号を制御部のSDO端子に入力することで、信号が制御部へ一巡する単一ループを形成することが可能となる。
より実用的には、回路試験装置は、制御部にJTAG規格に対応して設けられたTMS端子及びTCK端子の出力信号を、被検査基板及び試験用基板についてそれぞれ設けられたTMS端子及びTCK端子に分配して入力する分配回路をさらに備えてもよい。
本発明の回路試験装置は、その開発工数や製品価格の低減を実現することが可能となる。また、回路試験装置の回路構成には規格に基づく汎用性があるため、既存の基板であっても、規格に対応する端子を有するものであれば、回路構成を改変することなく試験に供することができる。
また、本発明の回路試験装置に適合させるために特殊な回路を必要としないため、今後新たな基板を設計するに際して、設計者は予め共通の規格に沿った設計を行うだけでよいことから、さらに将来的な利便性が高まる。
〔第1実施形態〕
以下、本発明を実施するための最良の形態について図面を用いて詳細に説明する。
図1は、第1実施形態における回路試験装置100の構成を示す説明図である。回路試験装置100には、被試験対象である被検査基板2とともに、試験用の治具3が接続されている。被検査基板2には、JTAG(Joint Test Active Group,IEEE 1149.1)規格対応の各端子が設けられたメモリデバイスやICデバイス等を有したLSIが実装されており、回路試験装置100は被検査基板2に実装されたLSIの動作を試験するためのものである。なおJTAG規格は、LSIの全端子に対して任意に電位の設定を行うことができる共通の規格として公知のものであり、現在では基板検査の標準的な規格となっている。
以下、本発明を実施するための最良の形態について図面を用いて詳細に説明する。
図1は、第1実施形態における回路試験装置100の構成を示す説明図である。回路試験装置100には、被試験対象である被検査基板2とともに、試験用の治具3が接続されている。被検査基板2には、JTAG(Joint Test Active Group,IEEE 1149.1)規格対応の各端子が設けられたメモリデバイスやICデバイス等を有したLSIが実装されており、回路試験装置100は被検査基板2に実装されたLSIの動作を試験するためのものである。なおJTAG規格は、LSIの全端子に対して任意に電位の設定を行うことができる共通の規格として公知のものであり、現在では基板検査の標準的な規格となっている。
治具3にもJTAG規格対応の各端子が設けられたメモリデバイスやICデバイス等を有したLSIが実装されているが、この治具3は、試験において被検査基板2との間で信号のやりとりを行うことにより、被検査基板2との接続に伴う動作を試験するための試験用基板である。
回路試験装置100は、試験プログラムを実行する制御CPU1を備えている。この制御CPU1は、試験プログラムの実行に伴い多数の試験項目の進行を制御するとともに、被検査基板2の動作を試験するための試験信号を所定のタイミングで発生させる。また回路試験装置100は分配回路10を備えており、この分配回路10は、制御CPU1が発生させた試験信号を被検査基板2と治具3とに分配して入力している。
制御CPU1は、図示しないメモリ(ROM)等に記憶された試験用のパターンデータを読み出し、所定のタイミングで試験信号を生成する機能を有する。また制御CPU1は、例えばJTAG規格等のボード検査の標準規格に対応した複数の端子を備えている。制御CPU1は、発生させた試験信号をこれらSDI端子、TMS端子、TCK端子から分配回路10を介して被検査基板2に入力するとともに、治具3から出力された信号をSDO端子から入力する機能を有する。
また制御CPU1は、図示しないメモリ等から期待値及び比較タイミング等のデータを読み出し、これとSDO端子から入力された信号との比較処理等を行う機能を有している。
分配回路10には、制御CPU1と被検査基板2、治具3にそれぞれ設けられたJTAG規格対応の各端子間を接続する配線パターンが形成されている。配線パターンは、先ずSDI端子及びSDO端子については、制御CPU1のSDI端子(第1種の端子)と被検査基板2のSDI端子とを接続し(出力経路)、また、制御CPU1のSDO端子(第2種の端子)と治具3のSDO端子とを接続する(入力経路)構成となっている。また配線パターンの構成は、制御CPU1のTMS端子及びTCK端子に接続されたパターンをそれぞれ分配して、被検査基板2及び治具3のTMS端子、TCK端子に接続するものとなっている。
また分配回路10には、被検査基板2のSDO端子と、治具3のSDI端子とを接続するパターン(伝送経路)が形成されており、このパターン上には、フリップフロップ10aが設けられている。このフリップフロップ10aは、被検査基板2のSDO端子から出力されて治具3のSDI端子に入力される信号のノイズ除去を行う機能を有する。
第1実施形態の回路試験装置100により、被検査基板2に対して治具3との接続4の動作の試験が行われると、制御CPU1で発生させた試験信号は、制御CPU1のSDI端子から出力されて、分配回路10を介して被検査基板2のSDI端子に入力される。
そして、被検査基板2では、SDI端子から入力された試験信号に応じて動作し、その結果発生した信号は、SDO端子から出力され、分配回路10を介して治具3のSDI端子に入力される。この際、伝送される信号は、分配回路10に設けられたフリップフロップ10aを通過し、ここで信号のノイズ除去が行われる。
治具3は、SDI端子から入力された信号に応じて動作を行い、その結果発生した信号は、SDO端子から出力され、分配回路10を介して制御CPU1のSDO端子に入力される。
このように、JTAG規格対応の端子を備えた回路試験装置100では、以上の信号伝送経路が形成されることにより、制御CPU1で発生した試験信号がSDI端子から出力されて、信号が被検査基板2のSDI端子、SDO端子、治具3のSDI端子、SDO端子を経由して制御CPU1のSDO端子に入力されて一巡する単一ループが形成される。このため、制御CPU1において、被検査基板2内での動作だけでなく、被検査基板2と治具3との間の接続4を通じて行われる動作や、この動作を行う上での不具合の発生を制御CPU1にて直接的に把握することが可能となる。
さらに、第1実施形態の回路試験装置100のようにJTAG規格対応の端子を備えていれば、単一のJTAGループを一巡して入力された信号を比較処理することで被検査基板2と治具3との間の接続に伴う動作が正常であるか否かを検査することができ、その際、不具合があれば、実際に信号ライン上の異常箇所を容易に特定することができる。
また、このような単一ループを用いることにより、例えば被検査基板2と治具3との接続関係を表すネットリストを予め用意することにより、市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用して試験を行うことができ、作業の工数を低減させることができる。また、安価な市販のスキャンソフトウェアを使用することにより、コストを低減させることができる。
また第1実施形態の回路試験装置100では、JTAG規格等のボード検査の標準規格に対応した端子により試験を行うため、被検査基板2や治具3に対して特殊な回路を追加する必要がない。したがって、ここで例に挙げた被検査基板2や治具3と同じ回路構成でなくとも、JTAG規格対応の端子を備えた基板や治具であれば、既に設計された基板に対しても第1実施形態の回路試験装置100を適用して試験を行うことができる。このため別途、治具3に対して動作の判定等を行うための回路を設けることが不要となり、工数や作業量の低減を実現して短期間で被検査基板の検査環境を構築することができ、それだけ試験効率を高めることができる。
さらに、被検査基板2のSDO端子から出力されて治具3のSDI端子に入力される信号については、伝送経路上でフリップフロップ10aを通過してノイズ除去が行われるため、被検査基板2と治具3との間の物理的な距離が比較的長い場合であっても、誤作動等の発生を防止することができる。
〔第2実施形態〕
次に、第2実施形態について説明する。なお第2実施形態について、既に第1実施形態で説明した構成と同じものについては同じ符号を付して表し、その重複した説明を省略するものとする。また、第1実施形態と共通する事項についても適宜重複した説明を省略する。
次に、第2実施形態について説明する。なお第2実施形態について、既に第1実施形態で説明した構成と同じものについては同じ符号を付して表し、その重複した説明を省略するものとする。また、第1実施形態と共通する事項についても適宜重複した説明を省略する。
図2は、第2実施形態における回路試験装置200の構成を示す説明図である。第2実施形態の回路試験装置200には、3つの被検査基板2,2a,2bが接続されている。このため第2実施形態では、分配回路10の構成が第1実施形態と異なっている。
制御CPU1は、第1実施形態における制御CPU1とほぼ同様の構成であるが、このような構成の他に、分配回路10内部に設けられたレジスタ11,12,13をそれぞれON/OFF制御するための制御信号を出力する端子14を備えている。
分配回路10は、制御CPU1と被検査基板2,2a,2bに設けられたJTAG規格対応の各端子を接続する配線パターンが形成されている。すなわち配線パターンの構成は、先ず制御CPU1のSDI端子と被検査基板2,2a,2bのSDI端子、そして制御CPU1のSDO端子と被検査基板2bのSDO端子とを接続するものとなっている。また分配回路10は、制御CPU1のTMS端子、TCK端子にそれぞれ接続されるパターンを分配して被検査基板2,2a,2bのTMS端子、TCK端子にそれぞれ接続するものとなっている(詳細は図示されていない)。
制御CPU1のSDI端子と、被検査基板2のSDI端子との間には、AND回路21が設けられている。このAND回路21は、入力側の一方の端子が制御CPU1のSDI端子に接続され、他方の端子が分配回路10の内部に設けられたレジスタ11に接続され、そして出力側の端子がフリップフロップ41を介して被検査基板2に接続されている。
したがって、AND回路21の入力端子に制御CPU1のSDI端子からの試験信号が入力され、かつ、制御CPU1の端子14からの制御信号によりONとなったレジスタ11から信号が入力されると、AND回路21から信号が出力されて被検査基板2のSDI端子に入力されるようになっている。またフリップフロップ41は、AND回路21から出力された信号に対してノイズ除去を行う機能を有する。
制御CPU1のSDI端子と被検査基板2a,2bのSDI端子との間の接続においても同様に、AND回路22,23、レジスタ12,13及びフリップフロップ43,45がそれぞれ設けられている。この場合も同様に、各AND回路22,23の入力端子に制御CPU1のSDI端子からの試験信号が入力され、かつ、制御CPU1の端子14からの制御信号によりONとなったレジスタ12,13から信号が入力されると、AND回路22,23から信号が出力されて被検査基板2a,2bのSDI端子に入力されるようになっている。
また分配回路10には、被検査基板2,2aのSDO端子と被検査基板2a,2bのSDI端子とを接続するパターンが形成されており、被検査基板2のSDO端子と被検査基板2aのSDI端子との間には、セレクタ31及びフリップフロップ42が設けられている。
セレクタ31は、その入力側「1」端子が被検査基板2のSDO端子に、入力側「0」端子が制御CPU1のSDI端子にそれぞれ接続され、そして出力側端子がAND回路22に接続されている。制御CPU1の端子14からの制御信号によりONとなったレジスタ11から信号が入力されると、セレクタ31は出力を「1」端子に切り替え、被検査基板2のSDO端子からの信号をAND回路22に出力する。一方、レジスタ11から信号が入力されないと、セレクタ31は出力を「0」端子に切り替え、制御CPU1のSDI端子からの信号をAND回路22に出力するようになっている。なおフリップフロップ42は、被検査基板2のSDO端子から出力された信号に対してノイズ除去を行う機能を有する。
被検査基板2aのSDO端子と、被検査基板2bのSDI端子との間にも同様にセレクタ32及びフリップフロップ44がそれぞれ設けられ、上記と同様に接続されて構成されている。セレクタ32は、その入力側「1」端子が被検査基板2aのSDO端子に、入力側「0」端子がセレクタ31の出力側端子に接続されており、その出力側端子はAND回路23に接続されている。セレクタ32は、制御CPU1の端子14からの制御信号によりONとなったレジスタ12から信号が入力されると、出力を「1」端子に切り替え、被検査基板2aのSDO端子からの信号をAND回路23に出力する。一方、レジスタ11から信号が入力されないと、セレクタ32は出力を「0」端子に切り替え、制御CPU1のSDI端子からの信号をAND回路23に出力するようになっている。
被検査基板2bのSDO端子と制御CPU1のSDO端子との間には、セレクタ33及びフリップフロップ46がそれぞれ設けられている。セレクタ33は、その入力側「1」端子が被検査基板2bのSDO端子に、入力側「0」端子がセレクタ32の出力側端子に接続され、そして出力側端子が制御CPU1のSDO端子に接続されている。セレクタ33は、制御CPU1の端子14からの制御信号によりONとなったレジスタ13から信号が入力されると、被検査基板2bのSDO端子からの信号を制御CPU1のSDO端子に出力する。一方、セレクタ33は、レジスタ13から信号が入力されないと、制御CPU1のSDI端子からの信号を制御CPU1のSDO端子に出力するようになっている。
被検査基板2,2a,2bは、JTAG規格対応の各端子が設けられたメモリデバイスやICデバイス等の回路を備えた基板であり、各被検査基板2,2a,2b間で相互に信号をやりとりして動作する機能を有する。
第2実施形態の回路試験装置200による試験では、以下の場合分けが行われる。
(1)被検査基板2と被検査基板2aとの接続5の動作の試験を行う場合、制御CPU1の端子14からレジスタ11,12に対してONとする制御信号が入力される。制御CPU1で発生させた試験信号は、制御CPU1のSDI端子から出力され、かつ、レジスタ11がONになったことにより、AND回路21及びフリップフロップ41を介して被検査基板2のSDI端子に入力される。
(1)被検査基板2と被検査基板2aとの接続5の動作の試験を行う場合、制御CPU1の端子14からレジスタ11,12に対してONとする制御信号が入力される。制御CPU1で発生させた試験信号は、制御CPU1のSDI端子から出力され、かつ、レジスタ11がONになったことにより、AND回路21及びフリップフロップ41を介して被検査基板2のSDI端子に入力される。
そして、被検査基板2では、SDI端子から入力された試験信号に応じて動作が行われ、その結果発生した信号は、SDO端子から出力される。出力された信号は、レジスタ11,12がONになったことにより、分配回路10のセレクタ31、フリップフロップ42,43及びAND回路22を介して検査基板2aのSDI端子に入力される。
被検査基板2aでは、SDI端子から入力された試験信号に応じて動作し、動作した結果発生した信号は、SDO端子から出力されて、レジスタ12がONとされて信号が出力され、レジスタ13がOFFとされて信号が出力されないことにより、分配回路10のセレクタ32、33、フリップフロップ44を介して制御CPU1のSDO端子に入力される。この際、分配回路10に設けられたフリップフロップ44を通過し、ここで信号のノイズ除去が行われる。
上記(1)の場合を代表例として考えると、(2)被検査基板2と被検査基板2bとの接続7の動作の試験を行う場合、(3)被検査基板2aと被検査基板2bとの接続6の動作の試験を行う場合には、制御CPU1の端子14からそれぞれレジスタ11,13やレジスタ12,13に対してONとする制御信号が入力され、上記(1)と同様の動作を行うことで試験が行われる。
上記(1)被検査基板2,2a間の接続5の動作の試験を行う際には、制御CPU1で発生した試験信号がSDI端子から出力され、この信号が被検査基板2のSDI端子、SDO端子、被検査基板2aのSDI端子、SDO端子を経由して制御CPU1のSDO端子に入力されて一巡する単一ループ(JTAGループ)が形成される。このため、第1実施形態と同様に、試験信号に応じて動作した被検査基板2,2a間の接続5の動作や、この動作を行う上での不具合の発生等を制御CPU1において容易に把握することが可能となる。
また同様に、被検査基板2、2a間の接続5に関するネットリストを用意しておけば、上記のループを一巡して入力された信号に比較処理等を行うことで、回路上の不具合や異常が発生した箇所を特定しながら被検査基板2,2a間の接続5の動作が正常であるか否かを判定することができる。このような単一ループを用いることにより、市販のスキャンテストウェアを使用して試験を行うことができ、それによって作業の工数を低減させることができる点も第1実施形態と同様である。
また、(2)被検査基板2,2b間の接続7及び(3)被検査基板2a,4間の接続6の動作について試験を行う際には、それぞれ制御CPU1で発生させた試験信号がSDI端子から出力され、その信号が被検査基板2、被検査基板2bを経由して一巡する単一ループと、被検査基板2a、被検査基板2bを経由して一巡する単一ループとがそれぞれ形成されることになるため、上記(1)の場合と同様の効果を得ることができる。
〔その他の実施形態〕
第2実施形態では、レジスタやAND回路、セレクタ等を3つずつ設けて被検査基板2,2a,2bの間の接続の動作を試験しているが、これに限られず、必要に応じてレジスタやAND回路、セレクタ等をそれぞれ複数個用意し、さらに個数を変化させて3つ以上の被検査基板間の接続の動作の試験を行うことも可能である。
第2実施形態では、レジスタやAND回路、セレクタ等を3つずつ設けて被検査基板2,2a,2bの間の接続の動作を試験しているが、これに限られず、必要に応じてレジスタやAND回路、セレクタ等をそれぞれ複数個用意し、さらに個数を変化させて3つ以上の被検査基板間の接続の動作の試験を行うことも可能である。
また、第1,第2実施形態で挙げた分配回路10の構成はあくまで一例であり、その回路構成の一部を変形しても同等の効果を奏する。さらに応用例として、各実施形態の分配回路10をシリアルに接続することでより大規模なシステムを単一ループとして構成し、これを1つの回路試験装置で試験することができる。
1 制御CPU
2,2a,2b 被検査基板
3 治具
4,5,6,7 接続(接続経路)
10 分配回路
10a,41,42,43,44,45,46 フリップフロップ
11,12,13 レジスタ
14 端子
21,22,23 AND回路
31,32,33 セレクタ
100,200 回路試験装置
2,2a,2b 被検査基板
3 治具
4,5,6,7 接続(接続経路)
10 分配回路
10a,41,42,43,44,45,46 フリップフロップ
11,12,13 レジスタ
14 端子
21,22,23 AND回路
31,32,33 セレクタ
100,200 回路試験装置
Claims (5)
- 被検査基板と試験用基板との間の接続に伴う動作を試験するための試験信号を、前記被検査基板が有する第1種の端子に入力するべく共通の規格で構成された第1種の端子と、
前記試験信号に応じて前記被検査基板が有する第2種の端子から出力された信号を、前記試験用基板が有する第1種の端子を経て前記試験用基板に入力し、さらに前記試験用基板が有する第2種の端子から出力された信号を入力するべく共通の規格で構成された第2種の端子とを備えたことを特徴とする回路試験装置。 - 所定の試験用基板に接続された被検査基板について、前記試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、
前記制御部から前記試験信号を出力するべく予め共通の規格に基づいて形成された第1種の端子と、
前記第1種の端子から出力された試験信号を、前記被検査基板についても前記共通の規格に基づいて形成された第1種の端子に入力する入力回路と、
前記試験信号の入力を受けて前記被検査基板が前記試験用基板との間の接続を通じて動作を行った結果として出力される信号を、前記被検査基板について前記共通の規格に基づいて形成された第2種の端子から取り出し、前記試験用基板について前記共通の規格に基づいて形成された第1種の端子に入力する伝送経路と、
前記伝送経路を通じて前記試験用基板に入力された信号を、前記試験用基板について前記共通の規格に基づいて形成された第2種の端子から取り出し、前記制御部について前記共通の規格に基づいて形成された第2種の端子に入力する入力回路と
を備えたことを特徴とする回路試験装置。 - 所定の試験用基板に接続された状態の被検査基板について、前記試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、
前記制御部から前記試験信号を出力するべくJTAG規格に対応して設けられたSDI端子と、
前記SDI端子から出力された試験信号を、前記被検査基板についてJTAG規格に対応して設けられたSDI端子に入力する入力回路と、
前記試験信号の入力を受けて前記被検査基板が前記試験用基板との間の接続を通じて動作を行った結果として出力される信号を、前記被検査基板についてJTAG規格に対応して設けられたSDO端子から取り出し、前記試験用基板についてJTAG規格に対応して設けられたSDI端子に入力する伝送経路と、
前記伝送経路を通じて前記試験用基板に入力された信号を、前記試験用基板についてJTAG規格に対応して設けられたSDO端子から取り出し、前記制御部についてJTAG規格に対応して設けられたSDO端子に入力する入力回路と
を備えたことを特徴とする回路試験装置。 - 前記制御部にJTAG規格に対応して設けられたTMS端子及びTCK端子の出力信号を、前記被検査基板及び前記試験用基板についてそれぞれJTAG規格に対応して設けられたTMS端子及びTCK端子に分配して入力する分配回路をさらに備えたことを特徴とする請求項3に記載の回路試験装置。
- 前記伝送経路の途中に設けられたフリップフロップをさらに備えたことを特徴とする請求項2から4のいずれかに記載の回路試験装置。
Priority Applications (1)
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JP2006268154A JP2008089340A (ja) | 2006-09-29 | 2006-09-29 | 回路試験装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102142911A (zh) * | 2010-08-31 | 2011-08-03 | 华为技术有限公司 | 通信设备和通信测试方法 |
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2006
- 2006-09-29 JP JP2006268154A patent/JP2008089340A/ja active Pending
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