JP2008089340A - 回路試験装置 - Google Patents

Abstract

【課題】被検査基板間の接続の動作の試験に要する工数、コストの低減を実現することが可能な回路試験装置を提供する。
【解決手段】制御ＣＰＵ１は、試験信号を、ＪＴＡＧ規格に対応したＳＤＩ端子から分配回路１０を介して被検査基板２に入力し、治具３からの信号をＳＤＯ端子から入力する。分配回路１０は、制御ＣＰＵ１及び被検査基板２のＳＤＩ端子を接続し、制御ＣＰＵ１のＳＤＯ端子と治具３のＳＤＯ端子とを接続し、被検査基板２のＳＤＯ端子と治具３のＳＤＩ端子とを接続している。制御ＣＰＵ１で発生した試験信号が被検査基板２、治具３を経由して制御ＣＰＵ１のＳＤＯ端子に入力されて一巡する単一ループが形成される。単一ループを用いることにより、市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用することができる。
【選択図】図１

Description

本発明は、ＬＳＩ等の回路が実装された基板を試験する回路試験装置に係り、特に、複数の基板間の接続に伴う動作を試験するのに適した回路構成に関するものである。

従来より、ＬＳＩ（大規模集積回路）が実装された被検査基板が正常に動作するか否かを試験する試験装置では、例えば制御回路がパターン発生回路を制御して一連のテストパターンを発生させ、このテストパターンを被検査基板に入力する。そして、被検査基板からの出力信号は制御回路に入力され、制御回路は出力信号からフェイル情報等の試験結果に関する情報を抽出して、このフェイル情報をフェイル情報記憶回路に格納して試験が行われている（例えば、特許文献１参照。）。
特開平１１−８３９４４号公報（図１）

特に、複数の基板間の接続が正常に動作しているか否かを試験する試験装置では、被試験基板と治具（試験用基板）とを接続した状態で、先ず試験装置から被検査基板に対して試験信号を入力し、これを受けて被検査基板と治具との間の接続に伴う動作を行い、その上で被試験基板から出力された信号に基づき、試験装置において被検査基板と治具間の接続が正常に動作しているか否かを判定している。

ところが近年では、このような被検査基板は、１つの基板内のピン数がますます増加してきており、それだけ治具との接続における信号ラインのバス幅が大きくなってきている。この場合、被検査基板と治具との間の接続に伴う動作を試験し、その動作において不具合が発生した箇所を信号ライン上で特定するためには、さまざまなパターンデータを印加し、トライアンドエラーを繰り返して不具合が発生した箇所を絞り込んでいく必要がある。

このようにさまざまなパターンデータを作成し、これらのさまざまなパターンデータにより試験を行うプログラムを作成する作業は膨大であり、作業工数も多大なものとなっている。そのため従来から、試験装置の完成までに時間とコストが増大してきているという問題が生じている。

そこで本発明は、被検査基板と治具との間の接続に伴う動作の試験に要する工数を少なくし、試験装置の開発にかかるコスト低減を実現することを課題としたものである。

以上の課題を解決するために本発明に係る回路試験装置は、基板検査のために標準化された規格（例えばＪＴＡＧ規格）に対応した端子を用いて基板間を接続し、被検査基板から試験用基板を経由する一巡ループを形成した上で試験信号を印加している。このため従来、回路試験装置に対して被検査基板だけが接続されている回路構成とは異なり、回路試験装置に対して被検査基板と試験用基板とが一巡して接続された状態が出来上がるため、被検査基板と試験用基板との間の信号ラインについても、試験信号を印加した際に不具合箇所の特定が容易となる。

より具体的には、回路試験装置は、所定の試験用基板に接続された被検査基板について、試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、制御部から試験信号を出力するべく予め共通の規格に基づいて形成された第１種の端子と、第１種の端子から出力された試験信号を、被検査基板についても共通の規格に基づいて形成された第１種の端子に入力する入力回路と、試験信号の入力を受けて被検査基板が試験用基板との間の接続を通じて動作を行った結果として出力される信号を、被検査基板について共通の規格に基づいて形成された第２種の端子から取り出し、試験用基板について共通の規格に基づいて形成された第１種の端子に入力する伝送経路と、この伝送経路を通じて試験用基板に入力された信号を、試験用基板について共通の規格に基づいて形成された第２種の端子から取り出し、制御部について共通の規格に基づいて形成された第２種の端子に入力する入力回路とを備えている。

このような構成によれば、制御部から出力経路を経て被検査基板、被検査基板から伝送経路を経て試験用基板、そして試験用基板から入力経路を経て制御部へと、信号が一巡する単一ループを形成することが可能となる。この単一ループを用いることにより、例えば市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用して試験を行うことができるので、それだけ開発作業の工数を少なくすることができ、開発コストを大幅に低下する。また、安価な市販のスキャンソフトウェアを使用することで、それだけ製品としての価格を低く抑えることができる。

上述の回路試験装置において、伝送経路の途中にフリップフロップを備えていてもよい。この場合、被検査基板から出力されて試験用基板に入力される信号のノイズ除去を伝送経路上で行うことができるため、被検査基板と試験用基板との間の物理的な距離が比較的長い場合であっても、ノイズの影響による誤作動等の発生を防止することができる。

本発明の回路試験装置について、具体的にＪＴＡＧ規格を適用した場合は以下の構成となる。
すなわち回路試験装置は、試験用基板に接続された状態の被検査基板について、試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、制御部から試験信号を出力するＳＤＩ端子と、ＳＤＩ端子から出力された試験信号を被検査基板に設けられたＳＤＩ端子に入力する入力回路と、試験信号の入力を受けて被検査基板が試験用基板との間の接続を通じて動作を行った結果として出力される信号を、被検査基板に設けられたＳＤＯ端子から取り出し、試験用基板に設けられたＳＤＩ端子に入力する伝送経路と、伝送経路を通じて試験用基板に入力された信号を、試験用基板に設けられたＳＤＯ端子から取り出し、制御部に設けられたＳＤＯ端子に入力する入力回路とを備える。

このような構成によれば、制御部のＳＤＩ端子から試験信号を被検査基板のＳＤＩ端子に入力し、この試験信号に応じて被検査基板のＳＤＯ端子から出力された信号を試験用基板のＳＤＩ端子に入力し、そして、試験用基板のＳＤＯ端子から取り出した信号を制御部のＳＤＯ端子に入力することで、信号が制御部へ一巡する単一ループを形成することが可能となる。

より実用的には、回路試験装置は、制御部にＪＴＡＧ規格に対応して設けられたＴＭＳ端子及びＴＣＫ端子の出力信号を、被検査基板及び試験用基板についてそれぞれ設けられたＴＭＳ端子及びＴＣＫ端子に分配して入力する分配回路をさらに備えてもよい。

本発明の回路試験装置は、その開発工数や製品価格の低減を実現することが可能となる。また、回路試験装置の回路構成には規格に基づく汎用性があるため、既存の基板であっても、規格に対応する端子を有するものであれば、回路構成を改変することなく試験に供することができる。

また、本発明の回路試験装置に適合させるために特殊な回路を必要としないため、今後新たな基板を設計するに際して、設計者は予め共通の規格に沿った設計を行うだけでよいことから、さらに将来的な利便性が高まる。

〔第１実施形態〕
以下、本発明を実施するための最良の形態について図面を用いて詳細に説明する。
図１は、第１実施形態における回路試験装置１００の構成を示す説明図である。回路試験装置１００には、被試験対象である被検査基板２とともに、試験用の治具３が接続されている。被検査基板２には、ＪＴＡＧ（Joint Test Active Group,IEEE 1149.1）規格対応の各端子が設けられたメモリデバイスやＩＣデバイス等を有したＬＳＩが実装されており、回路試験装置１００は被検査基板２に実装されたＬＳＩの動作を試験するためのものである。なおＪＴＡＧ規格は、ＬＳＩの全端子に対して任意に電位の設定を行うことができる共通の規格として公知のものであり、現在では基板検査の標準的な規格となっている。

治具３にもＪＴＡＧ規格対応の各端子が設けられたメモリデバイスやＩＣデバイス等を有したＬＳＩが実装されているが、この治具３は、試験において被検査基板２との間で信号のやりとりを行うことにより、被検査基板２との接続に伴う動作を試験するための試験用基板である。

回路試験装置１００は、試験プログラムを実行する制御ＣＰＵ１を備えている。この制御ＣＰＵ１は、試験プログラムの実行に伴い多数の試験項目の進行を制御するとともに、被検査基板２の動作を試験するための試験信号を所定のタイミングで発生させる。また回路試験装置１００は分配回路１０を備えており、この分配回路１０は、制御ＣＰＵ１が発生させた試験信号を被検査基板２と治具３とに分配して入力している。

制御ＣＰＵ１は、図示しないメモリ（ＲＯＭ）等に記憶された試験用のパターンデータを読み出し、所定のタイミングで試験信号を生成する機能を有する。また制御ＣＰＵ１は、例えばＪＴＡＧ規格等のボード検査の標準規格に対応した複数の端子を備えている。制御ＣＰＵ１は、発生させた試験信号をこれらＳＤＩ端子、ＴＭＳ端子、ＴＣＫ端子から分配回路１０を介して被検査基板２に入力するとともに、治具３から出力された信号をＳＤＯ端子から入力する機能を有する。

また制御ＣＰＵ１は、図示しないメモリ等から期待値及び比較タイミング等のデータを読み出し、これとＳＤＯ端子から入力された信号との比較処理等を行う機能を有している。

分配回路１０には、制御ＣＰＵ１と被検査基板２、治具３にそれぞれ設けられたＪＴＡＧ規格対応の各端子間を接続する配線パターンが形成されている。配線パターンは、先ずＳＤＩ端子及びＳＤＯ端子については、制御ＣＰＵ１のＳＤＩ端子（第１種の端子）と被検査基板２のＳＤＩ端子とを接続し（出力経路）、また、制御ＣＰＵ１のＳＤＯ端子（第２種の端子）と治具３のＳＤＯ端子とを接続する（入力経路）構成となっている。また配線パターンの構成は、制御ＣＰＵ１のＴＭＳ端子及びＴＣＫ端子に接続されたパターンをそれぞれ分配して、被検査基板２及び治具３のＴＭＳ端子、ＴＣＫ端子に接続するものとなっている。

また分配回路１０には、被検査基板２のＳＤＯ端子と、治具３のＳＤＩ端子とを接続するパターン（伝送経路）が形成されており、このパターン上には、フリップフロップ１０ａが設けられている。このフリップフロップ１０ａは、被検査基板２のＳＤＯ端子から出力されて治具３のＳＤＩ端子に入力される信号のノイズ除去を行う機能を有する。

第１実施形態の回路試験装置１００により、被検査基板２に対して治具３との接続４の動作の試験が行われると、制御ＣＰＵ１で発生させた試験信号は、制御ＣＰＵ１のＳＤＩ端子から出力されて、分配回路１０を介して被検査基板２のＳＤＩ端子に入力される。

そして、被検査基板２では、ＳＤＩ端子から入力された試験信号に応じて動作し、その結果発生した信号は、ＳＤＯ端子から出力され、分配回路１０を介して治具３のＳＤＩ端子に入力される。この際、伝送される信号は、分配回路１０に設けられたフリップフロップ１０ａを通過し、ここで信号のノイズ除去が行われる。

治具３は、ＳＤＩ端子から入力された信号に応じて動作を行い、その結果発生した信号は、ＳＤＯ端子から出力され、分配回路１０を介して制御ＣＰＵ１のＳＤＯ端子に入力される。

このように、ＪＴＡＧ規格対応の端子を備えた回路試験装置１００では、以上の信号伝送経路が形成されることにより、制御ＣＰＵ１で発生した試験信号がＳＤＩ端子から出力されて、信号が被検査基板２のＳＤＩ端子、ＳＤＯ端子、治具３のＳＤＩ端子、ＳＤＯ端子を経由して制御ＣＰＵ１のＳＤＯ端子に入力されて一巡する単一ループが形成される。このため、制御ＣＰＵ１において、被検査基板２内での動作だけでなく、被検査基板２と治具３との間の接続４を通じて行われる動作や、この動作を行う上での不具合の発生を制御ＣＰＵ１にて直接的に把握することが可能となる。

さらに、第１実施形態の回路試験装置１００のようにＪＴＡＧ規格対応の端子を備えていれば、単一のＪＴＡＧループを一巡して入力された信号を比較処理することで被検査基板２と治具３との間の接続に伴う動作が正常であるか否かを検査することができ、その際、不具合があれば、実際に信号ライン上の異常箇所を容易に特定することができる。

また、このような単一ループを用いることにより、例えば被検査基板２と治具３との接続関係を表すネットリストを予め用意することにより、市販のスキャンテストウェアによって作成した試験を行うためのパターンデータを使用して試験を行うことができ、作業の工数を低減させることができる。また、安価な市販のスキャンソフトウェアを使用することにより、コストを低減させることができる。

また第１実施形態の回路試験装置１００では、ＪＴＡＧ規格等のボード検査の標準規格に対応した端子により試験を行うため、被検査基板２や治具３に対して特殊な回路を追加する必要がない。したがって、ここで例に挙げた被検査基板２や治具３と同じ回路構成でなくとも、ＪＴＡＧ規格対応の端子を備えた基板や治具であれば、既に設計された基板に対しても第１実施形態の回路試験装置１００を適用して試験を行うことができる。このため別途、治具３に対して動作の判定等を行うための回路を設けることが不要となり、工数や作業量の低減を実現して短期間で被検査基板の検査環境を構築することができ、それだけ試験効率を高めることができる。

さらに、被検査基板２のＳＤＯ端子から出力されて治具３のＳＤＩ端子に入力される信号については、伝送経路上でフリップフロップ１０ａを通過してノイズ除去が行われるため、被検査基板２と治具３との間の物理的な距離が比較的長い場合であっても、誤作動等の発生を防止することができる。

〔第２実施形態〕
次に、第２実施形態について説明する。なお第２実施形態について、既に第１実施形態で説明した構成と同じものについては同じ符号を付して表し、その重複した説明を省略するものとする。また、第１実施形態と共通する事項についても適宜重複した説明を省略する。

図２は、第２実施形態における回路試験装置２００の構成を示す説明図である。第２実施形態の回路試験装置２００には、３つの被検査基板２，２ａ，２ｂが接続されている。このため第２実施形態では、分配回路１０の構成が第１実施形態と異なっている。

制御ＣＰＵ１は、第１実施形態における制御ＣＰＵ１とほぼ同様の構成であるが、このような構成の他に、分配回路１０内部に設けられたレジスタ１１，１２，１３をそれぞれＯＮ／ＯＦＦ制御するための制御信号を出力する端子１４を備えている。

分配回路１０は、制御ＣＰＵ１と被検査基板２，２ａ，２ｂに設けられたＪＴＡＧ規格対応の各端子を接続する配線パターンが形成されている。すなわち配線パターンの構成は、先ず制御ＣＰＵ１のＳＤＩ端子と被検査基板２，２ａ，２ｂのＳＤＩ端子、そして制御ＣＰＵ１のＳＤＯ端子と被検査基板２ｂのＳＤＯ端子とを接続するものとなっている。また分配回路１０は、制御ＣＰＵ１のＴＭＳ端子、ＴＣＫ端子にそれぞれ接続されるパターンを分配して被検査基板２，２ａ，２ｂのＴＭＳ端子、ＴＣＫ端子にそれぞれ接続するものとなっている（詳細は図示されていない）。

制御ＣＰＵ１のＳＤＩ端子と、被検査基板２のＳＤＩ端子との間には、ＡＮＤ回路２１が設けられている。このＡＮＤ回路２１は、入力側の一方の端子が制御ＣＰＵ１のＳＤＩ端子に接続され、他方の端子が分配回路１０の内部に設けられたレジスタ１１に接続され、そして出力側の端子がフリップフロップ４１を介して被検査基板２に接続されている。

したがって、ＡＮＤ回路２１の入力端子に制御ＣＰＵ１のＳＤＩ端子からの試験信号が入力され、かつ、制御ＣＰＵ１の端子１４からの制御信号によりＯＮとなったレジスタ１１から信号が入力されると、ＡＮＤ回路２１から信号が出力されて被検査基板２のＳＤＩ端子に入力されるようになっている。またフリップフロップ４１は、ＡＮＤ回路２１から出力された信号に対してノイズ除去を行う機能を有する。

制御ＣＰＵ１のＳＤＩ端子と被検査基板２ａ，２ｂのＳＤＩ端子との間の接続においても同様に、ＡＮＤ回路２２，２３、レジスタ１２，１３及びフリップフロップ４３，４５がそれぞれ設けられている。この場合も同様に、各ＡＮＤ回路２２，２３の入力端子に制御ＣＰＵ１のＳＤＩ端子からの試験信号が入力され、かつ、制御ＣＰＵ１の端子１４からの制御信号によりＯＮとなったレジスタ１２，１３から信号が入力されると、ＡＮＤ回路２２，２３から信号が出力されて被検査基板２ａ，２ｂのＳＤＩ端子に入力されるようになっている。

また分配回路１０には、被検査基板２，２ａのＳＤＯ端子と被検査基板２ａ，２ｂのＳＤＩ端子とを接続するパターンが形成されており、被検査基板２のＳＤＯ端子と被検査基板２ａのＳＤＩ端子との間には、セレクタ３１及びフリップフロップ４２が設けられている。

セレクタ３１は、その入力側「１」端子が被検査基板２のＳＤＯ端子に、入力側「０」端子が制御ＣＰＵ１のＳＤＩ端子にそれぞれ接続され、そして出力側端子がＡＮＤ回路２２に接続されている。制御ＣＰＵ１の端子１４からの制御信号によりＯＮとなったレジスタ１１から信号が入力されると、セレクタ３１は出力を「１」端子に切り替え、被検査基板２のＳＤＯ端子からの信号をＡＮＤ回路２２に出力する。一方、レジスタ１１から信号が入力されないと、セレクタ３１は出力を「０」端子に切り替え、制御ＣＰＵ１のＳＤＩ端子からの信号をＡＮＤ回路２２に出力するようになっている。なおフリップフロップ４２は、被検査基板２のＳＤＯ端子から出力された信号に対してノイズ除去を行う機能を有する。

被検査基板２ａのＳＤＯ端子と、被検査基板２ｂのＳＤＩ端子との間にも同様にセレクタ３２及びフリップフロップ４４がそれぞれ設けられ、上記と同様に接続されて構成されている。セレクタ３２は、その入力側「１」端子が被検査基板２ａのＳＤＯ端子に、入力側「０」端子がセレクタ３１の出力側端子に接続されており、その出力側端子はＡＮＤ回路２３に接続されている。セレクタ３２は、制御ＣＰＵ１の端子１４からの制御信号によりＯＮとなったレジスタ１２から信号が入力されると、出力を「１」端子に切り替え、被検査基板２ａのＳＤＯ端子からの信号をＡＮＤ回路２３に出力する。一方、レジスタ１１から信号が入力されないと、セレクタ３２は出力を「０」端子に切り替え、制御ＣＰＵ１のＳＤＩ端子からの信号をＡＮＤ回路２３に出力するようになっている。

被検査基板２ｂのＳＤＯ端子と制御ＣＰＵ１のＳＤＯ端子との間には、セレクタ３３及びフリップフロップ４６がそれぞれ設けられている。セレクタ３３は、その入力側「１」端子が被検査基板２ｂのＳＤＯ端子に、入力側「０」端子がセレクタ３２の出力側端子に接続され、そして出力側端子が制御ＣＰＵ１のＳＤＯ端子に接続されている。セレクタ３３は、制御ＣＰＵ１の端子１４からの制御信号によりＯＮとなったレジスタ１３から信号が入力されると、被検査基板２ｂのＳＤＯ端子からの信号を制御ＣＰＵ１のＳＤＯ端子に出力する。一方、セレクタ３３は、レジスタ１３から信号が入力されないと、制御ＣＰＵ１のＳＤＩ端子からの信号を制御ＣＰＵ１のＳＤＯ端子に出力するようになっている。

被検査基板２，２ａ，２ｂは、ＪＴＡＧ規格対応の各端子が設けられたメモリデバイスやＩＣデバイス等の回路を備えた基板であり、各被検査基板２，２ａ，２ｂ間で相互に信号をやりとりして動作する機能を有する。

第２実施形態の回路試験装置２００による試験では、以下の場合分けが行われる。
（１）被検査基板２と被検査基板２ａとの接続５の動作の試験を行う場合、制御ＣＰＵ１の端子１４からレジスタ１１，１２に対してＯＮとする制御信号が入力される。制御ＣＰＵ１で発生させた試験信号は、制御ＣＰＵ１のＳＤＩ端子から出力され、かつ、レジスタ１１がＯＮになったことにより、ＡＮＤ回路２１及びフリップフロップ４１を介して被検査基板２のＳＤＩ端子に入力される。

そして、被検査基板２では、ＳＤＩ端子から入力された試験信号に応じて動作が行われ、その結果発生した信号は、ＳＤＯ端子から出力される。出力された信号は、レジスタ１１，１２がＯＮになったことにより、分配回路１０のセレクタ３１、フリップフロップ４２，４３及びＡＮＤ回路２２を介して検査基板２ａのＳＤＩ端子に入力される。

被検査基板２ａでは、ＳＤＩ端子から入力された試験信号に応じて動作し、動作した結果発生した信号は、ＳＤＯ端子から出力されて、レジスタ１２がＯＮとされて信号が出力され、レジスタ１３がＯＦＦとされて信号が出力されないことにより、分配回路１０のセレクタ３２、３３、フリップフロップ４４を介して制御ＣＰＵ１のＳＤＯ端子に入力される。この際、分配回路１０に設けられたフリップフロップ４４を通過し、ここで信号のノイズ除去が行われる。

上記（１）の場合を代表例として考えると、（２）被検査基板２と被検査基板２ｂとの接続７の動作の試験を行う場合、（３）被検査基板２ａと被検査基板２ｂとの接続６の動作の試験を行う場合には、制御ＣＰＵ１の端子１４からそれぞれレジスタ１１，１３やレジスタ１２，１３に対してＯＮとする制御信号が入力され、上記（１）と同様の動作を行うことで試験が行われる。

上記（１）被検査基板２，２ａ間の接続５の動作の試験を行う際には、制御ＣＰＵ１で発生した試験信号がＳＤＩ端子から出力され、この信号が被検査基板２のＳＤＩ端子、ＳＤＯ端子、被検査基板２ａのＳＤＩ端子、ＳＤＯ端子を経由して制御ＣＰＵ１のＳＤＯ端子に入力されて一巡する単一ループ（ＪＴＡＧループ）が形成される。このため、第１実施形態と同様に、試験信号に応じて動作した被検査基板２，２ａ間の接続５の動作や、この動作を行う上での不具合の発生等を制御ＣＰＵ１において容易に把握することが可能となる。

また同様に、被検査基板２、２ａ間の接続５に関するネットリストを用意しておけば、上記のループを一巡して入力された信号に比較処理等を行うことで、回路上の不具合や異常が発生した箇所を特定しながら被検査基板２，２ａ間の接続５の動作が正常であるか否かを判定することができる。このような単一ループを用いることにより、市販のスキャンテストウェアを使用して試験を行うことができ、それによって作業の工数を低減させることができる点も第１実施形態と同様である。

また、（２）被検査基板２，２ｂ間の接続７及び（３）被検査基板２ａ，４間の接続６の動作について試験を行う際には、それぞれ制御ＣＰＵ１で発生させた試験信号がＳＤＩ端子から出力され、その信号が被検査基板２、被検査基板２ｂを経由して一巡する単一ループと、被検査基板２ａ、被検査基板２ｂを経由して一巡する単一ループとがそれぞれ形成されることになるため、上記（１）の場合と同様の効果を得ることができる。

〔その他の実施形態〕
第２実施形態では、レジスタやＡＮＤ回路、セレクタ等を３つずつ設けて被検査基板２，２ａ，２ｂの間の接続の動作を試験しているが、これに限られず、必要に応じてレジスタやＡＮＤ回路、セレクタ等をそれぞれ複数個用意し、さらに個数を変化させて３つ以上の被検査基板間の接続の動作の試験を行うことも可能である。

また、第１，第２実施形態で挙げた分配回路１０の構成はあくまで一例であり、その回路構成の一部を変形しても同等の効果を奏する。さらに応用例として、各実施形態の分配回路１０をシリアルに接続することでより大規模なシステムを単一ループとして構成し、これを１つの回路試験装置で試験することができる。

第１実施形態における回路試験装置の構成を示す説明図である。 第２実施形態における回路試験装置の構成を示す説明図である。

符号の説明

１ 制御ＣＰＵ
２，２ａ，２ｂ 被検査基板
３ 治具
４，５，６，７ 接続（接続経路）
１０ 分配回路
１０ａ，４１，４２，４３，４４，４５，４６ フリップフロップ
１１，１２，１３ レジスタ
１４ 端子
２１，２２，２３ ＡＮＤ回路
３１，３２，３３ セレクタ
１００，２００ 回路試験装置

Claims (5)

1. 被検査基板と試験用基板との間の接続に伴う動作を試験するための試験信号を、前記被検査基板が有する第１種の端子に入力するべく共通の規格で構成された第１種の端子と、
   前記試験信号に応じて前記被検査基板が有する第２種の端子から出力された信号を、前記試験用基板が有する第１種の端子を経て前記試験用基板に入力し、さらに前記試験用基板が有する第２種の端子から出力された信号を入力するべく共通の規格で構成された第２種の端子とを備えたことを特徴とする回路試験装置。
2. 所定の試験用基板に接続された被検査基板について、前記試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、
   前記制御部から前記試験信号を出力するべく予め共通の規格に基づいて形成された第１種の端子と、
   前記第１種の端子から出力された試験信号を、前記被検査基板についても前記共通の規格に基づいて形成された第１種の端子に入力する入力回路と、
   前記試験信号の入力を受けて前記被検査基板が前記試験用基板との間の接続を通じて動作を行った結果として出力される信号を、前記被検査基板について前記共通の規格に基づいて形成された第２種の端子から取り出し、前記試験用基板について前記共通の規格に基づいて形成された第１種の端子に入力する伝送経路と、
   前記伝送経路を通じて前記試験用基板に入力された信号を、前記試験用基板について前記共通の規格に基づいて形成された第２種の端子から取り出し、前記制御部について前記共通の規格に基づいて形成された第２種の端子に入力する入力回路と
   を備えたことを特徴とする回路試験装置。
3. 所定の試験用基板に接続された状態の被検査基板について、前記試験用基板との間の接続に伴う動作を試験するための試験信号を生成する制御部と、
   前記制御部から前記試験信号を出力するべくＪＴＡＧ規格に対応して設けられたＳＤＩ端子と、
   前記ＳＤＩ端子から出力された試験信号を、前記被検査基板についてＪＴＡＧ規格に対応して設けられたＳＤＩ端子に入力する入力回路と、
   前記試験信号の入力を受けて前記被検査基板が前記試験用基板との間の接続を通じて動作を行った結果として出力される信号を、前記被検査基板についてＪＴＡＧ規格に対応して設けられたＳＤＯ端子から取り出し、前記試験用基板についてＪＴＡＧ規格に対応して設けられたＳＤＩ端子に入力する伝送経路と、
   前記伝送経路を通じて前記試験用基板に入力された信号を、前記試験用基板についてＪＴＡＧ規格に対応して設けられたＳＤＯ端子から取り出し、前記制御部についてＪＴＡＧ規格に対応して設けられたＳＤＯ端子に入力する入力回路と
   を備えたことを特徴とする回路試験装置。
4. 前記制御部にＪＴＡＧ規格に対応して設けられたＴＭＳ端子及びＴＣＫ端子の出力信号を、前記被検査基板及び前記試験用基板についてそれぞれＪＴＡＧ規格に対応して設けられたＴＭＳ端子及びＴＣＫ端子に分配して入力する分配回路をさらに備えたことを特徴とする請求項３に記載の回路試験装置。
5. 前記伝送経路の途中に設けられたフリップフロップをさらに備えたことを特徴とする請求項２から４のいずれかに記載の回路試験装置。

Images