WO2004092755A1

WO2004092755A1 - 試験装置

Info

Publication number: WO2004092755A1
Application number: PCT/JP2004/004006
Authority: WO
Inventors: Kenichi Fujisaki
Original assignee: Advantest Corporation
Priority date: 2003-04-16
Filing date: 2004-03-24
Publication date: 2004-10-28
Also published as: TW200506403A; JP4241157B2; KR100840814B1; DE112004000676T5; CN100480719C; US20060026482A1; JP2004317317A; KR20050121726A; TWI317816B; CN1774641A; US7337381B2

Abstract

　本発明の試験装置は、被試験デバイスに供給するアドレス信号及び試験信号、並びに試験信号が供給された被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、被試験デバイスが出力した出力信号と期待値信号とを比較して不一致の場合にフェイル信号を発生する論理比較器と、論理比較器が発生したフェイル信号を格納する不良解析メモリとを備える。不良解析メモリは、パターン発生器が発生したアドレス信号の値であるフェイルアドレス値、及び論理比較器が発生したフェイル信号の値であるフェイルデータ値をデータとして順次格納する第１格納部と、第１格納部からフェイルアドレス値及びフェイルデータ値の組み合わせを読み出し、フェイルアドレス値が示すアドレスにフェイルデータ値を格納する第２格納部とを有する。

Description

技術分野

本発明は、試験装置に関する。特に本発明は、被試験デバイスを試験する試験装置に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定明国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願細の記載の一部とする。

特願 2003— 1 1 2 1 24 出願日平成 1 5年 4月 1 6日背景技術

メモリ試験装置は、パターン発生器が発生したァドレス信号及ぴ試験信号を被試験メモリに印加して書き込みを行う。そして、 ¾ ^験メモリから読み出した試験信号を、パターン発生器が試験信号に対応して発生した期待値信号と比較し、比較結果を不良解析メモリに格納する。そして、不良解析メモリに格納された比較結果を解析し、被試験メモリの良否を判定する。

近年、 MP Uの動作周波数の高速化に伴って、 DRAM等の被試験メモリの動作速度も高速化されている。これに対し、従来のメモリ試験装置に使用されている不良解析メモリは、 DRAMに比べてメモリ容量の向上が遅い SRAM で構成されている。そのため、不良解析メモリを複数の S RAMで構成してィンターリーブ動作を行させることによって、被試験メモリと同等の動作速度及ぴメモリ容量の不良解析メモリを実現している。

しかしながら、 DRAM等の被試験メモリの動作速度は、現在も高速化し続けており、複数の SRAMのインターリーブ動作によって、被試験メモリと同等の動作速度を実現するためには、非常に多くの SRAMが必要となってしまう。

例えば、動作周波数 1 25 MH zの被試験メモリの試験を、 4個の S R AMを使用して 4ウェイのインターリーブ動作により実現していたとすると、動作周波数 1 G H zの試験メモリの試験を実現するためには、 3 2個の S R AMを使用して 3 2 ウェイのインターリーブ動作をさせなければならない。また一般的に、 S R AM 1 個当りのメモリ容量は、 D R AM I個当りのメモリ容量の l Z l 6〜1 / 8であるので、動作周波数 1 G H zの試験メモリの試験を実現するためには、最低でも 2 5 6個の S R AMが必要となる。

さらに、メモリ試験装置では、多数個の被試験メモリの試験を同時に行ってテストコストを低減させることが常識であり、 1 2 8個の被試験メモリを同時に試験することが広く行われている。したがって、被試験メモリ 1個に対して 2 5 6個の S R AMを必要とする場合、 1 2 8個の被試験デバイスを同時に試験する場合には 3 2 7 6 8個の S R AMが必要となってしまう。そのため、周辺回路を含めると不良解析メモリだけで非常に大型で高価な装置になってしまうという問題がある。そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。発明の開示

このような目的を達成するために、本発明の形態によれば、被試験デバイスを試験する試験装置であって、被試験デバイスに供給するアドレス信号及ぴ試験信号並びに試験信号が供給された被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、試験信号に応じて被試験デバイスが出力した出力信号と期待値信号とを比較し、出力信号と期待値信号とが不一致の場合にフィル信号を発生する論理比較器と、パターン発生器が発生したァドレス信号が示すアドレス領域に、論理比較器が発生したフェイル信号を格納する不良解析メモリとを備え、不良解析メモリは、パターン発生器が発生したァドレス信号の値であるフヱイルァドレス値、及び論理比較器が発生したフェイル信号の値であるフェイルデータ値を 1組のデータとして順次異なるアドレス領域に格納する第 1格納部と、第 1格納部からフェイルァドレス値及ぴフェイルデータ値の組み合わせを読み出し、フェイルァドレス値が示すァドレス領域にフェイルデータ値を格納する第 2格納部とを有する。

不良解析メモリは、複数の第 1格納部を有し、複数の第 1格納部は、インターリープ動作により、パターン発生器が発生したァドレス信号の値であるフェイルァドレス値、及ぴ論理比較器が発生したフェイル信号の値であるフェイルデータ値を 1 組のデータとして順次異なるァドレス領域に格納してもよい。

第 2格納部は、第 1格納部から読み出したフェイルァドレス値が示すァドレス領域に保持しているデータを読み出し、当該データと第 1格納部から読み出したフエィルデータ値との論理和を、第 1格納部から読み出したフェイルァドレス値が示すァドレス領域に格納してもよい。

不良解析メモリは、第 1格納部が格納したフェイルデータ値の個数である格納個数、又は第 2格納部が第 1格納部から読み出して格納したフィルデータ値の個数である読出個数を計数するデータ計数部と、データ計数部が計数した格納個数を保持するデータ数保持部と、データ数保持部が格納個数を保持し、データ計数部を初期化した後に、データ数保持部が保持している格納個数とデータ計数部が計数している読出個数とを比較し、格納個数と読出個数とがー致した場合に、第 2格納部が第 1格納部からフェイルデータ値を読み出す処理を停止させるための停止信号を発生する停止信号発生部とをさらに有してもよい。

第 1格納部が格納するフェイルデータ値の個数である格納個数を計数するデータ計数部と、第 1格納部が格納すべきフェイルデータ値の個数である要格納個数を保持するデータ数保持部と、データ計数部が計数している格納個数とデータ数保持部が保持している要格納個数とを比較し、格納個数と要格納個数とがー致した場合に、第 1格納部がフェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部とをさらに有し、データ数保持部が、第 1格納部が格納できるフェイルデータ値の個数である格納可能個数より大きい要格納個数を保持した状態で被試験デバィスの試験を行うことによって、第 1格納部は、格納可能個数のフィルデータ値を格納した後、格納可能個数を超える前に取得して格納したフェイルデータ値に上書きして、格納可能個数を超えた後に取得したフェイルデータ値を格納し、第 2格納部は、第 1格納部が格納しているフェイルデータ値を読み出して格納し、その後、データ数保持部が、格納可能個数以下の個数を要格納個数として保持した状態で^験デバイスの試験を再度行うことによって、第 1格納部は、要格納個数のフェイルデータ値をさらに格納し、第 2格納部は、第 1格納部が格納しているフェイルデータ値をさらに読み出して格納してもよい。

被試験デバィスの試験にぉレ、て発生したフヱイルデータ値の個数である発生個数を計数する第 1データ計数部と、第 1格納部が格納できるフェイルデータ値の個数である格納可能個数で、第 1データ計数部が計数した発生個数を除することにより、被試験デパイスの試験において発生したフェイルデータ値の全てを第 2格納部が格納するために必要な試験回数を算出する試験回数算出部と、第 1格納部が格納すベきフィルデータ値の個数である要格納個数を保持するデータ保持部と、第 1格納部が格納するフェイルデータ値の個数である格納個数を計数する第 2データ計数部と、データ数保持部が保持している要格納個数と第 2データ計数部が計数している格納個数とを比較し、要格納個数と格納個数とがー致した場合に、第 1格納部がフエイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部とをさらに有し、データ数保持部が、格納可能個数を要格納個数として保持した状態で被試験デバィスの試験を行うことによって、第 1格納部は、格納可能個数のフェイルデータを格納し、第 2格納部は、第 1格納部が格納しているフェイルデ一タ値を読み出して格納し、その後、データ数保持部が、格納可能個数の 2倍を要格納個数として保持した状態で被試験デバイスの試験を再度行うことによって、第 1格納部は、格納可能個数のフェイルデータ値を格納した後、さらに格納可能個数のフェイルデータ値を上書きして格納し、第 2格納部は、第 1格納部が格納しているフェイルデータ値を読み出して格納し、その後、データ数保持部が保持する要格納個数を格納可能個数づっ増加させつつ、格納可能個数に試験回数を乗じた個数になるまで被試験デバィスの試験を繰り返し行いながら、第 2格納部は、第 1格納部が格納しているフェイルデータ値を繰り返し読み出して格納し、被試験デパイスの試験において発生したフェイルデータ値の全てを格納してもよい。

第 2格納部は、第 1格納部がフイルデータ値を順次格納するのと並行して初期化されてもよい。第 1格納部がフェイルデータ値を順次格納しているときに、第 2 格納部が格納しているフェイルデータ値を読み出して解析する解析装置をさらに備えてもよレヽ。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。図面の簡単な説明

図 1は、試験装置 1 0の構成の一例を示す。

図 2は、不良解析メモリ 1 0 8の構成の第 1の例を示す。

図 3は、不良解析メモリ 1 0 8の構成の第 2の例を示す。

図 4は、ァドレス発生部 2 0 2の構成の第 1の例を示す。

図 5は、ァドレス発生部 2 0 2の構成の第 2の例を示す。発明を実施するための最良の形態

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図 1は、本発明の一実施形態に係る試験装置 1 0の構成の一例を示す。試験装置 1 0は、タイミング発生器 1 0 0、パターン発生器 1 0 2、波形整形器 1 0 4論理比較器 1 0 6、不良解析メモリ 1 0 8、及び解析装置 1 1 0を備える。試験装置 1 0は、被試験デバィス 2 0に試験信号を印加することにより試験を行う。被試験デバイス 2 0は、例えば D R AM系のメモリ等の被試験メモリである。パターン発生器 1 0 2は、タイミング発生器 1 0 0が発生する基準クロックに応じて、被試験デバイス 2 0に供給するアドレス信号、並びにデータ信号及ぴ制御信号を含む試験信号を発生する。また、パターン発生器 1 0 2は、試験信号が供給された被試験デバイス 2 0が、供給された試驗信号に対応して出力すべき期待値信号を発生する。パターン発生器 1 0 2は、アドレス信号及び試験信号を波形整形器 1 0 4に供給し、ァドレス信号を不良解析メモリ 1 0 8に供給し、期待値信号を論理比較器 1 0 6に供給する。波形整形器 1 0 4は、パターン発生器 1 0 2から受け取ったアドレス信号及ぴ試験信号を整形し、被試験デバイス 2 0に供給する。

論理比較器 1 0 6は、波形整形器 1 0 4から供給された試験信号に応じて被試験デバイス 2 0が出力した出力信号と、パターン発生器 1 0 2から受け取つた期待値信号とを比較し、被試験デバイス 2 0の良否を判定する。そして、論理比較器 1 0 6は、被試験デバイス 2 0が出力した出力信号と、パターン発生器 1 0 2から受け取った期待値信号とが不一致の場合に、フェイル信号を発生する。そして、論理比較器 1 0 6は、フェイル信号を不良解析メモリ 1 0 8に供給する。不良解析メモリは、パターン発生器 1 0 2が発生したアドレス信号を受け取り、アドレス信号が示すアドレス領域に、論理比較器 1 0 6が発生しこフェイル信号を格納する。

解析装置 1 1 0は、例えばワークステーションであり、被試験デバィス 2 0の試験終了後、不良解析メモリに格納されたフェイル信号を読み出して、不良のメモリセルの特定、不良のメモリセルの分布等を求め、不良原因の解析を行う。そして、解析結果をメモリ製造プロセスにフィードパックして歩留りの向上を図る。図 2は、本実施形態に係る不良解析メモリ 1 0 8の構成の第 1の例を示す。本例に係る不良解析メモリ 1 0 8は、了ドレスフォーマッタ 2 0 0、了ドレス発生部 2 0 2、ライトコントローラ 2 0 4、第 1格納部 2 0 6、及ぴ第 2格納部 2 0 8を有する。ァドレスフォーマッタ 2 0 0は、パターン発生器 1 0 2力、らァドレス信号を受け取り、第 1格納部 2 0 6に供給する。アドレス信号は、ロウアドレス及びコラムァドレスを含む。ライトコントローラ 2 0 4は、論理比較器 1 0 6からフェイル信号を受け取った場合に、ァドレス発生部 2 0 2に対する I N C命令、及び第 1格納部 2 0 6に対する書き込み命令を出力する。了ドレス発生部 2 0 2は、ライトコントローラ 2 0 4からの I N C命令に従って、アドレスをインクリメントしつつ第 1格納部 2 0 6に供給する。

第 1格納部 2 0 6は、被試験デバイス 2 0の試験中、一時的にフェイル信号を保持するメモリであり、パターン発生器 1 0 2が発生したァドレス信号の値であるフエイルァドレス値、及ぴ論理比較器 1 0 6が発生したフェイル信号の値であるフエィルデータ値を 1組のデータとして、了ドレス発生部 2 0 2が発生したァドレスに基づいて、順次異なるアドレス領域に格納する。

第 1格納部 2 0 6の動作速度、即ち例えばデータを格納する速度は、被試験デバイス 2 0の動作速度、即ち例えばデータを格納する速度と同等であることが好ましい。また、第 1格納部 2 0 6のメモリ容量は、被試験デパイス 2 0のメモリ容量より小さくてもよい。

第 2格納部 2 0 8は、被試験デバィス 2 0の試験後、第 1格納部 2 0 6からフエィル信号を読み出して保持する S R AM等のメモリであり、第 1格納部 2 0 6からフェイルァドレス値及びフェイルデータ値の組み合わせを読み出し、フェイルァドレス値が示すアドレス領域にフェイルデータ値を格納する。具体的には、第 2格納部 2 0 8は、第 1格納部 2 0 6から読み出したフェイルァドレス値が示すァドレス領域に保持しているデータを読み出し、当該データと第 1格納部 2 0 6から読み出したフェイルデータ値との論理和を、第 1格納部 2 0 6から読み出したフェイルァドレス値が示すァドレス領域に格納する。即ち、第 2格納部 2 0 8は、リード ·モディフアイ ·ライト動作によりフヱイルデータ値を書き込む。

第 2格納部 2 0 8の動作速度は、被試験デバィス 2 0の動作速度よりも遅くてもよい。また、第 2格納部 2 0 8の動作速度は、第 1格納部 2 0 6の動作速度よりも遅くてもよい。また、第 2格納部 2 0 8のメモリ容量は、第 1格納部 2 0 6のメモリ容量より大きく、被試験デバイス 2 0のメモリ容量と同等であることが好ましい。このように、フェイルァドレス値及びフェイルデータ値を試験に追従して順次格納していく第 1格納部 2 0 6と、試験が終了してから第 1格納部 2 0 6からフェイルデータ値を読み出して格納していく第 2格納部 2 0 8とによって不良解析メモリ 1 0 8を構成することにより、試験装置 1 0を効率的に作動させることができる。即ち、第 1格納部 2 0 6がフェイルデータ値を順次格納するのと並行して、第 2格納部 2 0 8を初期化させることができる。また、第 1格納部 2 0 6がフェイルデータ値を順次格納するのと並行して、解析装置 1 1 0は、第 2格納部 2 0 8からフヱィルデータ値を読み出して解析することができる。また、第 2格納部 2 0 8は、従来技術による不良解析メモリと同一の状態でフェイルデータ値を格納しているため、解析装置 1 1 0は、従来技術の同一ソフトウエア等により被試験デバィス 2 0の解析を行うことができる。図 3は、本実施形態に係る不良解析メモリ 1 0 8の構成の第 2の例を示す。本例に係る不良解析メモリ 1 0 8は、アドレスフォーマッタ 2 0 0、複数のアドレス発生部 2 0 2 a及ぴ 2 0 2 b , ライトコントローラ 2 0 4、複数の第 1格納部 2 0 6 a及び 2 0 6 b、第 2格納部 2 0 8、並びにマルチプレクサ 2 1 0を有する。以下に説明する部分を除き、本例に係る不良解析メモリ 1 0 8の構成及び動作は、図 2 に示した第 1の例に係る不良解析メモリ 1 0 8の構成及ぴ動作と同一であるので説明を一部省略する。なお、ァドレス発生部 2 0 2 a及ぴ 2 0 2 bは、了ドレス発生部 2 0 2と同一の機能を有し、第 1格納部 2 0 6 a及び 2 0 6 bは第 1格納部 2 0 6と同一の機能を有する。

ァドレスフォーマッタ 2 0 0は、パターン発生器 1 0 2からァドレス信号を受け取り、第 1格納部 2 0 6 a及ぴ 2 0 6 bに供給する。ライトコントローラ 1 0 4は、論理比較器 1 0 6からフェイル信号を受け取った場合に、了ドレス発生部 2 0 2 a 及び 2 0 2 bに対する I N C命令、第 1格納部 2 0 6 a又は 2 0 6 bに対する書き込み命令、及びマルチプレクサ 2 1 0に対する選択命令を出力する。アドレス発生部 2 0 2 aは、ライトコントローラ 2 0 4からの I N C命令に従って、第 1格納部 2 0 6 aに供給するァドレスを計数して出力する。了ドレス発生部 2 0 2 bは、ラィトコントローラ 2 0 4からの I N C命令に従って、第 1格納部 2 0 6 aに供給するァドレスを計数して出力する。

複数の第 1格納部 2 0 6 a及び 2 0 6 bは、インターリーブ動作により、フェイルァドレス値及ぴフェイルデータ値を 1組のデータとして、了ドレス発生部 2 0 2 a又は 2 0 2 bが発生したァドレスに基づいて、順次異なるァドレス領域に格納する。具体的には、複数の第 1格納部 2 0 6 a及び 2 0 6 bは、ライトコントローラ 2 0 4の制御に基づいて、順番に、フェイルアドレス値及びフェイルデータ値を格納する。マルチプレクサ 2 1 0は、ライトコントローラ 2 0 4の選択命令に従って、第 1格納部 2 0 6 a又は 2 0 6 bからフェイルアドレス値及ぴフェイルデータ値の組み合わせを読み出して、第 2格納部 2 0 8に供給する。

また他の例においては、まず、第 1格納部 2 0 6 aがフェイルァドレス値及ぴフエイルデータ値を順次保持していく。そして、第 1格納部 2 0 6 aのメモリ残量が所定の大きさ以下になった場合、ライトコントローラ 2 0 4は、第 1格納部 2 0 6 aに代えて第 1格納部 2 0 6 bがフェイルァドレス値及ぴフェイルデータ値を保持するように制御し、第 1格納部 2 0 6 bがフヱイルアドレス値及ぴフヱイルデータ値を順次保持していく。第 2格納部 2 0 8は、書き込み動作が第 1格納部 2 0 6 a から第 1格納部 2 0 6 bに移行し、第 1格納部 2 0 6 bがフェイルァドレス値及ぴフェイルデータ値を格納しているときに、第 1格納部 2 0 6 aからデータを読み出して格納してもよい。これにより、被試験デバィス 2 0の試験終了後の第 1格納部 2 0 6 a及び 2 0 6から第 2格納部 2 0 8へのデータ格納に要する時間を低減することができる。図 4は、本実施形態に係るァドレス発生部 2 0 2の構成の第 1の例を示す。本例に係るァドレス発生部 2 0 2は、データ計数部 3 0 0、データ数保持部 3 0 2、及ぴ停止信号発生部 3 0 4を有する。

データ計数部 3 0 0は、第 1格納部 2 0 6が格納したフェイルデータ値の個数である格納個数を計数しながら第 1格納部 2 0 6のアドレスを指定し、第 1格納部 2 0 6にフェイルデータ値を書き込ませる。そして、被試験デバイス 2 0の試験が終了した後、データ保持部 3 0 2は、被試験デパイス 2 0の試験においてデータ計数部 3 0 0が計数した格納個数を受け取って保持する。

次に、データ計数部 3 0 0が初期化された後、第 1格納部 2 0 6が保持しているフェイルデータ値を第 2格納部 2 0 8が読み出して格納する場合に、データ計数部 3 0 0は、第 2格納部 2 0 8が第 1格納部 2 0 6から読み出して格納したフェイルデータ値の読出個数を計数しながら第 1格納部 2 0 6のアドレスを指定し、第 1格納部 2 0 6にフェイルデータ値を出力させる。停止信号発生部 3 0 4は、データ保持部 3 0 0が保持している格納個数と、データ計数部 3 0 0が計数している読出個数とを比較する。そして、停止信号発生部 3 0 4は、格納個数と読出個数とがー致した場合に、第 2格納部 2 0 8が第 1格納部 2 0 6からフェイルデータ値を読み出す処理を停止させるための停止信号を発生し、データ計数部 3 0 0に供給する。データ計数部 3 0 0は、停止信号発生部 3 0 4が発生した停止信号を受け取ると、読出個数の計数、即ち第 1格納部 2 0 6に対するアドレスの計数を停止する。これにより、第 2格納部 2 0 8による第 1格納部 2 0 6からのフェイルデータ値の読み出しが停止される。したがって、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納したフェイルデータ値のみを読み出して書き込むことができ、余分な読み出し及ぴ書き込み動作を省略することができ、被試験デバイス 2 0の試験終了後の第 1格納部 2 0 6 a及び 2 0 6から第 2格納部 2 0 8へのデータ格納に要する時間を低減することができる。

また他の例においては、データ保持部 3 0 2は、第 1格納部 2 0 6が格納すべきフェイルデータ値の個数である要格納個数を保持してもよい。そして、データ計数部 3 0 0は、第 1格納部 2 0 6が格納したフェイルデータ値の格納個数を計数しながら第 1格納部 2 0 6のァドレスを指定し、第 1格納部 2 0 6にフェイルデータ値を書き込ませる。停止信号発生部 3 0 4は、データ保持部 3 0 0が保持している要格納個数と、データ計数部 3 0 0が計数している格納個数とを比較する。そして、停止信号発生部 3 0 4は、要格納個数と格納個数とがー致した場合に、第 1格納部 2 0 6がフェイルデータ値を書き込む処理を停止させるための停止信号を発生し、データ計数部 3 0 0に供給する。データ計数部 3 0 0は、停止信号発生部 3 0 4が発生した停止信号を受け取ると、格納個数の計数、即ち第 1格納部 2 0 6に対する了ドレスの計数を停止する。これにより、第 1格納部 2 0 6によるフェイルデータ値の書き込みが停止される。

データ数保持部 3 0 2力 S、第 1格納部 2 0 6が格納できるフェイルデータ値の個数である格納可能個数より大きい要格納個数を保持した状態で被試験デバイス 2 0 の試験を行う。これによつて、第 1格納部 2 0 6は、格納可能個数のフェイルデータ値を格納した後、格納可能個数を超える前に取得して格納したフェイルデータ値に上書きして、格納可能個数を超えた後に取得したフェイルデータ値を格納する。そして、被試験デパイス 2 0の試験が終了した後、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値を読出して格納する。

ここで、第 1格納部 2 0 6には上書きされたフェイルデータ値が格納されているため、第 2格納部 2 0 8は、上書きされる前に第 1格納部 2 0 6が格納していた部分のフェイルデータ値を取得できない。そこで、データ数保持部 3 0 2が、格納可能個数以下、上書きされたフェイルデータ値の個数以上の個数を要可能個数として保持した状態で被試験デバイス 2 0の試験を再度行う。これによつて、第 1格納部 2 0 6は、要格納個数のフェイルデータ値をさらに格納する。そして、被試験デバイス 2 0の試験が再度終了した後、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値をさらに読出して格納する。このような方法により、第 1格納部 2 0 6が格納できるフェイルデータ値以上のデータを容易に取得することができる。図 5は、本実施形態に係るァドレス発生部 2 0 2の構成の第 2の例を示す。本例に係るァドレス発生部 2 0 2は、データ計数部 3 0 0 a及び 3 0 0 b、データ数保持部 3 0 2、並びに停止信号発生部 3 0 4を有する。

データ計数部 3 0 0 aは、被試験デバイス 2 0の試験において発生したフェイルデータ値の個数である発生個数を計数して解析装置 1 1 0に供給する。解析装置 1 1 0は、本発明の試験回数算出部の一例であり、第 1格納部 2 0 6が格納できるフ -ィルデータ値の個数である格納可能個数で、データ計数部 3 0 0 aが計数した発生個数を除することにより、被試験デバイス 2 0の試験において発生したフェイルデータ値の全てを第 2格納部 2 0 8が格納するために必要な被試験デバイス 2 0の試験回数を算出する。

データ保持部 3 0 2は、第 1格納部 2 0 6が格納できるフェイルデータ値の個数である格納可能個数を要格納個数として保持した状態で被試験デバイス 2 0の試験を行う。データ計数部 3 0 0 bは、第 1格納部 2 0 6が格納したフェイルデータ値の格納個数を計数しながら第 1格納部 2 0 6のァドレスを指定し、第 1格納部 2 0 6にフェイルデータ値を書き込ませる。停止信号発生部 3 0 4は、データ保持部 3 0 2が保持している要格納個数と、データ計数部 3 0 0 bが計数している格納個数とを比較する。そして、停止信号発生部 3 0 4は、要格納個数と格納個数とがー致した場合に、第 1格納部 2 0 6がフェイルデータ値を書き込む処理を停止させるための停止信号を発生し、データ計数部 3 0 0 bに供給する。データ計数部 3 0 0 b は、停止信号発生部 3 0 4が発生した停止信号を受け取ると、格納個数の計数、即ち第 1格納部 2 0 6に対するアドレスの計数を停止する。これにより、第 1格納部 2 0 6によるフェイルデータ値の書き込みが停止される。以上の動作によって、第 1格納部 2 0 6は、格納可能個数のフェイルデータ値を格納する。そして、被試験デバイス 2 0の試験が終了した後、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納している格納可能個数のフェイルデータ値を読出して格納する。

次に、データ保持部 3 0 2は、第 1格納部 2 0 6が格納できるフェイルデータ値の個数である格納可能個数の 2倍を要格納個数として保持した状態で被試験デバィス 2 0の試験を行う。これによつて、第 1格納部 2 0 6は、格納可能個数のフェイルデータ値を格納した後、さらに格納可能個数のフェイルデータ値を上書きして格納する。そして、被試験デバィス 2 0の試験が終了した後、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納している格納可能個数のフェイルデータ値を読出して格納する。

その後、データ数保持部 3 0 2が保持する要格納個数を格納可能個数づっ増加させつつ、格納可能個数に解析装置 1 1 0が算出した試験回数を乗じた個数になるまで被試験デバィス 2 0の試験を繰り返し行いながら、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値を格納可能個数づっ繰り返し読み出して格納する。そして、第 2格納部 2 0 8は、被試験デバイス 2 0の試験において発生したフェイルデータ値の全てを格納する。このような方法により、第 1格納部 2 0 6が格納できるフェイルデータ値が小さレ、場合であっても、被試験デバィス 2 0 の試験にお！/、て発生したフェイルデータ値の全て取得することができる。

本例においては、データ数保持部 3 0 2が保持する要格納個数を格納可能個数づつ増加させつつ、被試験デパイス 2 0の試験を繰り返し行いながら、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値を格納可能個数づっ繰り返し読み出して格納したが、他の例においては、データ数保持部 3 0 2が保持する要格納個数を格納可能個数より少ない個数づっ増加させつつ、被試験デバイス 2 0の試験を繰り返し行いながら、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値を格納可能個数づっ繰り返し読み出して格納してもよい。また、データ数保持部 3 0 2が保持する要格納個数を増加させる個数を変化させながら増加させつつ、被試験デパイス 2 0の試験を繰り返し行レ、ながら、第 2格納部 2 0 8は、第 1格納部 2 0 6が格納しているフェイルデータ値を格納可能個数づっ繰り返し読み出して格納してもよい。

本実施形態の試験装置 1 0によれば、第 1格納部 2 0 6はフェイルアドレス値及びフェイルデータ値を 1組のデータとして順次格納していくため、メモリ容量を有効に活用することができるので、第 1格納部 2 0 6の個数を低減することができる。さらに、第 1格納部 2 0 6に格納されたフェイルァドレス値及ぴフェイルデータ値の組み合わせを第 2格納部 2 0 8に展開し、 .従来技術による不良解析メモリと同一の状態でフヱイルデータ値を格納するので、解析装置 1 1 0は、従来技術の同一ソフトウェア等により被試験デバイス 2 0の解析を行うことができる。以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。産業上の利用可能性

以上の説明から明らかなように、本発明によれば、動作速度が高速なネ験デバイス 2 0の試験を小型且つ安価に実現することができる試験装置を提供できる。

Claims

求の範囲 l . 被試験デバィスを試験する試験装置であって、

前記被試験デパイスに供給するァドレス信号及び試験信号並びに前記試験信号が供給された前記被試験デバィスが出力すべき期待値信号を発生するパターン発生器と、

前記試験信号に応じて前記被試耆験デバィスが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが不一致の場合にフェイノレ信号を発生する論理比較器と、

前記パターン発生器が発生した前記アドレス信号が示すアドレス領域に、前記論理比較器が発生した前記フェイル信号を格納する不良解析メモリと

を備え、

前記不良解析メモリは、

前記パターン発生器が発生した前記ァドレス信号の値であるフェイルァドレス値、及び前記論理比較器が発生した前記フェイル信号の値であるフェイルデータ値を 1 組のデータとして順次異なるァドレス領域に格納する第 1格納部と、

前記第 1格納部から前記フェイルァドレス値及ぴ前記フヱイルデータ値の組み合わせを読み出し、前記フェイルァドレス値が示すァドレス領域に前記フヱイルデータ値を格納する第 2格納部と

を有する試験装置。

2 . 前記不良解析メモリは、複数の前記第 1格納部を有し、

前記複数の第 1格納部は、インターリーブ動作により、前記パターン発生器が発生した前記ァドレス信号の値であるフェイルァドレス値、及び前記論理比較器が発生した前記フェイル信号の値であるフヱイルデータ値を 1組のデータとして順次異なるァドレス領域に格納する請求項 1に記載の試験装置。

3 . 前記第 2格納部は、前記第 1格納部から読み出した前記フェイルアドレス値が示すァドレス領域に保持しているデータを読み出し、当該データと前記第 1格納部から読み出した前記フェイルデータ値との論理和を、前記第 1格納部から読み出した前記フェイルァドレス値が示すァドレス領域に格納する請求項 1に記載の試験

4 . 前記不良解析メモリは、

前記第 1格納部が格納した前記フェイルデータ値の個数である格納個数、又は前記第 2格納部が前記第 1格納部から読み出して格納した前記フェイルデータ値の個数である読出個数を計数するデータ計数部と、

前記データ計数部が計数した前記格納個数を保持するデータ数保持部と、前記データ数保持部が前記格納個数を保持し、前記データ計数部を初期化した後に、前記データ数保持部が保持している前記格納個数と前記データ計数部が計数している前記読出個数とを比較し、前記格納個数と前記読出個数とがー致した場合に、前記第 2格納部が前記第 1格納部から前記フェイルデータ値を読み出す処理を停止させるための停止信号を発生する停止信号発生部と

をさらに有する請求項 1に記載の試験装置。

5 . 前記第 1格納部が格納する前記フェイルデータ値の個数である格納個数を計数するデータ計数部と、

前記第 1格納部が格納すべき前記フェイルデータ値の個数である要格納個数を保持するデータ数保持部と、

前記データ計数部が計数している前記格納個数と前記データ数保持部が保持している前記要格納個数とを比較し、前記格納個数と前記要格納個数とが一致した場合に、前記第 1格納部が前記フェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部と

をさらに有し、

前記データ数保持部が、前記第 1格納部が格納できる前記フェイルデータ値の個数である格納可能個数より大きい前記要格納個数を保持した状態で前記被試験デバイスの試験を行うことによって、

前記第 1格納部は、前記格納可能個数の前記フェイルデータ値を格納した後、前記格納可能個数を超える前に取得して格納した前記フィルデータ値に上書きして、前記格納可能個数を超えた後に取得した前記フェイルデータ値を格納し、

前記第 2格納部は、前記第 1格納部が格納している前記フェイルデータ値を読み出して格納し、その後、

前記データ数保持部が、前記格納可能個数以下の個数を前記要格納個数として保持した状態で前記被試験デバィスの試験を再度行うことによって、

前記第 1格納部は、前記要格納個数の前記フェイルデータ値をさらに格納し、前記第 2格納部は、前記第 1格納部が格納している前記フェイルデータ値をさらに読み出して格納する請求項 1に記載の試験装置。

6 . 前記被試験デバイスの試験において発生した前記フェイルデータ値の個数である発生個数を計数する第 1データ計数部と、

前記第 1格納部が格納できる前記フェイルデータ値の個数である格納可能個数で、前記第 1データ計数部が計数した前記発生個数を除することにより、前記被試験デバイスの試験において発生した前記フェイルデータ値の全てを前記第 2格納部が格納するために必要な試験回数を算出する試験回数算出部と、

前記第 1格納部が格納すべき前記フェイルデータ値の個数である要格納個数を保持するデータ保持部と、

前記第 1格納部が格納する前記フェイルデータ値の個数である格納個数を計数する第 2データ計数部と、

前記データ数保持部が保持してレ、る前記要格納個数と前記第 2データ計数部が計数している前記格納個数とを比較し、前記要格納個数と前記格納個数とがー致した場合に、前記第 1格納部が前記フェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部と

をさらに有し、

前記データ数保持部が、前記格納可能個数を前記要格納個数として保持した状態で前記被試験デバィスの試験を行うことによって、

前記第 1格納部は、前記格納可能個数の前記フェイルデータを格納し、前記第 2格納部は、前記第 1格納部が格納している前記フェイルデータ値を読み出して格納し、その後、

前記データ数保持部が、前記格納可能個数の 2倍を前記要格納個数として保持した状態で前記被試験デバィスの試験を再度行うことによって、

前記第 1格納部は、前記格納可能個数の前記フェイルデータ値を格納した後、さらに前記格納可能個数の前記フェイルデータ値を上書きして格納し、

前記第 2格納部は、前記第 1格納部が格納している前記フェイルデータ値を読み出して格納し、その後、 .

前記データ数保持部が保持する前記要格納個数を前記格納可能個数づっ増加させつつ、前記格納可能個数に前記試験回数を乗じた個数になるまで前記被試験デバィスの試験を繰り返し行いながら、前記第 2格納部は、前記第 1格納部が格納している前記フェイルデータ値を繰り返し読み出して格納し、前記被試験デバィスの試験において発生した前記フェイルデータ値の全てを格納する請求項 1に記載の試験装

7 . 前記第 2格納部は、前記第 1格納部が前記フェイルデータ値を順次格納するのと並行して初期化される請求項 1に記載の試験装置。

8 . 前記第 1格納部が前記フェイルデータ値を順次格納しているときに、前記第 2格納部が格納している前記フェイルデータ値を読み出して解析する解析装置をさらに備える請求項 1に記載の試験装置。