JPH0943315A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 １つの被測定ＩＣに対して複数のファンクシ
ョン試験を行う際の全体的な試験時間を短縮できるよう
にする。 【解決手段】 試験信号発生手段は被測定ＩＣメモリ７
１のアドレスを指定する指定アドレスとこの指定アドレ
スに書込むべきパターンデータ等から構成される試験信
号を所定の条件に従って発生する。読み書き制御手段は
被測定ＩＣメモリに対して試験信号に応じたパターンデ
ータを書き込み、書き込まれたパターンデータを指定ア
ドレスに応じて読み出す。判定手段は読み出されたデー
タを所定の基準データと比較判定し、パス又はフェイル
のデータを出力する。フェイルメモリ５７はパス又はフ
ェイルのデータを指定アドレスによって指定されたアド
レスに取り込んで記憶する。制御手段はフェイルメモリ
に記憶されているパス又はフェイルのデータを読み出
し、被測定ＩＣの電気的特性を検査する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特にＥＰ
ＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ）等のような書き込み回数に制限のあるメモリ
を高速で試験することのできるＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それに応じ
て被測定ＩＣから出力されるデータを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかをその
出力データに基づいて解析し、電気的特性に関する検査
を行うものである。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】

【発明が解決しようとする課題】このようなＩＣ試験装
置を用いてメモリを検査する場合に、所定のパターンデ
ータを書き込んでは読み出すという一連の処理を複数回
繰り返すことによって行っている。ところが、ＥＰＲＯ
Ｍ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ）等のように書き込み回数に制限のあるメモリを検
査する場合には、検査時のデータ書き込み回数を極力少
なくした方がいい。そこで、従来は、高速テストモード
判定方法と呼ばれる方法を採用していた。すなわち、こ
の高速テストモード判定方法は、判定結果がパスＰＡＳ
Ｓになるまで、書き込み時間を延長し、所定の延長時間
内でパスＰＡＳＳになった場合には直ちに次のアドレス
の判定に移り、所定の延長時間内でパスＰＡＳＳになら
なかった場合にはそのアドレスはフェイルＦＡＩＬであ
ると判定し、その判定後に次のアドレスの判定に移行す
るものである。具体的には、判定結果がパスＰＡＳＳに
なるまで書込時間を所定周期（例えば２０〜４０ｍｓ）
毎に延長し、その延長した回数が所定数を越えた場合に
はそのアドレスはフェイルＦＡＩＬであると判定し、所
定数内でパスＰＡＳＳになった場合にはそれ以降の延長
書き込みは行わずに直ちに次のアドレスに移る。このよ
うにして従来のＩＣ試験装置は、書込時間を短縮するこ
とによって、全体的な試験時間を短縮していた。

【０００５】ところが、従来のＩＣ試験装置では、まず
最初に簡単なファンクション試験を行い。この結果、フ
ェイルＦＡＩＬと判定されたアドレスが存在する場合に
は、それが救済可能であるかどうかを判定し、救済可能
な場合に限り、第２回目以降のファンクション試験を行
っていた。従って、最初のファンクション試験でフェイ
ルＦＡＩＬと判定されたアドレスに対しては、２回目以
降のファンクション試験を行う必要はないにもかかわら
ず、従来のＩＣ試験装置では、前の判定結果とは無関係
にファンクション試験を行っていたため、全体的な試験
時間の短縮化を図ることができなかった。本発明は、１
つの被測定ＩＣに対して複数のファンクション試験を行
う際の全体的な試験時間を短縮することのできるＩＣ試
験装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、被測定ＩＣメモリのアドレスを指定するための
指定アドレス、この指定アドレスに書込むべきパターン
データ等から構成される試験信号を所定の条件に従って
発生する試験信号発生手段と、前記被測定ＩＣメモリに
対して前記試験信号に応じたパターンデータを書き込
み、書き込まれたパターンデータを前記指定アドレスに
応じて読み出す読み書き制御手段と、この読み書き制御
手段によって読み出されたデータを所定の基準データと
比較判定し、その判定結果を示すパス又はフェイルのデ
ータを出力する判定手段と、前記パス又はフェイルのデ
ータを前記指定アドレスによって指定されたアドレスに
取り込んで記憶するフェイルメモリと、前記フェイルメ
モリに記憶されている前記パス又はフェイルのデータを
読み出し、前記被測定ＩＣの電気的特性を検査する制御
手段と、前記被測定ＩＣメモリに対してそれぞれ異なる
条件で複数の試験を行う場合に、前回の試験の判定結果
がフェイルであるアドレスに対しては今回の試験を行わ
ないように制御する高速テストモード判定手段とを具え
たものである。

【０００７】従来は、被測定ＩＣメモリに対してそれぞ
れ異なる条件で複数の試験を行う場合であっても、全て
のアドレスに対して試験を行っていたが、この発明で
は、高速テストモード判定手段によって、前回の試験の
判定結果がフェイルであるアドレスに対しては今回の試
験を行わないようにした。これによって、前回の試験で
フェイルと判定されたアドレスに対しては、今回の試験
は省略されるので、その分だけ試験時間が短縮される。
なお、請求項２に記載されているように、高速テストモ
ード判定手段は、フェイルメモリの指定アドレスに記憶
されているデータを読み出し、読み出されたデータがパ
スの場合には、所定周期毎の書き込み延長処理を所定回
数行い、その所定回数の書き込み延長処理を行っている
間に判定手段がパスのデータを出力したら次のアドレス
に進み、その所定回数の書き込み延長処理が終了しても
判定手段がパスのデータを出力しない場合にはそのアド
レスはフェイルであると判定し、フェイルメモリの指定
アドレスにフェイルのデータを新たに記憶し、読み出さ
れたデータがフェイルのデータの場合には、そのアドレ
スに対する試験を行わず直ちに次のアドレスに進ませ
る。これによって、異なる条件の試験を複数回行う場
合、後の試験では前の試験でフェイルと判定されたアド
レスに対する試験を行わなくてもよくなるので、全体的
な試験時間の短縮化を図ることができる。

【０００８】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図２は本発明に係るＩＣ試験装置の
概略構成を示すブロック図である。ＩＣ試験装置は大別
してテスタ部５０とＩＣ取付装置７０とから構成され
る。テスタ部５０は制御手段５１、ＤＣ測定手段５２、
タイミング発生手段５３、パターン発生手段５４、ピン
制御手段５５、ピンエレクトロニクス５６、フェイルメ
モリ５７、入出力切替手段５８及び高速テストモード判
定回路６５から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。

【０００９】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはＩＣ取付装置７０の全入出力端
子数ｍと同じ数だけ存在する。

【００１０】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。制御手段５１は
ＩＣ試験装置全体の制御、運用及び管理等を行うもので
あり、マイクロプロセッサ構成になっている。従って、
図示していないが、システムプログラムを格納するＲＯ
Ｍや各種データ等を格納するＲＡＭ等を有している。

【００１１】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６５を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段５１は、フェイルメモリ５７
及びＤＣ測定手段５２から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理及び解析
を行い、被測定ＩＣ７１の良否を判定する。

【００１２】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタ（図示せず）へ書込む。ＤＣ測
定手段５２は試験結果データの書込みを終了するとエン
ド信号を制御手段５１に出力する。ＤＣ測定手段５２の
内部レジスタに書き込まれた試験結果を示すデータはバ
ス６５を介して制御手段５１に読み取られ、そこで解析
される。このようにして直流試験は行われる。また、Ｄ
Ｃ測定手段５２は、ピンエレクトロニクス５６のドライ
バ６３及びコンパレータ６４に対して基準電圧ＶＩＨ，
ＶＩＬ，ＶＯＨ，ＶＯＬを供給する。

【００１３】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速クロ
ックに応じて制御される。パターン発生手段５４は、制
御手段５１からパターンデータを入力し、それに基づい
たパターンデータをピン制御手段５５のデータセレクタ
５９に出力する。また、パターン発生手段５４は、高速
テストモードの場合には、高速テストモード判定回路６
５からの次アドレス信号ＮＡを割り込み信号として入力
し、この次アドレス信号ＮＡを入力した時点でデータセ
レクタ５９に出力するパターンデータの内容、すなわ
ち、現在の書き込みアドレスを次のアドレスに変更す
る。

【００１４】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１５】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥ又はエッジ
信号ＥＤＧＥ）に同期してピンエレクトロニクス５６の
ドライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
手段５３からのタイミング信号に同期して入出力切替手
段５８に出力する。

【００１６】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤ
（パスＰＡＳＳ又はフェイルＦＡＩＬ）としてフェイル
メモリ５７及び高速テストモード判定回路６５に出力す
る。ピンエレクトロニクス５６は、複数のドライバ６３
及びコンパレータ６４の組から構成される。ドライバ６
３及びコンパレータ６４の組はＩＣ取付装置７０のそれ
ぞれの入出力端子に対して１個ずつ設けられており、入
出力切替手段５８を介していずれか一方が接続されるよ
うになっている。入出力切替手段５８は、Ｉ／Ｏフォー
マッタ６１からの切替信号Ｐ５に応じてドライバ６３及
びコンパレータ６４のいずれか一方と、ＩＣ取付装置７
０の入出力端子との間の接続状態を切り替えるものであ
る。すなわち、ＩＣ取付装置７０の入出力端子の数がｍ
個の場合、ドライバ６３、コンパレータ６４及び入出力
切替手段５８はそれぞれｍ個で構成される。但し、メモ
リＩＣ等を測定する場合には、アドレス端子やチップセ
レクト端子等に対してはコンパレータは必要ないので、
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１７】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００１８】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。ま
た、このフェイルメモリ５７に記憶されているフェイル
データＦＤ（パスＰＡＳＳ／フェイルＦＡＩＬ）は高速
テストモード判定回路６５によって順次読み出される。

【００１９】高速テストモード判定回路６５は、パター
ンデータの書き込み対象であるアドレスＡＤに関するフ
ェイルデータＦＤ（ＡＤ）をフェイルメモリ５７から読
み出すと共にコンパレータロジック回路６２から出力さ
れるフェイルデータＦＤを入力し、両データに基づいた
高速テストモード判定処理を行う。すなわち、フェイル
メモリ５７から読み出されたフェイルデータＦＤ（Ａ
Ｄ）がパスＰＡＳＳの場合には、従来と同様にコンパレ
ータロジック回路６２からのフェイルデータがパスＰＡ
ＳＳになるまで、書き込み時間を延長し、所定の延長時
間内でパスＰＡＳＳになった場合には直ちに次のアドレ
スの判定に移行するための次アドレス信号ＮＡをパター
ン発生手段５４に出力する。高速テストモード判定回路
６５は、所定の延長時間内でパスＰＡＳＳにならなかっ
た場合にはそのアドレスＡＤはフェイルＦＡＩＬである
と判定し、フェイルメモリ５７の対応するアドレス位置
にフェイルＦＡＩＬを書込み、次のアドレスの判定に移
るための次アドレス信号ＮＡをパターン発生手段５４に
出力する。所定のアドレスＡＤに対応するフェイルデー
タＦＤ（ＡＤ）がフェイルＦＡＩＬの場合には、そのア
ドレスに対する書込みは行わず、直ちに次のアドレスの
判定に移行するための次アドレス信号ＮＡをパターン発
生手段５４に出力する。

【００２０】以下、この高速テストモード判定処理の詳
細についてフローチャートを用いて説明する。図１はこ
の高速テストモード判定回路６５が行う高速テストモー
ド判定処理の一例を示すフローチャート図である。この
処理は次のようなステップで順番に実行される。 ステップ１１：フェイルメモリ５７からアドレスＡＤに
関するフェイルデータＦＤ（ＡＤ）を読み出し、それが
フェイルＦＡＩＬであるかどうかを判定し、フェイルＦ
ＡＩＬ（ＹＥＳ）の場合はステップ１８にジャンプし、
パスＰＡＳＳ（ＮＯ）の場合は次のステップ１２以降の
処理を行う。

【００２１】ステップ１２：変数レジスタｎに『０』を
格納する。この変数レジスタｎは同一のアドレスに対し
て所定周期（例えば２０〜４０ｍｓ）毎の延長を何回行
ったかを計数するものである。この実施の形態では所定
周期毎の延長をＸ回まで行う。この所定周期毎の延長を
Ｘ回行ってもコンパレータロジック回路６２からのフェ
イルデータＦＤがパスＰＡＳＳにならなかった場合には
そのアドレスＡＤはフェイルＦＡＩＬだと判定し、その
アドレスＡＤに関するフェイルデータＦＤ（ＡＤ）にフ
ェイルＦＡＩＬを書き込む。また、所定周期毎の延長を
Ｘ回行わないうちにコンパレータロジック回路６２から
のフェイルデータＦＤがパスＰＡＳＳになった場合には
そのアドレスＡＤはパスＰＡＳＳだと判定し、そのアド
レスＡＤに関するフェイルデータＦＤ（ＡＤ）にパスＰ
ＡＳＳを書き込む。以上の処理をステップ１３〜ステッ
プ１７で行う。

【００２２】ステップ１３：コンパレータロジック回路
６２からのフェイルデータＦＤがパスＰＡＳＳであるか
どうかを判定し、パス（ＹＥＳ）の場合はステップ１７
に進み、フェイル（ＮＯ）の場合はステップ１４に進
む。 ステップ１４：変数レジスタｎが所定回数Ｘに等しいか
どうか、すなわちステップ１３〜ステップ１５のループ
処理を所定回数Ｘ回行ったかどうかを判定し、ＹＥＳの
場合は次のステップ１６に進み、ＮＯの場合はステップ
１５に進む。 ステップ１５：変数レジスタｎの値を『１』だけインク
リメント処理し、ステップ１３にリターンする。すなわ
ち、このステップ１３〜ステップ１５のループ処理に要
する時間が前述の所定周期に対応する。

【００２３】ステップ１６：前記ステップ１４でＹＥＳ
と判定されたということは、所定周期毎の延長を所定回
数Ｘ回行ってもコンパレータロジック回路６２からのフ
ェイルデータＦＤがパスＰＡＳＳにならなかった場合に
相当するので、ここでは、フェイルメモリ５７のアドレ
スＡＤに関するフェイルデータＦＤ（ＡＤ）にフェイル
ＦＡＩＬを書き込む。 ステップ１７：前記ステップ１３でＮＯと判定されたと
いうことは、所定回数Ｘ回の延長を行う前にコンパレー
タロジック回路６２からのフェイルデータＦＤがパスＰ
ＡＳＳになった場合に相当するので、ここでは、フェイ
ルメモリ５７のアドレスＡＤに関するフェイルデータＦ
Ｄ（ＡＤ）にパスＰＡＳＳを書き込む。

【００２４】ステップ１８：アドレスＡＤが被測定ＩＣ
７１の最大アドレスＭＡＸに達したかどうかを判定し、
達した（ＹＥＳ）場合には処理を終了し、達していない
（ＮＯ）場合にはステップ１９に進む。 ステップ１９：次のアドレスに対して同様の処理を行う
ためにアドレスＡＤを『１』だけインクリメント処理
し、次アドレス信号ＮＡをパターン発生手段５４に出力
する。

【００２５】以上のようにこの発明の実施の形態によれ
ば、１つの被測定ＩＣ７１に対してファンクション試験
を行う際に前回のファンクション試験でフェイルＦＡＩ
Ｌと判定されたアドレスに対する判定を省略し、全体的
な試験時間をフェイルＦＡＩＬの存在する数だけ短縮
し、試験時間の短縮化を図ることができる。

【００２６】なお、上述の実施の形態では、フェイルメ
モリからフェイルデータを読み出し、それがパスＰＡＳ
ＳであるかフェイルＦＡＩＬであるかに応じて高速テス
トを行うかどうかの判定を行う場合について説明した
が、フェイルＦＡＩＬとなったアドレスを記憶してお
く、そのアドレスをスキップするようにしてもよいこと
はいうまでもない。また、上述の実施の形態では、高速
テストモード判定回路がソフト的にフェイルＦＡＩＬと
なったアドレスをスキップする場合について説明した
が、同様の処理をハードウェアで構成してもよいことは
いうまでもない。

【００２７】

【発明の効果】本発明によれば、１つの被測定ＩＣに対
して複数のファンクション試験を行う際に前回のファン
クション試験でフェイルと判定されたアドレスに対する
判定を省略するようにしたので、全体的な試験時間をフ
ェイルの数だけ短縮することができるという効果があ
る。

【図面の簡単な説明】

【図１】 図２の高速テストモード判定回路が行う高速
テストモード判定処理の一例を示すフローチャート図で
ある。

【図２】 本発明に係るＩＣ試験装置の概略構成を示す
ブロック図である。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７…フェイルメモリ、５８…入出力切替手段、５
９…データセレクタ、６０，ＦＭ１，ＦＭ２…フォーマ
ッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパレータ
ロジック回路、６３…ドライバ、６４…コンパレータ、
６５…高速テストモード判定回路、６６…バス、７０…
ＩＣ取付装置、７１…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣメモリのアドレスを指定する
   ための指定アドレス、この指定アドレスに書込むべきパ
   ターンデータ等から構成される試験信号を所定の条件に
   従って発生する試験信号発生手段と、 前記被測定ＩＣメモリに対して前記試験信号に応じたパ
   ターンデータを書き込み、書き込まれたパターンデータ
   を前記指定アドレスに応じて読み出す読み書き制御手段
   と、 この読み書き制御手段によって読み出されたデータを所
   定の基準データと比較判定し、その判定結果を示すパス
   又はフェイルのデータを出力する判定手段と、 前記パス又はフェイルのデータを前記指定アドレスによ
   って指定されたアドレスに取り込んで記憶するフェイル
   メモリと、 前記フェイルメモリに記憶されている前記パス又はフェ
   イルのデータを読み出し、前記被測定ＩＣの電気的特性
   を検査する制御手段と、 前記被測定ＩＣメモリに対してそれぞれ異なる条件で複
   数の試験を行う場合に、前回の試験の判定結果がフェイ
   ルであるアドレスに対しては今回の試験を行わないよう
   に制御する高速テストモード判定手段とを具えたことを
   特徴とするＩＣ試験装置。
2. 【請求項２】 前記高速テストモード判定手段は、前記
   フェイルメモリの前記指定アドレスに記憶されているデ
   ータを読み出し、読み出されたデータがパスの場合に
   は、所定周期毎の書き込み延長処理を所定回数行い、そ
   の所定回数の書き込み延長処理を行っている間に前記判
   定手段がパスのデータを出力したら次のアドレスに進
   み、その所定回数の書き込み延長処理が終了しても前記
   判定手段がパスのデータを出力しない場合にはそのアド
   レスはフェイルであると判定し、前記フェイルメモリの
   前記指定アドレスにフェイルのデータを新たに記憶し、
   読み出されたデータがフェイルの場合には、そのアドレ
   スに対する試験を行わず直ちに次のアドレスに進ませる
   ことを特徴とする請求項１に記載のＩＣ試験装置。