JPH03147363A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路装置に関し特に複数のディジッ
ト線対毎にメモリセル・アレイを複数個隣接して配置し
た半導体記憶回路装置に関する。

〔従来の技術〕

従来、この種の半導体記憶回路装置の不良解析について
第２図（ａ）を参照して説明する。

図において不良番地をさがす場合、不良箇所がどのブロ
ックのメモリセル・アレイでさらにそのメモリセル・ア
レイの何番目のセルかを数えなければならない。第２図
（ｂ）は第２図（ａ）のメモリセル・アレイ部の部分拡
大図である。

メモリセル・アレイ部だけを見た場合にはメモリセル・
アレイＭＡＬ、ＭＡ２．・・・のさかいを記すものがな
いので何番目のメモリセル・アレイか計算をしてから不
良番地を数えてさがしていた。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶回路装置は、各メモリセル・
アレイ間の境界が外観上不明であるので、不良解析にお
いて、不良箇所を見つけるのにカラム方向に数えて求め
ていたので時間がかかり、その上数え誤りを起したりす
る為に見つけにくいという欠点がある。

〔課題を解決するための手段〕

本発明は、複数のディジット線対毎にメモリセル・アレ
イを複数個隣接して配置した半導体記憶回路装置におい
て、前記各メモリセル・アレイの最外辺のディジット線
対の少なくとも一対が他のものより幅の広い配線層で形
成されているというものである、 「実施例〕 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１の実施例を示ずメモリセル・アレ
イ部の平面図である。

メモリセル・アレイＭＡＩ、・・・の右辺のディジット
線対Ｄｎ、Ｄ−ｎ−が他のディジット線対に比べて幅の
広い（約２倍）配線層で形成されている。

各メモリセル・アレイＭＡ、・・・はそれぞれ別々にＩ
１０回路に接続されている。Ｉ１０回路とメモリセル・
アレイとは１対１に対応しているので、メモリセル・ア
レイの場所が判ればよいのであり、それには幅の広いデ
ィジット線対が目印となって判別が簡単にできる。

第３図は本発明の第２の実施例を示すメモリセル・アレ
イ部の平面図であり、各メモリセル・アレイの両側のデ
ィジット線対り、、Ｄ、−及びＤ　ｎＤｎの幅を広くし
である。境界部分に幅の広いものが多数集まるのでより
一層判別が簡単にできるという利点がある。

〔発明の効果〕

以上説明した様に本発明はメモリセル・アレイの境界部
に外観上（顕微鏡による場合も含め）の目印があるので
不良箇所を早期に判別できる為、不良解析における作業
能率向上という大きな効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセル・アレイ部を示
す平面図、第２図（ａ）、（）））はそれぞれ従来例を
示す平面図及びメモリセル・アレイ部の平面図、第３図
は本発明の第２の実施例のメモリセル・アレイ部を示す
平面図である。 １・・・ロウデコーダ、２−１．２−２・・・カラムデ
コーダ、Ｄ、、Ｄ、、・・・、Ｄｎ、Ｄｎ・・・ディジ
ット線対、ＭＡ　１　、・・・、ＭＡ８・・・メモリセ
ル・アレイ。

Claims (1)

【特許請求の範囲】
1. 複数のディジット線対毎にメモリセル・アレイを複数個
   隣接して配置した半導体記憶回路装置において、前記各
   メモリセル・アレイの最外辺のディジット線対の少なく
   とも一対が他のものより幅の広い配線層で形成されてい
   ることを特徴とする半導体記憶回路装置。