CN105161136B - 一种闪存器件测试结构及其制造方法 - Google Patents

Abstract

本发明提供一种闪存器件的测试结构及其制造方法，在第一金属互连层制造完成后就可以直接进行字线和控制栅极、字线与位线、位线与位线之间的桥接漏电测试，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间，同时第一金属互连层与有源区线、字线、控制栅极线之间的连接方式简化了第二金属互连层、第三金属互连层的互连结构，因此能够简化制程，降低失效分析所花费的时间和工艺成本。

Description

一种闪存器件测试结构及其制造方法

技术领域

本发明涉及半导体器件失效分析领域，尤其涉及一种闪存器件测试结构及其制造方法。

背景技术

存储器用于存储大量数字信息，据调查显示，世界范围内，存储器交易约占半导体交易的30％。多年来，工艺技术的进步和市场需求的增加催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH已经成为非易失性半导体存储技术的主流。FLASH不但可以用电气方法为数据编程、擦去和读取数据，而且可以在电源中断过程中保留数据，并兼具存取速度快，质轻容量大及存取装置体积小等优点，被广泛应用在各类诸如智能卡、SIM卡(用户身份识别卡)、微控制器和手机等电子产品中。

FLASH器件基本分为两种类型：叠栅器件和分栅器件。图1是现有技术中一种分栅式FLASH器件的剖面结构示意图，该分栅式FLASH器件具体包括：导体衬底100，所述半导体衬底100中具有间隔设置的位线(BL)101；字线(WL)104，设置于相邻两条位线101之间的半导体衬底10上，与半导体衬底100之间有栅氧层107；在字线101两侧的半导体衬底上分别设置两个存储单元，每个存储位单元包括位于所述半导体衬底100上的栅氧层107、位于所述栅氧层107上的浮栅(Floating Gate，FG)102、位于所述浮栅102上的控制栅介质层108以及位于所述控制栅介质层108上的和控制栅(Control Gate，CG)103，WL与CG之间有侧墙隔离结构105第二侧墙结构25，位于所述第二存储位单元远离所述字线32一侧的半导体衬底10上；BL 101表面形成有第一金属硅化层，使得间隔的BL101能够通过导电插塞106互连。在分栅FLASH器件工作时，在WL 104、BL 101上施加相应的高低电压，WL 104可以同时控制左右两侧的存储单元，实现数据的读写、擦除等操作。

FLASH器件的漏电失效情况通常有三种：一是字线WL与控制栅CG之间的侧墙隔离结构105出现缺陷，产生桥连(Bridge)短路(记为WL TO CG)，字线WL与控制栅CG之间漏电失效；一是字线WL下方的栅氧层107出现缺陷，使得WL与下方的沟道区之间产生漏电，进而使得WL与漏区之间产生导电桥连短路(记为WL TO BL)，造成字线WL与位线BL之间漏电失效；一是任何两个相邻的存储单元的导电插塞106或者沟道区出现缺陷，造成相邻的位线之间产生桥连短路(记为BL TO BL)，相邻的位线BL与位线BL之间漏电失效。这些漏电失效情况会影响器件的性能和可靠性。

请参考图2A至2C，现有技术中用于实现上述漏电失效情况的测试结构包括在存储单元阵列所在的核心区外围以及上方依次形成的三层互连金属层M1、M2、M3，且在存储单元阵列的左右两侧的测试区中的三层金属的布局结构关于存储单元阵列呈镜面对称，其中M1(请参考图2A)为测试结构主体，包括三个结构：连接WL的测试结构201、连接BL的测试结构201以及连接CG的测试结构203，闪存各个存储单元的控制栅极一般是连接在一起的栅极线结构；M2(请参考图2B)和M3(请参考图2C)主要是为了将M1连接存储单元阵列区的控制栅CG以及位线BL的部分引出用于测试，M2与M1通过导电通孔(Via)形成金属互连，M2的一个测试结构204用于电连接CG的底部，另一个测试结构205用于电连接BL；M3与M2通过导电通孔(Via)形成金属互连，且M3电连接CG的顶部。在WL TO CG测试时，在M1与M3上的测试焊盘上施加测试电压，测试每个存储位单元的CG与WL之间是否存在电流，当未检测到电流时，WL和CG之间无桥接；在WL TO BL测试和在BL TO BL测试时，需要在M1和M2的测试焊盘之间施加测试电压，测试每个存储位单元处的BL与WL之间以及两个相邻的存储单元BL与BL之间是否存在电流，当未检测到电流时，WL和BL之间无桥接、BL和BL之间无桥接。

由于现有技术的这种测试结构，是将核心区的各个存储位单元处的WL、BL以及CG依次通过M1、M2、M3由下往上引出，因此在完成WL TO CG、WL TO BL、BL TO BL的桥接漏电测试时，必须等待M2和M3的制程结束，然后才能开始。显然主要由M1、M2、M3组成的测试结构，制程复杂，M2和M3的制程增加了失效分析所花费的时间和工艺成本，进而影响了闪存器件的出厂时间。

发明内容

本发明的一目的在于提供一种闪存器件测试结构的制造方法，能够简化制程，将闪存器件的字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试提前，降低失效分析所花费的时间和工艺成本。

本发明的另一目的在于提供一种闪存器件测试结构，结构简单，能够降低成本，提前字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试，并降低失效分析所花费的时间和工艺成本。

为解决上述问题，本发明提出一种闪存器件测试结构的制造方法，包括：

提供一定义有核心存储区和外围测试区的半导体衬底，所述核心存储区包括多条纵向平行排列的有源区线以及形成在所述有源区线上的分栅式存储单元阵列，所述分栅式存储单元阵列包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，外围测试区中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层；在形成有分栅式存储单元阵列的整个器件表面沉积第一中间介质层，在所述第一中间介质层中分别形成接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；

在所述第一中间介质层以及所有导电插塞上方沉积第二中间介质层，在所述第二中间介质层中形成与第一、二、三导电插塞顶部电接触的第一金属互连层，所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，字线同侧的每条位线不重复分组，同一条位线在字线两侧的分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接。

进一步的，多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别形成第一控制栅极线和第二控制栅极线。

进一步的，在所述第二中间介质层以及第一金属互连层上方沉积第三中间介质层，在所述第三中间介质层中形成电接触所述第一互连线顶部的第四导电插塞；

在所述第三中间介质层以及第四导电插塞上方沉积第四中间介质层，在所述第四中间介质层中形成与第四导电插塞顶部电接触的第二金属互连层。

进一步的，在所述第一中间介质层中还形成分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞，所述第一金属互连层的第四互连线电接触第五导电插塞的顶部；在所述第三中间介质层中还形成有电接触第四互连线顶部的第六导电插塞，所述第二金属互连层的控制栅互连线电接触第六导电插塞的顶部。

进一步的，在核心存储区形成分栅式存储单元阵列的步骤包括：

刻蚀核心存储区的半导体衬底，形成纵向排列的多条有源区线；

在所述半导体衬底的整个表面上依次形成栅氧层、浮栅层、控制栅介质层、控制栅层和硬掩膜层；

依次刻蚀核心存储区的硬掩膜层、控制栅层、控制栅介质层，形成内侧墙开口；

在所述内侧墙开口侧壁形成内侧墙；

以硬掩膜层、控制栅层、控制栅介质层以及内侧墙为掩膜，刻蚀所述浮栅层，形成字线槽；

在所述字线槽中形成所述字线，所述字线与下方的半导体衬底以及两侧的浮栅层之间均有隔离氧化层；

依次刻蚀所述字线两侧的硬掩膜层、控制栅层、控制栅介质层、浮栅层以及栅氧层，形成分居所述字线两侧的所述第一存储位单元和第二存储位单元的控制栅和浮栅；

在所述字线、控制栅和浮栅的外侧形成外侧墙；

以所述控制栅、浮栅、字线以及两侧的外侧墙为掩膜，在远离所述字线的两侧的有源区线中进行离子注入以形成所述漏区。

进一步的，在核心存储区形成分栅式存储单元阵列的步骤包括：

刻蚀核心存储区的半导体衬底，形成纵向排列的多条有源区线；

在所述半导体衬底的整个表面上依次形成栅氧层、浮栅层、控制栅介质层、控制栅层和硬掩膜层；

依次刻蚀核心存储区的硬掩膜层、控制栅层、控制栅介质层、浮栅层以及栅氧化层，形成所述第一存储位单元、第二存储位单元的控制栅和浮栅，第一存储位单元、第二存储位单元的浮栅、控制栅介质层、控制栅均具有间隔；

在所述间隔的内侧壁上形成所述第一存储位单元和第二存储位单元的内侧墙，两个内侧墙之间预留有字线槽；

在所述字线槽中形成所述字线，所述字线与下方的有源区线之间有隔离氧化层；

在所述字线、控制栅和浮栅的外侧形成外侧墙；

以所述控制栅、浮栅、字线以及两侧的外侧墙为掩膜，在远离所述字线的两侧的有源区线中进行离子注入以形成所述漏区。

进一步的，所述隔离氧化层为所述栅氧层或形成所述内侧墙时沉积的氧化层。

本发明还提供一种闪存器件测试结构，一种闪存器件测试结构，形成于具有分栅式存储单元阵列的半导体衬底上方，所述分栅式存储单元阵列形成于所述半导体衬底的核心存储区的多条纵向平行排列的有源区线上，包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，所述半导体衬底的外围测试区中保留有形成第一存储位单元和第二存储位单元的控制栅时的控制栅极层；所述闪存器件测试结构包括导电插塞和第一金属互连层，所述导电插塞包括接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，每条字线同侧的漏区不重复分组，每条字线两侧的同一条有源区线中的漏区分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接。

进一步的，多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别连接成第一控制栅极线和第二控制栅极线。

进一步的，所述测试结构还包括电接触所述第一互连线顶部的第四导电插塞；与第四导电插塞顶部电接触的第二金属互连层；分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞，所述第一金属互连层的第四互连线电接触第五导电插塞的顶部；以及电接触所述第四互连线顶部的第六导电插塞，所述第二金属互连层的控制栅互连线电接触第六导电插塞的顶部。

与现有技术相比，本发明的闪存器件测试结构及其制造方法，由于改变了具有分居字线两侧的第一存储位单元和第二存储位单元的分栅式存储单元阵列上方的第一金属互连层与分栅式存储单元阵列的导电连接位置，即改变了第一金属互连层与字线、控制栅极和有源区线中漏区的连接方式，因此可以在第一金属互连层制造完成后直接进行字线和控制栅极、字线与位线、位线与位线之间的桥接漏电测试，将闪存器件的字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试提前，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间，同时第一金属互连层与有源区线、字线、控制栅极线之间的连接方式简化了第二金属互连层及其与第一金属互连层的连接，因此能够简化制程，降低失效分析所花费的时间和工艺成本。

附图说明

图1是现有技术中一种典型的闪存器件的剖面结构示意图；

图2A至图2C是现有技术中的一种典型的测试结构的板层设计图；

图3是本发明具体实施例的闪存器件测试器结构的制造方法流程图；

图4A至4H是图3的制造方法流程中的器件俯视结构示意图以及剖视结构示意图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图3，本发明提出一种闪存器件测试结构的制造方法，包括：

S1，提供一定义有核心存储区和外围测试区的半导体衬底，在所述核心存储区包括多条纵向平行排列的有源区线以及形成在所述有源区线上的分栅式存储单元阵列，所述分栅式存储单元阵列包括横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，外围测试区中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层；

S2，在形成有分栅式存储单元阵列的整个器件表面沉积第一中间介质层，在所述第一中间介质层中分别形成接触所述位线顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；

S3，在所述第一中间介质层以及所有导电插塞上方沉积第二中间介质层，在所述第二中间介质层中形成与第一、二、三导电插塞顶部电接触的第一金属互连层，所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，每条字线同侧的各个漏区不重复分组，每字线两侧的同一条有源区线中的漏区分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接。

图4A是执行步骤S1和S2之后的器件俯视结构示意图，图4B是沿虚线XX’的剖面结构示意图。

请参考图4A和图4B，在步骤S1首先要刻蚀提供的半导体衬底300的核心存储区I，以形成多条纵向平行排列的有源区线301，有源区线301用于形成分栅式存储单元阵列的第一存储位单元和第二存储位单元，所述分栅式存储单元阵列包括多条字线(WL，即横向排列分栅式存储单元的选择栅线)302、多对分居每条字线302两侧并关于该字线302对称的第一存储位单元和第二存储位单元以及在第一存储位单元和第二存储位单元下方的、远离所述字线302的半导体衬底300中的漏区(BL)(即304覆盖的下方有源区线的区域)，其中，所有字线302横向平行排列并与有源区线301垂直相交，每对第一存储位单元和第二存储位单元均沿有源区线301的长度方向排列，每个存储位单元由上至下均包括控制栅(或称控制栅层)303、控制栅介质层306、浮栅(或称浮栅层)307、栅氧层308。半导体衬底300的外围测试区II中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层303。形成分栅式存储单元阵列时，可以先形成两侧的第一存储位单元和第二存储位单元，后形成中间的字线302，也可以先形成中间的字线302，后形成分居字线两侧的第一存储位单元和第二存储位单元。

具体地，一种在核心存储区形成分栅式存储单元阵列的步骤(先字线、后存储位单元)包括：

1)提供一定义有核心存储区I和外围测试区II的半导体衬底300，所述半导体衬底300可以为P型或N型的硅衬底、锗衬底、锗硅衬底或绝缘体上硅衬底中的任一种，刻蚀核心存储区I的半导体衬底300形成纵向排列的多条有源区线301。

2)在所述半导体衬底300的整个表面上依次形成栅氧层308、浮栅层307、控制栅介质层306、控制栅层303和硬掩膜层(未图示)，所述浮栅介质材料层110用于形成浮栅介质层，栅氧层308用于隔离半导体衬底300和浮栅层307，可以为氧化硅，其形成工艺可以为热氧化工艺、原子层沉积工艺或化学气相沉积工艺。浮栅层307用于形成浮栅，其材料可以为掺杂有N型或P型杂质离子的多晶硅或金属，其形成工艺可以为化学气相沉积工艺或溅射工艺。所述控制栅介质层306用于隔离浮栅层307和控制栅层308，其可以为ONO(氧化硅-氮化硅-氧化硅)的层叠结构，也可以为氧化硅的单层结构，其形成工艺可以为热氧化工艺、原子层沉积工艺或化学气相沉积工艺。控制栅层303用于形成控制栅，其材料可以为掺杂有N型或P型杂质离子的多晶硅或金属，其形成工艺可以为化学气相沉积工艺或溅射工艺。硬掩膜层主要是用于在后续过程中将光刻掩膜版上的图案转移到半导体衬底300上的这些叠层上，同时保护某些区域的这些叠层不被刻蚀，可以是氮化硅，其可以采用化学气相沉积工艺等形成。

3)在硬掩膜层上形成图形化的光刻胶层，所述图形化的光刻胶层限定了后续形成的字线、第一存储位单元、第二存储位单元的位置和尺寸；以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜层，形成暴露出部分控制栅层303表面的内侧墙开口(未图示)，去除所述图形化的光刻胶层。以所述硬掩膜层为掩膜，依次刻蚀去除内侧墙开口中的控制栅层，甚至控制栅介质层，当然控制栅介质层也可以在浮栅层刻蚀时去除。本次刻蚀，测试区II的控制栅层303被硬掩膜层覆盖保护，有源区线301上方保留横向排列的控制栅线，控制栅线沿有源区线301长度方向上具有一定线宽，用于再次刻蚀间隔开以形成第一存储位单元、第二存储位单元的控制栅CG以及两存储位单元之间的字线WL。

4)在所述内侧墙开口侧壁形成内侧墙3092，若控制栅介质层一并刻蚀掉，则内侧墙3092位于浮栅层307与控制栅介质层306的台阶上，覆盖控制栅层302和控制栅介质层306的侧壁，若控制栅介质层未刻蚀掉，则内侧墙3092位于控制栅介质层306与控制栅层303的台阶上，覆盖控制栅层302的侧壁。本实施例中所述内侧墙的材料可以为氧化硅。形成内侧墙的工艺对于本领域技术人员是熟知的，在此不再赘述。

5)以硬掩膜层、控制栅层、控制栅介质层以及内侧墙3092为掩膜，可以以所述控制栅介质层308为刻蚀停止层，采用干法刻蚀工艺或湿法刻蚀工艺或者两者的结合来刻蚀内侧墙3092开口底部的浮栅层307，形成字线槽；也可以以半导体衬底300为刻蚀停止层，形成字线槽，在字线槽的侧壁上形成第二个内侧墙3091，第二个侧墙3091可以使后续形成的浮栅的长度大于控制栅的长度，其材料可以为氧化硅，可以同时位于内侧墙3092的侧面、浮栅层307的侧面、所述硬掩膜层的侧面以及字线槽底部。第二个侧墙3091也可以暴露出底部的有源区线301，此时需要进一步沉积氧化层，用于有源区线与字线隔离。本步骤完成后要保证字线槽底部有用于字线和有源区线之间隔离的氧化层。

6)采用化学气相沉积工艺在所述字线槽中填充满多晶硅，形成字线302，所述字线302的上表面与所述硬掩膜层的上表面齐平。具体地，在所述字线槽表面形成填充满所述第二凹槽并且覆盖所述硬掩膜层表面的字线材料层；以所述硬掩膜层为停止层，对所述字线材料层进行化学机械研磨，去除位于所述硬掩膜层表面的字线材料层和隧穿氧化层，形成字线302。

7)以采用沉积工艺或热氧化工工艺在所述字线302上表面形成帽盖层，以在后续刻蚀工艺中保护字线302不受损伤，其材料为氧化硅。然后，依次去除字线302两侧一定区域的硬掩膜层、控制栅材料层、控制栅介质层、浮栅层和栅氧层，形成分居所述字线302两侧并沿有源区线301长度方向排列的第一存储位单元和第二存储位单元。形成对称的第一存储位单元和第二存储位单元的工艺对于本领域技术人员是熟知的，在此不再赘述。

8)在所述第一存储位单元远离所述字线302一侧的半导体衬底300上以及所述第二存储位单元远离所述字线302一侧的有源区线301上分别形成外侧墙3093，材料可以为氮化硅，外侧墙3093包围第一存储位单元和第二存储单元远离所述字线302的侧壁，且可以用于调整后续形成位线的位置。

9)以两个外侧墙3093、第一存储位单元、第二存储位单元、字线302为掩膜，对外侧墙3093外侧的有源区线301中进行LDD离子注入以及重掺杂源漏极离子注入以形成漏区。形成漏区的具体过程对于本领域技术人员是熟知的，在此不再赘述。

在本发明的其他实施例中，一种在核心存储区形成分栅式存储单元阵列的步骤(先存储位单元、后字线)包括：

提供一定义有核心存储区I和外围测试区II的半导体衬底，刻蚀核心存储区I的半导体衬底形成纵向排列的多条有源区线；

在所述半导体衬底的整个表面上依次形成栅氧层、浮栅层、控制栅介质层、控制栅层和硬掩膜层；

依次刻蚀核心存储区的硬掩膜层、控制栅层、控制栅介质层、浮栅层以及栅氧化层，形成所述第一存储位单元、第二存储位单元的控制栅和浮栅，第一存储位单元、第二存储位单元的浮栅、控制栅介质层、控制栅均具有间隔；

在所述间隔的内侧壁上形成所述第一存储位单元和第二存储位单元的内侧墙，两个内侧墙之间预留有字线槽；

在所述字线槽中形成所述字线，所述字线与下方的有源区线之间有隔离氧化层；

在所述字线、控制栅和浮栅的外侧形成外侧墙；

以所述控制栅、浮栅、字线以及两侧的外侧墙为掩膜，在远离所述字线的两侧的有源区线中进行离子注入以形成所述漏区。

不管采用上述两种分栅式存储单元阵列的形成方法中的哪一种，最后多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅均是连续的，中间没有断开，分别形成第一控制栅极线和第二控制栅极线。同时由于分栅式存储单元阵列(array内部)的空间有限(连接位线301的导电插塞304已经占用了很多空间)，所以本领域技术人员一般会在外围测试区II做连接第一控制栅极线和第二控制栅极线的导电插塞311。

请继续参考图4A、4B、4C，在步骤S2中，采用自对准硅化物工艺在漏区301a、字线302以及外围测试区的控制栅极层303上形成金属硅化物(未图示)，然后完成第一层金属互连工艺的接触通孔制作工艺。即在整个器件表面形成第一中间介质层ILD1，采用接触通孔刻蚀工艺刻蚀第一中间介质层ILD1形成相应的接触通孔，然后在接触通孔中填充导电金属材料，形成与金属硅化物接触的各个导电插塞，本发明的导电插塞的位置是经过设计并特定要求的，而形成各个导电插塞的具体过程与本领域技术人员熟知的技术基本一致，在此不再赘述。

本发明中对于导电插塞的位置要求具体为：需要在所述第一中间介质层ILD1中分别形成接触所述漏区301a顶部的第一导电插塞304、接触所述字线302顶部的第二导电插塞305以及接触所述控制栅极层303的第三导电插塞310以及与第一控制栅极线和第二控制栅极线在外围测试区II中的延伸末端顶部电接触的第五导电插塞311，且第二导电插塞305和第三导电插塞310的位置分居核心存储区I的两个相对侧，请参考图4A所示的核心存储区左侧(即中虚线左侧)的测试区II中305结构位置以及图4C所示的核心存储区右侧的测试区II中310结构的位置。其中，核心存储区右侧的测试区II中第三导电插塞310结构下方的控制栅极层303是存储位单元的控制栅刻蚀时被硬掩膜层覆盖而保留下来的部分，该控制栅层303是字线302同侧相邻的控制栅极线在测试区汇合而成，均连接字线同侧的相邻的控制栅极线，而核心存储区左侧的第五导电插塞311结构下方的控制栅极层303是分居字线两侧的，分别是图4A中字线302上侧的存储位单元的控制栅303连接在一起形成的第一控制栅极线在外围测试区II的延伸末端、图4A中字线302下侧的存储位单元的控制栅303连接在一起形成的第二控制栅极线在外围测试区II的延伸末端。

请参考图4D至4F，其中图4D、4F分别为形成第一金属互连层M1后的左、右侧的器件表面俯视图，图4E为沿图4D中的XX’线的剖面结构示意图。步骤S3主要是形成本发明用于闪存器件字线和控制栅极层之间的桥接漏电测试的第一金属互连层M1，具体地，在第一中间介质层ILD1上方沉积第二中间介质层ILD2，采用第一金属互连层的金属走线沟槽刻蚀工艺刻蚀第二中间介质层ILD2，形成第一金属互连沟槽，在第一金属互连沟槽中填充铜等金属，形成第一金属互连M1。其中，本发明的第一金属互连M1的具体制造过程与本领域技术人员熟知的金属互连工艺基本一样，在此不再赘述。本发明的第一金属互连M1的结构包括第一互连线M11、第二互连线M12、第三互连线M13、第四互连线M14四部分，其中M11、M12以及M13与下层的对应结构的连接方式，相比现有技术有所改变，具体地，请继续参考图4D和4E，第一互连线M11通过有源区线301漏区上的第一导电插塞304电接触，分别将字线302同侧的相邻有源区线的漏区两两一组连接，且字线302同侧的每条有源区线301不重复分组，同一条有源区线301在字线302两侧的漏区分组相错(即沿有源区线301长度方向排列的第一存储位单元和第二存储位单元外侧的漏区的分组相错)。结合图4D来具体说明，按照图4D从左至右的方向将有源区线301依次称为第一条有源区线、第二条有源区线、第三条有源区线、.......、第八条有源区线，并按照图4D从上至下的方向将第一互连线M11称为第一条第一互连线、第二条第一互连线、第三条第一互连线、第四条第一互连线。第一条第一互连线将第一条有源区线、第二条有源区线分为一组而实现两者在字线同侧的漏区连接，将第三条有源区线、第四条有源区线分为一组而实现两者在字线同侧的漏区连接，将第五条有源区线、第六条有源区线分为一组而实现两者在字线同侧的漏区连接，而第二条第一互连线将第二条有源区线、第三条有源区线分为一组而实现两者漏区连接、将第四条有源区线、第五条有源区线分为一组而两者在字线同侧的漏区连接，由此完成上方的第二条字线301两侧的有源区线上的漏区分组错位。请继续参考图4D、4E和4F，所述第一金属互连层M1的第二互连线M12通过核心存储区I一侧的第二导电插塞305与字线302连接，即图4D中第二互连线M12通常与字线303的结构一致，其左端部分电接触第二导电插塞305的顶部，而所述第一金属互连层M1的第三互连线M13通过核心存储区I另一侧的第三导电插塞310与所述控制栅极层303连接。

显然，此时M1已经完全具有了用于控制栅CG与字线WL、字线WL与位线BL以及位线BL与位线BL之间的桥接漏电测试的结构，即M12(连接WL)和M13(连接CG)用于控制栅CG与字线WL之间的桥接漏电测试，M12与M11(实现漏区连接，M11纵向上平行的部分构成位线BL)用于字线WL与位线BL之间的桥接漏电测试，M11用于实现位线BL与位线BL之间的桥接漏电测试，因此在M1制作完成后，就可以直接开始控制栅CG与字线WL、字线WL与位线BL以及位线BL与位线BL之间桥接漏电测试，无需等待后续的第二金属互连层、第三金属互连层制作完毕，同时能够及时发现问题，停止后续工艺，节约成本。在桥接漏电测试时，在M1引出的测试焊盘上施加测试电压，即M1与有源区线之间的相应结构之间是否存在漏电，即可测试出CG与WL之间、WL与BL之间以及BL与BL之间是否存在电流，当未检测到电流时，CG与WL之间、WL与BL之间以及BL与BL之间无桥接漏电，可以继续后续工艺，若检测到电流时，存在缺陷，停止后续工艺制作，并及时调整后续晶圆的制造工艺参数。

显然，上述技术方案由于改变了第一金属互连层与字线、控制栅极和有源区线中漏区的连接方式，所以可以在第一金属互连层制造完成后直接进行字线和控制栅极、字线与位线、位线与位线之间的桥接漏电测试，将闪存器件的字线与控制栅、字线与位线、位线与位线之间的桥接漏电测试提前，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间。因此能够简化制程，降低失效分析所花费的时间和工艺成本。

本实施例的闪存器件测试结构的制造方法还形成了用于闪存器件出厂封装的第二金属互连层，具体过程包括：

S4，在所述第二中间介质层以及第一金属互连层上方沉积第三中间介质层，在所述第三中间介质层中形成电接触所述第一互连线顶部的第四导电插塞；

S5，在所述第三中间介质层以及第四导电插塞上方沉积第四中间介质层，在所述第四中间介质层中形成与第四导电插塞顶部电接触的第二金属互连层。

请参考图4G和4H，步骤S4主要是为了实现后续的第二层金属互连层M2与M1之间的导电插塞。具体地，在M1和ILD2的上方沉积形成第三中间介质层ILD3，采用金属互连工艺的接触通孔刻蚀工艺刻蚀第三中间介质层ILD3，在第三中间介质层ILD3中形成贯穿至第一互连线M11顶部表面的接触通孔，在接触通孔中填充导电金属，形成第四导电插塞312。

请继续参考图4G和4H，步骤S5主要是形成第二金属互连层M2，且M2与M11通过下方第四导电插塞312电连接。具体地，在M2和ILD3的上方沉积第四中间介质层ILD4，采用第一金属互连层的金属走线沟槽刻蚀工艺刻蚀第四中间介质层ILD4，形成第二金属互连沟槽，在第二金属互连沟槽中填充铜等金属，形成第二金属互连M2。其中M2的位线互连线M21底部电接触第四导电插塞312顶部。

M2在核心存储区中可以直接连接相邻的M11，在外围测试区中无需连接控制栅极层底部，显然，第一金属互连层M1与有源区线301、字线302、控制栅极线之间的连接方式简化了M2与M1的连接，降低了工艺成本。

在本发明的其他实施例中，为了将分栅式存储单元阵列的各条控制栅极线引出，用于其余的测试，例如耐擦写能力测试等，请继续参考图4G和4H，第一中间介质层ILD1中还形成分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞311，所述第一金属互连层M1的第四互连线M14电接触第五导电插塞311的顶部；在所述第三中间介质层ILD3中还形成有电接触第四互连线M14顶部的第六导电插塞313，所述第二金属互连层M2的控制栅互连线M22电接触第六导电插塞313的顶部。

请参考图4A至4G，本发明还提供一种闪存器件测试结构，形成于具有分栅式存储单元阵列的半导体衬底300上方，所述分栅式存储单元阵列形成于所述半导体衬底300的核心存储区I的多条纵向平行排列的有源区线301上，包括多条横向平行排列并与有源区线垂直相交的字线302、多对沿所述有源区线301长度方向排列并分居每条字线302两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线302的有源区线301中分别形成有漏区301a，所述闪存器件测试结构包括：分别接触所述漏区301a顶部的第一导电插塞304、接触所述字线302顶部的第二导电插塞305以及接触所述半导体衬底300的外围测试区II中保留的控制栅极层303的第三导电插塞310，且第二导电插塞305和第三导电插塞310的位置分居核心存储区I的两个相对侧，所述控制栅极层303与分居每条字线302两侧的第一存储位单元和第二存储位单元的控制栅通过同一道沉积工艺形成；分别电接触第一、二、三导电插塞顶部的第一金属互连层M1，所述第一金属互连层M1的第一互连线M11分别将字线302同侧的相邻漏区301a两两一组连接，字线302同侧的每个漏区301a不重复分组，同一条有源区线301在字线302两侧的漏区301a的分组相错，所述第一金属互连层M1的第二互连线M12通过核心存储区I一侧的第二导电插塞305与字线302连接，所述第一金属互连层M1的第三互连线M13通过核心存储区I另一侧的第三导电插塞310与所述控制栅极层303连接；电接触所述第一互连线M11顶部的第四导电插塞312；以及与第四导电插塞312顶部电接触的第二金属互连层M2。

其中，多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别连接成第一控制栅极线和第二控制栅极线。所述测试结构还包括分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞311，所述第一金属互连层M1的第四互连线M14电接触第五导电插塞311的顶部；以及电接触所述第四互连线M14顶部的第六导电插塞313，所述第二金属互连层M2的控制栅互连线M22电接触第六导电插塞313的顶部。

综上所述，本发明的闪存器件测试结构及其制造方法，在第一金属互连层制造完成后就可以直接进行字线和控制栅极之间的桥接漏电测试，在第二金属互连层制作完成后就可以直接进行字线与位线、位线与位线之间的桥接漏电测试，节约了现有技术中等待第二金属互连层、第三金属互连层的制作时间，同时第一金属互连层的结构使得后续互连层的结构得以简化，因此能够简化制程，降低失效分析所花费的时间和工艺成本。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种闪存器件测试结构的制造方法，其特征在于，包括：

提供一定义有核心存储区和外围测试区的半导体衬底，所述核心存储区包括多条纵向平行排列的有源区线以及形成在所述有源区线上的分栅式存储单元阵列，所述分栅式存储单元阵列包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，外围测试区中保留有形成分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅时的控制栅极层；在形成有分栅式存储单元阵列的整个器件表面沉积第一中间介质层，在所述第一中间介质层中分别形成接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；

在所述第一中间介质层以及所有导电插塞上方沉积第二中间介质层，在所述第二中间介质层中形成与第一、二、三导电插塞顶部电接触的第一金属互连层，所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，每条字线同侧的各个漏区不重复分组，每字线两侧的同一条有源区线中的漏区分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接；

多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别形成第一控制栅极线和第二控制栅极线；

在所述第二中间介质层以及第一金属互连层上方沉积第三中间介质层，在所述第三中间介质层中形成电接触所述第一互连线顶部的第四导电插塞；

在所述第三中间介质层以及第四导电插塞上方沉积第四中间介质层，在所述第四中间介质层中形成与第四导电插塞顶部电接触的第二金属互连层。

2.如权利要求1所述的闪存器件测试结构的制造方法，其特征在于，在所述第一中间介质层中还形成分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞，所述第一金属互连层的第四互连线电接触第五导电插塞的顶部；在所述第三中间介质层中还形成有电接触第四互连线顶部的第六导电插塞，所述第二金属互连层的控制栅互连线电接触第六导电插塞的顶部。

3.如权利要求1所述的闪存器件测试结构的制造方法，其特征在于，在核心存储区形成分栅式存储单元阵列的步骤包括：

刻蚀核心存储区的半导体衬底，形成纵向排列的多条有源区线；

在所述半导体衬底的整个表面上依次形成栅氧层、浮栅层、控制栅介质层、控制栅层和硬掩膜层；

依次刻蚀核心存储区的硬掩膜层、控制栅层、控制栅介质层，形成内侧墙开口；

在所述内侧墙开口侧壁形成内侧墙；

以硬掩膜层、控制栅层、控制栅介质层以及内侧墙为掩膜，刻蚀所述浮栅层，形成字线槽；

在所述字线槽中形成所述字线，所述字线与下方的有源区线以及两侧的浮栅层之间均有隔离氧化层；

依次刻蚀所述字线两侧的硬掩膜层、控制栅层、控制栅介质层、浮栅层以及栅氧层，形成分居所述字线两侧的所述第一存储位单元和第二存储位单元的控制栅和浮栅；

在所述字线、控制栅和浮栅的外侧形成外侧墙；

以所述控制栅、浮栅、字线以及两侧的外侧墙为掩膜，在远离所述字线的两侧的有源区线中进行离子注入以形成所述漏区。

4.如权利要求1所述的闪存器件测试结构的制造方法，其特征在于，在核心存储区形成分栅式存储单元阵列的步骤包括：

刻蚀核心存储区的半导体衬底，形成纵向排列的多条有源区线；

在所述半导体衬底的整个表面上依次形成栅氧层、浮栅层、控制栅介质层、控制栅层和硬掩膜层；

依次刻蚀核心存储区的硬掩膜层、控制栅层、控制栅介质层、浮栅层以及栅氧化层，形成所述第一存储位单元、第二存储位单元的控制栅和浮栅，第一存储位单元、第二存储位单元的浮栅、控制栅介质层、控制栅均具有间隔；

在所述间隔的内侧壁上形成所述第一存储位单元和第二存储位单元的内侧墙，两个内侧墙之间预留有字线槽；

在所述字线槽中形成所述字线，所述字线与下方的半导体衬底之间有隔离氧化层；

在所述字线、控制栅和浮栅的外侧形成外侧墙；

以所述控制栅、浮栅、字线以及两侧的外侧墙为掩膜，在远离所述字线的两侧的有源区线中进行离子注入以形成所述漏区。

5.如权利要求3所述的闪存器件测试结构的制造方法，其特征在于，所述隔离氧化层为所述栅氧层或形成所述内侧墙时沉积的氧化层。

6.一种闪存器件测试结构，形成于具有分栅式存储单元阵列的半导体衬底上方，其特征在于，所述分栅式存储单元阵列形成于所述半导体衬底的核心存储区的多条纵向平行排列的有源区线上，包括多条横向平行排列并与有源区线垂直相交的字线、多对沿所述有源区线长度方向排列并分居每条字线两侧的第一存储位单元和第二存储位单元，第一存储位单元和第二存储位单元下方远离所述字线的有源区线中分别形成有漏区，所述半导体衬底的外围测试区中保留有形成第一存储位单元和第二存储位单元的控制栅时的控制栅极层；所述闪存器件测试结构包括导电插塞和第一金属互连层，所述导电插塞包括接触所述漏区顶部的第一导电插塞、接触所述字线顶部的第二导电插塞以及接触所述控制栅极层的第三导电插塞，且第二导电插塞和第三导电插塞的位置分居核心存储区的两个相对侧；所述第一金属互连层的第一互连线分别将字线同侧的相邻有源区线的漏区两两一组连接，每条字线同侧的漏区不重复分组，每条字线两侧的同一条有源区线中的漏区分组相错，所述第一金属互连层的第二互连线通过核心存储区一侧的第二导电插塞与字线连接，所述第一金属互连层的第三互连线通过核心存储区另一侧的第三导电插塞与所述控制栅极层连接；

多对分居每条字线两侧的第一存储位单元和第二存储位单元的控制栅是连续的，分别连接成第一控制栅极线和第二控制栅极线；

所述测试结构还包括电接触所述第一互连线顶部的第四导电插塞；与第四导电插塞顶部电接触的第二金属互连层；分别与第一控制栅极线和第二控制栅极线在外围测试区中的延伸末端顶部电接触的第五导电插塞，所述第一金属互连层的第四互连线电接触第五导电插塞的顶部；以及电接触所述第四互连线顶部的第六导电插塞，所述第二金属互连层的控制栅互连线电接触第六导电插塞的顶部。