JPH07307448A - 半導体集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 トランジスタの自動レイアウトを実現する。 【構成】 まずネットを構成するトランジスタのサイズ
及びそれをＸ方向に配列したトランジスタ列のＸ方向及
びＹ方向サイズに関する制約条件となる理想モジュール
サイズに基づき設計対象に必要なトランジスタを配線長
が可及的に短くなる配置関係となるように配置した列を
示す情報を生成する（Ｓ１０１）。次に列情報に基づき
これが示す列のＸＹ各方向サイズを示す列サイズ情報を
生成する（Ｓ１０２〜Ｓ１０４）。次いで配置関係を変
更しないでそのトランジスタ列が列サイズ情報が示すＸ
Ｙ各方向サイズ内に収まるようトランジスタの並列化を
行う（Ｓ１０５）。配置処理の前或いは列サイズ決定処
理の後に、サイズ情報に基づき特定条件に従う設計対象
を構成するｐ・ｎペアのグループ化を行なうことも可能
である。配置処理は例えばミニ・カット法により実行す
る。 【効果】 大きさの異なるトランジスタの自動レイアウ
トをデッドスペース無く実現可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置の設
計方法に係り、具体的には設計対象のモジュールを多数
のトランジスタによりどのように形成するかというトラ
ンジスタレベルでの半導体集積回路装置の設計方法に関
する。

【０００２】

【従来の技術】従来、半導体集積回路装置のレイアウト
を設計する際にトランジスタレベルでの設計においては
手書きによるパターン設計が主であった。この手書きパ
ターンによるレイアウト設計においてはレイアウトすべ
き形状に合わせてトランジスタの形状を変形し、レイア
ウトするパターンを構成する各要素の形状・その変形可
能性・位置関係等を合わせて変形するようになってい
る。

【０００３】例えば、コンピュータ援用設計システム
（Computer Aided Design System−CAD system−）を用
いて、半導体チップを構成するモジュールを自動設計す
る場合には、モジュールを構成するトランジスタ幅が異
なるときであっても、そのままレイアウトを行なってい
たために、モジュールの一部分を構成するトランジスタ
列の個々のトランジスタの幅に凹凸ができてしまい、同
一の列でも全幅が短いトランジスタの端部の外側にはデ
ッドスペースが生じることになる。この詳細を図１２を
参照しながら具体的に説明する。

【０００４】図１２は従来のトランジスタのパターン設
計処理の概念を示す説明図であり、図１２（ａ）はパタ
ーン記号と回路記号の対応関係を、図１２（ｂ）はある
モジュールに配置されたトランジスタ列の一列を、図１
２（ｃ）は従来の並列化を行なった状態をそれぞれ示し
ている。

【０００５】まず、図１２（ａ）において、記号Ｇはゲ
ートを、Ｓはソースを、Ｄはドレインを示している。回
路としては図１２（ａ）の右側に示す構成を有するトラ
ンジスタのパターンは、図１２（ｂ）のようなトランジ
スタ列として配置され、このトランジスタ列を多数含む
ようにモジュールが構成される。図１２（ｂ）におい
て、符号ａ01，ａ02，…，ａ0iは１つのトランジスタ列
の半分を構成するｐｃｈトランジスタであり、符号ｂ0
1，ｂ02，…，ｂ0iは同じトランジスタ列の残りの半分
を構成するｎｃｈトランジスタである。このモジュール
の一部分としてのトランジスタ列についてトランジスタ
のサイズとレイアウトとによりデッドスペースＤＳがで
きてしまう状況を説明する。

【０００６】トランジスタ列のモジュール幅方向（以
下、Ｘ方向という）の長さはＸM であり、トランジスタ
列の幅方向（以下、Ｙ方向という）の長さはＹc であ
る。前述のように１つのトランジスタ列はｐｃｈ及びｎ
ｃｈのトランジスタを含む１対のトランジスタにより１
本毎の列となっているので、ｐｃｈ及びｎｃｈトランジ
スタ用のスペースのＹ方向の幅はＹt となっている。こ
の幅Ｙt とＹt との間の点線の領域はデッドスペースで
ある。また、個々の素子においてもトランジスタ列のｐ
ｃｈ側及びｎｃｈ側のそれぞれについて最も幅の長いト
ランジスタに比して幅が短い分だけそれぞれデッドスペ
ースＤＳが生じることになる。なお、図１２（ｂ）にお
いて、符号Ｘt はトランジスタのＸ方向の長さであり、
Ｘs は隣接するトランジスタとトランジスタとの間隙で
ある。ここで、トランジスタ幅とはパターン記号におけ
るトランジスタの幅方向（即ちＸ方向）の長さをいい、
トランジスタ長とは、パターン記号におけるトランジス
タの長さ方向（Ｙ方向）の長さをいう。図５は平面的に
略式表現されているが、５１１，５１２はトランジスタ
を表わしている。５１３はトランジスタ５１１のゲート
であり、そのゲート幅はＴｗ1 である。以下、トランジ
スタに関してはＹ方向をトランジスタ幅、Ｘ方向をトラ
ンジスタ長という。この各素子単位のデッドスペースＤ
Ｓは図１２（ｂ）における１点鎖線で囲まれた斜線の領
域をいう。

【０００７】このようなデッドスペースＤＳを無くすた
めに、トランジスタの並列化を行なうことがある。この
並列化とは、トランジスタを複数に分割したり、折曲げ
たりして、トランジスタ列を構成するトランジスタの特
にＹ方向サイズを合わせるようにすることである。しか
し、この並列化を行なうと、トランジスタ列のＸ方向の
サイズが変化することから、新たにデッドスペースが生
じてしまうこともある。図１２（ｃ）はその状態を示す
ものである。この図において、ｃ01，ｃ02，…は１列の
半分を構成するｐｃｈトランジスタ、ｄ01，ｄ02，…は
１列の半分を構成するｎｃｈトランジスタであり、ｐｃ
ｈトランジスタｃ021 〜ｃ023 、ｎｃｈトランジスタｄ
031 ，ｄ032 及びｐｃｈトランジスタｃ041 〜ｃ043 は
並列化した結果、得られたものである。このような分割
を行なった結果、ｐｃｈトランジスタｃ021 と対向する
ｎｃｈトランジスタ配置領域、ｐｃｈトランジスタｃ02
3と対向するｎｃｈトランジスタ配置領域、ｎｃｈトラ
ンジスタｄ032 と対向するｐｃｈトランジスタ配置領
域、ｐｃｈトランジスタｃ041 と対向するｎｃｈトラン
ジスタ配置領域には、新たなデッドスペースＤＳが形成
されることになる。

【０００８】このようなデッドスペースが生じた場合に
は、作業者がそのスペースを無くするように設計を再検
討する以外に方法はなく、このような場合、作業能率の
低下は免れない。

【０００９】以上のように従来の半導体集積回路装置の
設計方法では、トランジスタのＸ方向及びＹ方向に生ず
るデッドスペースを無くするのに有効な対策がなく、自
動化が非常に困難である、という問題もあった。

【００１０】上述のデッドスペースをなるべく少なくす
るために、アメリカ電気・電子学会（Institute of Ele
ctrical and Electronics Engineers −IEEE）の“コン
ピュータ援用設計についての国際会議［１９８９］予講
集（International Conference on Computer Aided Des
ign −ICCAD −）”第３４０ないし３４３頁に開示され
た“ＣＬＥＯ：ＣＭＯＳレイアウト生成器（CLEO：a CM
OS Layout Generator）”が提案されている。

【００１１】このＣＬＥＯは、モジュール幅及び各列の
高さを決定し、列の高さに基づいて所望の構成のトラン
ジスタをどの列に配置することができるかを検討する。
この検討においては決定されたモジュール幅及び各列の
高さに合わせてトランジスタの配列関係を変更し、か
つ、必要に応じて特定の部分に配置されるトランジスタ
の並列化が行なわれる。

【００１２】しかしながら、上記のような先行技術によ
れば、決定された列の形状（モジュール幅及び列の高
さ）に合わせてトランジスタの配置関係を変更したり素
子の並列化を行なったりしているために、実際のトラン
ジスタの配列と本来のトランジスタの配列とが大きく相
違してしまうことがあり、回路設計上好ましくないばか
りでなく、配線量の増加を招く場合もあるため全体的な
省スペースの点からも好ましくない場合もあった。

【００１３】

【発明が解決しようとする課題】本発明は上記従来技術
の有する問題点に鑑みてなされたもので、トランジスタ
列毎に最適なトランジスタ列高さを決定し、該高さより
大きなトランジスタ幅をもつトランジスタの並列化（分
割・折曲げ）を行い、大きさの異なるトランジスタの自
動レイアウトをデッドスペース無く実現することにあ
る。

【００１４】具体的には、本発明は、トランジスタ列の
Ｙ方向寸法の違いによる凹凸が原因で生ずるデッドスペ
ースを無くすことができる半導体集積回路装置の設計方
法を提供することを目的とする。

【００１５】また、本発明は、トランジスタを並列化し
たときに、隣接するトランジスタとの間に生ずるデッド
スペースを無くすことができる半導体集積回路装置の設
計方法を提供することを目的とする。

【００１６】しかしながら、上記のような先行技術によ
れば、決定された列の形状（モジュール幅及び列の高
さ）に合わせてトランジスタの配置関係を変更したり素
子の並列化を行なったりしているために、実際のトラン
ジスタの配列と本来のトランジスタの配列とが置きく相
違してしまうことがああり、回路設計上好ましくないば
かりでなく、配線量の増加を招く場合もあるため全体的
な省スペースの点からも好ましくない場合もあった。

【００１７】

【課題を解決するための手段】本発明の半導体集積回路
装置の設計方法は、トランジスタのネットを構成する各
種トランジスタのサイズ情報及び該各種トランジスタを
Ｘ方向に配列してなるトランジスタ列のＸ方向のサイズ
及び該Ｘ方向に直交するＹ方向のサイズに関する制約条
件となる理想モジュールサイズ情報に基づいて設計対象
トランジスタ列の構成に必要なトランジスタを配線長が
可及的に短くなるように配置したトランジスタ列を示す
列情報を生成する配置ステップと、前記列情報に基づい
て該列情報が示すトランジスタ列のＸ方向及びＹ方向の
サイズを示す列サイズ情報を生成する列サイズ決定ステ
ップと、前記列情報が示すトランジスタ列が前記列サイ
ズ情報が示すＸ方向及びＹ方向のサイズ内に収まるよう
に該トランジスタ列を構成するトランジスタの並列化を
行なう並列化ステップとを含むことを特徴とする。

【００１８】また、本発明の半導体集積回路装置の設計
方法は、配置ステップの前あるいは列サイズ決定ステッ
プの後に、理想モジュールサイズ情報に基づいて特定の
条件に従った設計対象モジュールを構成するトランジス
タのｐ・ｎペアのグループ化を行なうステップを含む構
成とすることができる。

【００１９】また、この発明に係る半導体集積回路の設
計方法においては、前記列情報を生成する配置ステップ
として理想モジュールサイズのＸ方向サイズよりも小さ
い幅で配置するようにしても良い。

【００２０】さらに、この発明に係る半導体集積回路の
設計方法においては、列情報を生成する配置ステップと
してネットのつながりをより重視して配置するようにし
ても良い。

【００２１】さらにまた、この発明に係る半導体集積回
路の設計方法においては、列サイズ決定ステップとして
理想モジュールサイズのＸ方向サイズになる様にすべて
のトランジスタ列のＹ方向サイズを決定するようにして
も良い。

【００２２】そして、この発明に係る半導体集積回路の
設計方法においては、列サイズ決定ステップとして一番
長いトランジスタ列が理想モジュールサイズのＸ方向サ
イズと一致した場合、理想モジュールサイズのＸ方向サ
イズになる様にすべてのトランジスタ列のＹ方向サイズ
を決定するようにしても良い。

【００２３】最後に、この発明に係る半導体集積回路の
設計方法においては、列サイズ決定ステップとして、理
想モジュールのＹ方向サイズが規定されていた時に各ト
ランジスタ列のＹ方向サイズを一定又はその総和が理想
モジュールサイズのＹ方向サイズとなる様に決定するよ
うにしても良い。

【００２４】

【作用】配置ステップは、カット数を最少にするように
ｐ・ｎペアの集合を細分化してゆくことによりｐ・ｎペ
アの配置を決定するミニ・カット法により配置処理を実
行するものとして構成することができる。また、配置は
ミニ・カット法のみならず、その他の従来使用されてい
る配置手法を適用することが可能である。

【００２５】本発明によれば、トランジスタ列毎にその
最適なＸ方向及びＹ方向サイズを決定し、このＸ方向及
びＹ方向サイズよりも大きなトランジスタ幅をもつトラ
ンジスタについて並列化を行なうようになっているた
め、大きさの異なるトランジスタの自動レイアウトをデ
ッドスペース無く実現することができる。

【００２６】

【実施例】以下、この発明に係る半導体集積回路装置の
設計方法の好適な実施例について、添付図面を参照しな
がら詳細に説明する。

【００２７】本発明の実施例について説明する前に、ま
ず、設計の対象となるトランジスタモジュール及び各実
施例の説明において取扱う各部分のサイズの概念につい
て説明する。図２は１モジュールの設計において取扱う
各部のサイズの概念について図解するものである。この
図において、６０はモジュール、６１〜６３はそのモジ
ュール６０を構成するトランジスタ列である。トランジ
スタ列６１はｎ１個の要素モジュール６１１〜６１３か
らなり、トランジスタ列６２はｎ２個の要素モジュール
トランジスタペア６２１〜６２２からなり、トランジス
タ列６３はｎ３個のトランジスタペア６３１〜６３２か
らなっている。ＸM はモジュール６０のＸ方向の寸法、
Ｙc はトランジスタ列のＹ方向の寸法、Ｘp はトランジ
スタペア６１１〜６３２のＸ方向の寸法、Ｔl はトラン
ジスタのＸ方向の寸法（即ち、トランジスタ長）、Ｔw
はトランジスタのＹ方向の寸法（即ち、トランジスタ
幅）、Ｘs はトランジスタとトランジスタとの配置間隔
（Ｘ方向寸法）をそれぞれ示すものである。Ｔl 、Ｘs
は最小寸法であればよく、可変であるが、説明の簡単化
のために一定とする。即ち、図２においてトランジスタ
長Ｔl と必要とする配置間隔Ｘs の和であるＸp は、す
べてトランジスタペアで一定である。

【００２８】そして、図１は本発明の第１実施例に係る
自動設計方法の流れを示すフローチャートである。ま
ず、ステップＳ１０１において、ネット記述データ１０
１と、モジュールの理想形状データ１０２とからトラン
ジスタの配置を決定する。ネット記述データ１０１には
トランジスタ同士の接続を示す記述と、図３（ａ）に示
される各トランジスタペア７１０１〜７１１１を構成し
ている各々のトランジスタのＸ方向サイズＴl （トラン
ジスタ長）、Ｙ方向サイズＴw （トランジスタ幅）など
の条件データと、からなっている。モジュール理想形状
データ１０２には、図３に示されるモジュール７１のＸ
方向及びＹ方向のサイズの比（ＸM0／ＹM0）、または、
Ｘ方向のサイズ、Ｙ方向のサイズの上限値が含まれてい
る。

【００２９】このステップＳ１０１においては、ｐｃｈ
型トランジスタ、ｎｃｈ型トランジスタについてそれぞ
れ列状に配置を行なう。配置は、カット数を最小にする
ようにトランジスタペアの集合を細分化していくことに
よって、その位置を決定するミニカット（mini-cut）法
等、ネットの接続関係を考慮し、配線長を短くするもの
ならどの様な手法を用いても良い。各列のＸ方向サイズ
ＸM はモジュール理想形状データ１０２で直接得られる
か、または、モジュール理想形状データ１０２から推測
できるレイアウトパターンのＸ方向サイズであるモジュ
ール理想長ＸM0を越えないようにするだけでよく、ネッ
トのつながりをより多く考慮して配置する。

【００３０】次に、ステップＳ１０２において、ステッ
プＳ１０１により配置されたトランジスタ列のそれぞれ
Ｙ方向のサイズＹc1〜Ｙc3と、各トランジスタ列ごとの
トランジスタのＸ方向サイズＸc1〜Ｘc3（ｎi を該トラ
ンジスタ列ｉにおけるトランジスタの個数としたときＸ
ci＝ni・Ｘp ）を算出する（図４（ａ））。

【００３１】次いで、ステップＳ１０３において、トラ
ンジスタ列の、列毎のトランジスタのＸ方向サイズＸc1
〜Ｘc3と理想モジュール形状とから、モジュールＸ方向
サイズＸM を決定することとなる（図４（ｂ））。

【００３２】その後、ステップＳ１０４において、決め
られたトランジスタ列のＹ方向の寸法ＹC1よりも大きな
Ｙ方向サイズを有するトランジスタは並列化または折曲
げを行なうため、各トランジスタペア列ごとのＹ方向の
サイズを決定する。図４はこのサイズの決定を概念的に
示したもので、モジュールのＸ方向サイズとトランジス
タペアののＸ方向サイズとは、例えば、図４（ａ）に示
すような関係となり、トランジスタペアのＸ方向サイズ
Ｘp11 〜Ｘp14 またはＸp21 〜Ｘp23 またはＸp31 〜Ｘ
p34 を加えたものが各列のＸ方向サイズとなる。また、
Ｙc1〜Ｙc3は各列のＹ方向サイズである。ステップＳ１
０４では、これらのＸ方向及びＹ方向サイズＸp11 〜Ｘ
p14 またはＸp21 〜Ｘp23 またはＸp31 〜Ｘp34 、Ｙc1
〜Ｙc3を求めることとなる。この図４（ａ）に示すケー
スはモジュールとして完全な矩形となるように決定する
場合であり、また、モジュール理想形状とレイアウト形
状とが一致する理想的な場合を示している。このモジュ
ールのＸ方向及びＹ方向のサイズ決定処理はモジュール
全体として完全な矩形になるように決定する場合に限ら
れない。図４（ｂ）はＸ方向サイズだけトランジスタペ
ア列毎に決定するようにしたものであり、このような手
法はＸ方向の形状に余裕がある場合またはＹ方向のサイ
ズが固定されている場合に適している。また、図４
（ｃ）はＸ方向及びＹ方向の両サイズ共にトランジスタ
ペア列毎に決定するようにしたもので、これはＸ方向及
びＹ方向の両方向について設計形状に余裕がある場合に
適している。

【００３３】トランジスタ高さＴw2の計算法の一例をあ
げる。トランジスタのＹ方向サイズＴw1はＷの倍数、ト
ランジスタペアのＸ方向サイズをＸp とする。ここで、
Ｗは設計ル−ルにより許容されたトランジスタ幅の最小
値の正数倍の大きさである。Ｗは並列化後のトランジス
タ幅の最小値として設定される値である。配置されたト
ランジスタペア列のＸ方向サイズＸciが該モジュール幅
ＸM0以下のトランジスタペア列全てに対して、該各トラ
ンジスタ列にそれぞれ属するトランジスタのＹ方向サイ
ズ（トランジスタ幅）の総和をＴtwとすると、仮トラン
ジスタ列高さ（Ｙ方向の寸法）Ｙtci をＴtw／（ＸMO／
Ｘp ）に最も近いＷの２ｎ倍の数とする。このトランジ
スタ列中のトランジスタで、そのＹ方向サイズＴw1がＴ
w2＝Ｙtci ／２を越えるものであるときの、そのトラン
ジスタを折曲げたときのトランジスタのＸ方向サイズの
和Ｘci' を計算し、これがモジュール幅ＸM0を越えた場
合にはＴw2をｗだけ大きくする。これをトランジスタ列
のＸ方向サイズＸC1' がモジュールのＸ方向サイズＸM0
以下で最大になるまで繰返し、このときのＴw2がトラン
ジスタの折曲げ幅となる。これは、Ｐチャンネルトラン
ジスタ、Ｎチャンネルトランジスタそれぞれの折曲げ幅
を同じにした例であり、この折り曲げ幅の割合を変える
ことも可能である。上記の例はＸ方向サイズの制約が厳
しい時に適している。また、配置後の列幅が理想モジュ
ールサイズ内におさまっている場合は、短い列のＸ方向
サイズを最も幅の列の長い列に合わせて決定し、これに
合わせて各列のＴw2を決定すれば、Ｘ方向・Ｙ方向、両
方向のスペースの無駄を少なくできる。図４（ｂ）の場
合のように、のＸ方向に余裕があって各列の幅が多少違
っても良い場合や、Ｙ方向のサイズの制約が厳しい場合
等は、Ｔw2を列中で最も小さなトランジスタ幅やＷのｎ
（１以上の正数）倍の固定値として決めておく事もでき
る。Ｔw2を固定値とした場合にはモジュールの高さを固
定する事が可能である。Ｔw2を列中で最も小さなトラン
ジスタ幅とした場合には図４（ｃ）の様にＸ方向のサイ
ズの差を固定値の場合よりも少なく抑えられ、各列の高
さＹcnをスペースの無駄の少ない値にできる。

【００３４】次に、ステップＳ１０５において、各トラ
ンジスタ列のＹ方向サイズＴw2を越えるＹ方向サイズＴ
w1を持つトランジスタは、（Ｔw1／Ｔw2）個に、また、
トランジスタのＹ方向サイズＴw がトランジスタ列のＹ
方向サイズＴw2で割切れない場合は（Ｔw1／Ｔw2＋１）
個に並列化して並べる。図３（ｃ）に示すように、例え
ば、１個のトランジスタ７３を３個のトランジスタ７３
１〜７３３に分割し、それらをゲート共通で並列に接続
することとなる。図５は並列化の各種態様を示したもの
で、図５（ａ）はトランジスタの並列化前（原状態）、
同図（ｂ）〜（ｄ）は並列化後の状態を示している。図
５（ａ）に示すように、トランジスタのＹ方向サイズＴ
w1がトランジスタ列の理想Ｙ方向サイズＴw2より大きい
場合にその並列化を行なうことになるが、この場合、分
割並列化（ｂ）・（ｃ）、折曲げ並列化（ｄ）のいずれ
かを選定することができる。分割並列化の場合にはＹ方
向サイズＴw1に応じて、図５（ｂ）に示すようにＹ方向
サイズＴw21 の３個のトランジスタに分割並列化した
り、図５（ｃ）に示すようにＹ方向サイズＴw22 の２個
のトランジスタに分割並列化する等、任意の個数に分割
することができる。また、折曲げ並列化の場合にＹ方向
サイズＴw2に応じてそのＹ方向サイズＴw23 を決定し、
折曲げることとなる。以上の操作から分かるように、ト
ランジスタ列のＹ方向サイズＴw1によってトランジスタ
列のＸ方向サイズＸM は調整できるので、トランジスタ
の配置は従来に比べトランジスタ列の幅よりもネットの
つながりをより重視して行なうことが可能である。

【００３５】上記の例はＸ方向サイズの制約が厳しい時
に適している。また、配置後の列幅が理想モジュールサ
イズ内におさまっている場合は、短い列のＸ方向サイズ
を最も幅の長い列に合わせて決定し、これに合わせて各
列のＴw2を決定すれば、Ｘ方向及びＹ方向の両方向にお
けるスペースの無駄をより少なくすることができる。

【００３６】図４（ｂ）の場合のように、Ｘ方向に余裕
があって各列の幅が多少違っていても良い場合や、Ｙ方
向のサイズの制約が厳しい場合等は、Ｔw2を列中で最も
小さなトランジスタ幅やＷのｎ（１以上の正数）倍の固
定値として決めておくこともできる。Ｔw2を固定値とし
た場合にはモジュールの高さを固定することが可能であ
る。Ｔw2を列中で最も小さなトランジスタ幅とした場合
には図４（ｃ）のようにＸ方向のサイズの差は固定値の
場合よりも少なく抑えられ、各列の高さＹcnはスペース
に生じる無駄が少なくなるような値に設定できる。

【００３７】次に、ステップＳ１０６において、モジュ
ールを構成する全てのトランジスタ列についてその列の
Ｙ方向のサイズの決定（ステップＳ１０４）と、各列ご
とのトランジスタの並列化（Ｓ１０５）とが終了してい
るか否かが判断される。ステップＳ１０６の判断の結
果、何れかのトランジスタ列についてサイズの決定及び
並列化が終了していないものと判断された場合には、処
理が未終了のトランジスタ列についてステップＳ１０４
及びＳ１０５の処理動作を繰り返すことになる。また、
ステップＳ１０６の判断の結果、ステップＳ１０４及び
Ｓ１０５の処理が終了しているものと判断された場合に
は、処理動作はステップＳ１０７へと進むことになる。

【００３８】次に、ステップＳ１０７において、図６に
示すように従来の方法で配線を行ない、所望のレイアウ
トパターンを得ることができる。図６はその配線例を回
路例と共に示すもので、ここでは図６（ａ）に示す４個
のトランジスタ１〜４からなる回路例について、同図
（ｂ）に示すように配線する例を示したものである。ト
ランジスタ１，３はｐＭＯＳ、トランジスタ２，４はｎ
ＭＯＳである。このような回路を形成する場合、図６
（ｂ）に示すように、２組のｐ・ｎペアからなる隣接ト
ランジスタが使用され、極力その配線が簡素なものとな
るようにパターン設計される。以上のように本第１実施
例によれば、トランジスタ列毎にその最適なＸ方向及び
Ｙ方向サイズを決定し、このＸ方向及びＹ方向サイズよ
りも大きなトランジスタ幅をもつトランジスタについて
並列化を行なうようになっているため、大きさの異なる
トランジスタの自動レイアウトをデッドスペース無く実
現することができることとなる。

【００３９】図７は本発明の第２実施例に係る半導体集
積回路装置の設計方法を示すものである。トランジスタ
の並列化を行なった場合、ペアで配置したｐｃｈトラン
ジスタとｎｃｈトランジスタとのＸ方向のサイズＴwp，
Ｔwnが大きく違うとその位置にずれを生じ、最終的な配
置関係が遠くなってしまう場合がある。また、ゲート間
をポリシリコン層で接続した場合の容量やスキューを考
え、図８（ｃ）に示すように、ｐ・ｎペアのトランジス
タを向かい合わせに配置するとデッドスペースＤＳ1 〜
ＤＳ8 が生じてしまう。第２実施例ではこの問題を解決
するもので、図８（ｄ）に示すように、トランジスタの
並列化もしくは折曲げた後にトランジスタペアのｐ・ｎ
のＸ方向サイズの大きさが異なってもデッドスペースが
できないようにペアをグループ化し、これを隣接させて
配置する。図８（ｄ）に示すように、デッドスペースＤ
Ｓ1 〜ＤＳ8 はそれぞれ有効利用され、スペースの無駄
がなくなる。

【００４０】グループ化の方法として、まず、ｐ・ｎペ
アそれぞれのトランジスタの幅Ｔwの和が同じになるペ
アをグループにする。このペアは、まず、ネット情報２
０１から、ｐ・ｎペアそれぞれのトランジスタのＹ方向
サイズＴw の和がほぼ同じになるトランジスタのｐ・ｎ
ペアの集合、即ち、ｐｃｈトランジスタのトランジスタ
のＹ方向サイズＴwpがａ1 、ｎｃｈトランジスタのＹ方
向サイズＴwnがｂ1 のペアの集合（集合Ｓ1 ）と、ｐｃ
ｈトランジスタのトランジスタＹ方向サイズＴwpがａ2
、ｎｃｈトランジスタのトランジスタＹ方向サイズＴw
nがｂ2 のペアの集合（集合Ｓ2 ）とを全て抽出する。
集合Ｓ1 と集合Ｓ2 とからそれぞれネットの接続度の高
いペアの集合を全て抽出する。図８（ａ）、（ｂ）はそ
の様子を概念的に示すものであり、図８（ａ）に示すよ
うに各種サイズのトランジスタが存在するとした場合、
そのｐ・ｎペアとしてのＹ方向サイズがほぼ同じとなる
組合わせを追及した結果、Ａ，Ｂ，Ｃ及びＤの各グルー
プに分けられたもので、図８（ｂ）は、これを配置換え
した状態を示しているものである。集合Ｓ1 ，Ｓ2 とか
ら、これらからそれぞれネットの接続度の高いペア一組
ずつを組み合わせ、これをグループとする。

【００４１】また、グループ化の別の方法として、ｐｃ
ｈトランジスタの基準幅がＴwp、ｎｃｈトランジスタの
基準幅がＴwnであるとき、ｐｃｈトランジスタの幅Ｔwp
1 、ｎｃｈトランジスタの幅Ｔwn1 が Ｔwp＊（ｎ1 −１）＜Ｔwp1 ≦Ｔwp＊ｎ1 Ｔwp＊（ｎ2 −１）＜Ｔwn1 ≦Ｔwn＊ｎ2 であるｐ・ｎペアの集合Ｓ1 と、ｐｃｈトランジスタの
幅Ｔwp2 、ｎｃｈトランジスタの幅Ｔwn2 が Ｔwp＊（ｎ2 −１）＜Ｔwp2 ≦Ｔwp＊ｎ2 Ｔwn＊（ｎ1 −１）＜Ｔwn2 ≦Ｔwn＊ｎ1 であるｐ・ｎペアの集合Ｓ２とを全て抽出し、集合Ｓ
１，Ｓ２からそれぞれネットの接続度の高いペア一組ず
つを組み合わせ、これをグループとする。ｐ・ｎトラン
ジスタの基準幅Ｔwp，Ｔwnが、ｐ・ｎトランジスタそれ
ぞれの平均のＹ方向サイズ（トランジスタ幅）や、それ
ぞれの最小サイズ、トランジスタ列の高さの予測値の平
均等を自由に設定できる。次のステップＳ２０２のトラ
ンジスタ配置では、グループは隣合わせに配置する。以
下のステップＳ２０３からステップＳ２０８の処理は第
１実施例と同様に行なうこととなる。

【００４２】図９は本発明の第３実施例に係る半導体集
積回路装置の設計方法を示すもので、ここでは、トラン
ジスタのグループ化を、上記第２実施例とは異なり、ト
ランジスタ配置処理、各種サイズの決定処理を実行した
後に行なうようになっていることを特徴とする。まず、
Ｓ３０１〜Ｓ０４までは第１実施例と同様に行なう。因
みに、Ｓ３０１はＳ１０１に対応し、また、Ｓ３０２は
Ｓ１０２に、Ｓ３０３はＳ１０３に、Ｓ３０４はＳ１０
４にそれぞれ対応する。そして、Ｓ３０５において、各
トランジスタ列毎にそのトランジスタ列の高さから、ｐ
ｃｈトランジスタとｎｃｈトランジスタのサイズの違い
によりデッドスペースができるトランジスタペアを空き
領域とネットの接続度とをパラメータとしてグループ化
する。

【００４３】例えば、その一例として、ｐｃｈトランジ
スタ列のＹ方向サイズがＹcp、ｎｃｈトランジスタ列の
Ｙ方向サイズがＹcnであるとき）、ｐｃｈトランジスタ
のＹ方向サイズ（トランジスタ長）Ｔwp1 、ｎｃｈトラ
ンジスタのＸ方向サイズ（トランジスタ幅）Ｔwn1 が、 Ｔwp＊（ｎ1 −１）＜Ｔwp1 ≦Ｔwp＊ｎ1 Ｔwp＊（ｎ2 −１）＜Ｔwn1 ≦Ｔwn＊ｎ2 であるペアの集合Ｓ１と、ｐｃｈトランジスタのＹ方向
サイズ（トランジスタ幅）Ｔwp2 、ｎｃｈトランジスタ
のＹ方向サイズ（トランジスタ幅）Ｔwn2 が、 Ｙcp＊（ｎ2 −１）＜Ｔwp2 ≦Ｙcp＊ｎ2 Ｙcn＊（ｎ1 −１）＜Ｔwn2 ≦Ｙcn＊ｎ1 であるペアの集合Ｓ２とを該トランジスタ列に属する全
てのトランジスタから抽出し、集合Ｓ１とＳ２とからそ
れぞれネットの接続度の高いペア一組ずつを組み合わ
せ、これをグループとする。

【００４４】また別の例として、ｐｃｈトランジスタ列
のＹ方向サイズがＹcp、ｎｃｈトランジスタ列のＹ方向
サイズがＹcnであるとき、 ｎ1 ＋ｎ4 ＝ｎ2 ＋ｎ3 なる関係のｎ1 ，ｎ2 ，ｎ3 ，ｎ4 に対し、ｐｃｈトラ
ンジスタのＹ方向サイズＴwp1 、ｎｃｈトランジスタの
Ｙ方向サイズＴwn1 が Ｙcp＊（ｎ1 −１）＜Ｔwp2 ≦Ｙcp＊ｎ1 Ｙcn＊（ｎ2 −１）＜Ｔwn1 ≦Ｔcn＊ｎ2 であるペアの集合Ｓ１と、ｐｃｈトランジスタのＹ方向
のサイズ（トランジスタ幅）Ｔwp2 、ｎｃｈトランジス
タのＹ方向のサイズ（トランジスタ幅）Ｔwn2 が Ｙcp＊（ｎ3 −１）＜Ｔwp2 ≦Ｙcp＊ｎ3 Ｙcn＊（ｎ4 −１）＜Ｔwn2 ≦Ｙcn＊ｎ4 であるペアの集合Ｓ２とを該トランジスタ列に属する全
てのトランジスタから抽出する。集合Ｓ１，Ｓ２からそ
れぞれネットの接続度の高いペア一組ずつを組合わせ、
これをグループとする。さらに、ステップＳ３０６で、
各グループに属するトランジスタペアが隣同士になるよ
うにトランジスタの配置の入替えを行なう。以下、ステ
ップＳ３０７〜Ｓ３０９までを第１実施例および第２実
施例と同様に行なう。因みに、ステップＳ３０７はステ
ップＳ１０５、ステップＳ３０８はステップＳ１０６、
ステップＳ３０９はステップＳ１０７にそれぞれ対応す
るものとなる。

【００４５】図１０及び図１１は、この発明に係る半導
体集積回路装置の設計方法により設計された装置の効果
を並列化を行なわない通常のモジュール、従来の並列化
モジュール及び本発明による並列化モジュールの三者の
比較の下に示す表である。図１０より明らかなように、
本発明による並列化処理においては、モジュール幅の最
大値が並列化を行なわないものより約４２％、従来の並
列化よりも約３４％増えているが、列の合計値では並列
化を行なわないものの約１／６、従来の並列化よりも約
５／８短くなっている。

【００４６】このため、図１１に示すように各タイプ
（Ａ）（Ｂ）（Ｃ）の面積は、本発明による並列化モジ
ュールのものが並列化を行なわないものの約２／９、従
来のものの約４／５まで縮小できるという優れた効果を
奏する。

【００４７】

【発明の効果】以上説明したように本発明によれば、ト
ランジスタ列毎に最適なトランジスタ列のＹ方向のサイ
ズを決定し、このＹ方向のサイズより大きなＹ方向のサ
イズを有するトランジスタは並列化（分割・折曲げ）を
行なって、大きさの異なるトランジスタの自動レイアウ
トをデッドスペースをもたせずに実現することができ
る。

【００４８】すなわち、本発明は、並列化によってトラ
ンジスタ列のＹ方向の寸法の違いによる凹凸が原因とな
って生ずるデッドスペースを無くすことができ、かつト
ランジスタを並列化したときに、隣接するトランジスタ
との間に生ずるデッドスペースも無くすように隣接トラ
ンジスタを決定するようになっているために、本発明の
ステップを踏むことで、大きさの異なるトランジスタで
あってもデッドスペースの無いレイアウトを確実に実現
することができ、設計の自動化実現に大きく貢献できる
ものとなっている。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路装置
の設計方法を実現するコンピュータ処理の内容を示すフ
ローチャートである。

【図２】本発明で処理対象とするトランジスタモジュー
ルの概要を示すモジュール模式図である。

【図３】図１に示す方法に従う設計手順を示す説明図で
ある。

【図４】図１で示す方法に従う設計手順におけるモジュ
ールサイズの決定を概念的に示す模式図である。

【図５】図１に示す方法に従う設計手順における並列化
（分割、折曲げ）処理の概念を示す模式図である。

【図６】本発明で取扱うパターン記号と回路記号との関
係を示す説明図である。

【図７】本発明の第２実施例に係る半導体集積回路装置
の設計方法を実現するコンピュータ処理の内容を示すフ
ローチャートである。

【図８】図７及び図９に示す方法に従う設計手順におけ
るｐ・ｎペア決定処理の概念を示す説明図である。

【図９】本発明の第３実施例に係る半導体集積回路装置
の設計方法を実現するコンピュータ処理の内容を示すフ
ローチャートである。

【図１０】並列化をしない場合、従来の並列化の場合、
及び本発明による並列化の場合の各列のモジュール幅及
び高さ実験例を示す図表である。

【図１１】図１０のそれぞれの合計数値に基づいて求め
た各例の面積を示す図表である。

【図１２】従来のトランジスタパターン設計処理の概念
を示す説明図である。

【符号の説明】

Ｓ１０１，Ｓ２０２，Ｓ３０１ 配置処理 Ｓ１０３，Ｓ１０４，Ｓ２０３〜Ｓ２０５，Ｓ３０２〜
Ｓ３０４ 列サイズ決定処理 Ｓ１０５，Ｓ２０６，Ｓ３０７ 並列化処理 Ｓ２０１，Ｓ３０５ ｐ・ｎペア決定処理

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 21/82 Ｒ 27/04 Ａ

Claims (2)

【特許請求の範囲】
1. 【請求項１】トランジスタのネット記述とこれを構成す
   る各種トランジスタのサイズ情報及び該各種トランジス
   タをＸ方向に配列してなるトランジスタ列のＸ方向のサ
   イズ及び該Ｘ方向に直交するＹ方向のサイズに関する制
   約条件となる理想モジュールサイズ情報に基づいて設計
   対象トランジスタ列の構成に必要なトランジスタを配線
   長が可及的に短くなるように配置したトランジスタ列を
   示す列情報を生成する配置ステップと、 前記列情報に基づいて該列情報が示すトランジスタ列の
   Ｘ方向及びＹ方向のサイズを示す列サイズ情報を生成す
   る列サイズ決定ステップと、 前記列情報が示すトランジスタ列が前記列サイズ情報が
   示すＸ方向及びＹ方向のサイズ内に収まるように該トラ
   ンジスタ列を構成するトランジスタの並列化を行なう並
   列化ステップとを含むことを特徴とする半導体集積回路
   装置の設計方法。
2. 【請求項２】配置ステップの前あるいは列サイズ決定ス
   テップの後に、 理想モジュールサイズ情報に基づいて特定の条件に従っ
   た設計対象モジュールを構成するトランジスタのｐ・ｎ
   ペアのグループ化を行なうステップを含んでいることを
   特徴とする請求項１に記載の半導体集積回路装置の設計
   方法。