CN106874543B - 版图的lef图形处理方法 - Google Patents
版图的lef图形处理方法 Download PDFInfo
- Publication number
- CN106874543B CN106874543B CN201710004605.1A CN201710004605A CN106874543B CN 106874543 B CN106874543 B CN 106874543B CN 201710004605 A CN201710004605 A CN 201710004605A CN 106874543 B CN106874543 B CN 106874543B
- Authority
- CN
- China
- Prior art keywords
- rectangular area
- lef
- rectangular
- block
- numbering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/10—Segmentation; Edge detection
- G06T7/187—Segmentation; Edge detection involving region growing; involving region merging; involving connected component labelling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
本发明公开了一种版图的LEF图形处理方法,包括如下步骤:步骤一、将LEF图形分割成多个矩形区域块;步骤二、对各矩形区域块进行编号;步骤三、对矩形区域块进行合并得到面积更大的矩形区域块并用合并后的矩形区域块的图形替换合并前的矩形区域块的图形。本发明能减少LEF的数据并提高LEF的数据传输效率。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法,特别是涉及一种版图的LEF图形处理方法。
背景技术
IP模块是一种预先设计好的甚至已经过验证的具有某种确定作用的集成电路、器件或部件。客户芯片数据即版图数据中大多会调用生产厂商(Foundary)自主开发的IP模块,客户端使用的版图数据中需要合成IP模块的单元模块中只有物理库交换格式文件(Library exchange format,LEF),LEF主要定义了单元模块的物理信息,如单元面积大小,几何形状,布线层等物理信息,单元模块没有内部电路,需要合成IP模块的单元模块相当于一个仅有连接信息而无内部电路的IP黑盒。在流片之前需要将IP模块合成(或者称为并入)到客户端所提供的版图数据中,完整的数据合成需要由Foundary的工程师进行操作。这里的客户是指芯片的设计方,生产厂商接收客户的委托后进行芯片的具体生产;版图数据和IP模块数据的格式都为GDS格式。
在版图设计过程中,需要给客户提供一些LEF信息,从而能使客户根据LEF信息进行IP模块合成。这些LEF信息为布局布线工具提供了工艺信息和各个版图单元的几何特性,LEF信息一般包括:
1、器件单元(CELL)名、CELL边界和原点坐标;
2、引脚(PIN)名、金属层(Metal layer)和输入端(Input)/输出端(Output);
3、其他寄生参数等。
现在以一个实例来说明LEF信息的图形结构,如图1所示,是现有反相器的LEF图形,可以看到图1中,包括了输入端101,输出端102,电源端103,接地端104,图1中输入端也用I表示,输出端也用O表示,电源端也用VSS表示,接地端也用GND表示。其中输入端I具有矩形结构,电源端VSS、输出端O和接地端GND都不是矩形结构。
在对图1所示的LEF图形进行表示时,需要根据各块图形进行按矩形的分割,如图2所示,是现有方法对图1中的输出端102图形的分割图,现有的分割方法是根据LEF图形的多边形的顶点坐标进行分割,分割后由多个小的矩形区域块组成多边形结构的输出端102,如图2中的标记201所示的区域就表示了最小的矩形区域块。采用分割的方法虽然能够使得多边形的LEF图形用多个矩形图形表示,但是现有方法分割方法会带来图形的数据增加的问题,随着工艺的发展,现有方法会使版图的LEF数据越来越大。
发明内容
本发明所要解决的技术问题是版图的LEF图形处理方法,能减少LEF的数据并提高LEF的数据传输效率。
为解决上述技术问题,本发明提供的版图的LEF图形处理方法包括如下步骤:
步骤一、从版图按照LEF图形的顶点坐标将所述LEF图形分割成多个矩形区域块。
步骤二、对各所述矩形区域块进行编号。
步骤三、对邻近的所述矩形区域块进行合并得到面积更大的矩形区域块,用面积更大的所述矩形区域块的图形替换合并前的各所述矩形区域块的图形,以减少所述LEF图形的总的矩形区域块的数目,从而减少所述LEF图形的数据大小。
进一步的改进是,步骤三的合并是按照各所述矩形区域块的编号进行逐项合并。
进一步的改进是,所述逐项合并的步骤为:
步骤31、根据编号对各所述矩形区域块和相邻的所述矩形区域块之间是否能进行合并进行检查,如果具有能够进行合并的所述矩形区域,则挑选出具有能够进行合并的各所述矩形区域块并进行后续步骤32;如果挑选不出能够进行合并的所述矩形区域块,则进行步骤35。
步骤32、从合并后得到的面积最大的两个相邻的所述矩形区域块开始,对挑选出的各所述矩形区域块按照合并后的所述矩形区域块面积依次减少的原则依次进行合并,使合并后面积大的所述矩形区域块优先得到。
步骤33、对合并后的各所述矩形区域块进行重新编号。
步骤34、重复步骤31至33对重新编号后的各所述矩形区域块进行处理。
步骤35、所述逐项合并结束。
进一步的改进是,步骤31中从编号最小的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值加1,直至遍历所有编号对应的所述矩形区域块。
进一步的改进是,步骤31中从编号最大的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值减1,直至遍历所有编号对应的所述矩形区域块。
进一步的改进是,步骤一中采用EDA工具将所述LEF图形分割成多个矩形区域块。
进一步的改进是,对各所述矩形区域块进行编号的方法为:
将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。
进一步的改进是,步骤二中对各所述矩形区域块进行编号的方法为:
将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
或者,将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
相比于现有方法,本发明版图的LEF图形处理方法是在对LEF图形进行矩形区域块的分割后,再对各矩形区域块进行编号,然后根据编号对各矩形区域块进行合并并在合并后得到面积更大的矩形区域块,用面积更大的矩形区域块的图形替换合并前对应的矩形区域块的图形,这样能减少LEF图形的总的矩形区域块的数目,从而减少LEF图形的数据大小,比现有EDA工具抽取LEF的方法,本发明方法实现了更好的压缩效率,原因为:
LEF图形的各矩形区域块和数据对应的关系为,每一个矩形区域块需要通过矩形区域块的四个顶点的坐标进行表示,每个顶点坐标都为二维坐标,即需要用X和Y轴坐标表示,每个顶点的X和Y轴坐标的数值都记录在LEF图形的数据中,也即LEF图形能够通过这些数据来表示,由于本发明方法使LEF图形的总的矩形区域块的数目得到了减少,故能最后减少LEF的图形数据的大小,实现更好的压缩效率。
另外,由于本发明实现了减少LEF的图形数据的大小,故本发明能提高LEF的数据传输效率,这对新工艺的大规模设计中的数据传输有利。
另外,本发明通过逐项合并的方法,能够实现对LEF图形的最优合并,使LEF的数据压缩效率达到最高。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有反相器的LEF图形;
图2是现有方法对图1中的输出端图形的分割图;
图3是本发明实施例方法流程图;
图4-图8是本发明较佳实施例方法各步骤中LEF图形的示意图。
具体实施方式
如图3所示,是本发明实施例方法流程图,本发明实施例版图的LEF图形处理方法包括如下步骤:
步骤一、从版图按照LEF图形的顶点坐标将所述LEF图形分割成多个矩形区域块。
步骤二、对各所述矩形区域块进行编号。
步骤三、对邻近的所述矩形区域块进行合并得到面积更大的矩形区域块,用面积更大的所述矩形区域块的图形替换合并前的各所述矩形区域块的图形,以减少所述LEF图形的总的矩形区域块的数目,从而减少所述LEF图形的数据大小。
如图4至图8所示,是本发明较佳实施例方法各步骤中LEF图形的示意图,图4-8中都是以对图1中的输出端102的LEF图形进行处理为例进行说明的,本发明较佳实施例版图的LEF图形处理方法包括如下步骤:
步骤一、从版图按照LEF图形的顶点坐标将所述LEF图形分割成多个矩形区域块。本步骤中,采用EDA工具将所述LEF图形分割成多个矩形区域块。如图4所示,LEF图形共分成了9个矩形区域块。
步骤二、对各所述矩形区域块进行编号。
本发明较佳实施例中对各所述矩形区域块进行编号的方法为:将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。如图4所示,9个矩形区域块的编号分别在对应的区域中用数字标出,也即图4中各矩形区域块内的数字都为其编号。
在其它实施例中,编号方法也能为:将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。这种编号方法仅是在本发明较佳实施例的编号方法的基础上做相应的改动即可实现,本发明说明书中不再做详细的说明。
或者,编号方法也能为:将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
步骤三、对邻近的所述矩形区域块进行合并得到面积更大的矩形区域块,用面积更大的所述矩形区域块的图形替换合并前的各所述矩形区域块的图形,以减少所述LEF图形的总的矩形区域块的数目,从而减少所述LEF图形的数据大小。
本发明较佳实施例中,步骤三的合并是按照各所述矩形区域块的编号进行逐项合并。所述逐项合并的步骤为:
步骤31、根据编号对各所述矩形区域块和相邻的所述矩形区域块之间是否能进行合并进行检查,如果具有能够进行合并的所述矩形区域,则挑选出具有能够进行合并的各所述矩形区域块并进行后续步骤32;如果挑选不出能够进行合并的所述矩形区域块,则进行步骤35。
更佳选择为,步骤31中从编号最小的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值加1,直至遍历所有编号对应的所述矩形区域块。在其它实施例中也能为:步骤31中从编号最大的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值减1,直至遍历所有编号对应的所述矩形区域块。
具体说明如下:图5A中,1为最小编号,编号1对应的所述矩形区域块的可以合并的邻近的所述矩形区域块的编号为2;图5B中,编号1对应的所述矩形区域块还具有一个可以合并的邻近的所述矩形区域块的编号为4。同理,编号4对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为1和5;编号5对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为4和6;编号6对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为5和7;以及加上前面说明过的编号1对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为2和4;所以,本步骤31中挑选出具有能够进行合并的各所述矩形区域块的编号分别为1,2,4,5,6。
步骤32、从合并后得到的面积最大的两个相邻的所述矩形区域块开始,对挑选出的各所述矩形区域块按照合并后的所述矩形区域块面积依次减少的原则依次进行合并,使合并后面积大的所述矩形区域块优先得到。
现根据图5A和图5B进行说明如下:
比较图5A和图5B所示可知,编号1和2的矩形区域块合并后的矩形区域块的面积大于编号1和4合并后的矩形区域块的面积;而编号6和7的矩形区域块合并后的矩形区域块的面积大于编号5和6合并后的矩形区域块的面积;进行两两组合时将编号5和6对应的矩形区域块作为一组,编号1和2对应的矩形区域块作为一组,剩余的编号3和4对应的矩形区域块作为一组,之后对3组矩形区域块分别进行合并。
步骤33、对合并后的各所述矩形区域块进行重新编号。如图6所示,进行第一次循环的上述步骤32之后,所述矩形区域块的编号最大值变成了6。
步骤34、重复步骤31至33对重新编号后的各所述矩形区域块进行处理。
现根据图7A和图7B具体说明第一次重复步骤31至33如下:
步骤31中,图7A中,编号1对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为3;图7B中,编号3对应的所述矩形区域块可以合并的邻近的所述矩形区域块的编号为1和4;所以步骤31中挑选出具有能够进行合并的各所述矩形区域块的编号分别为1,3,4。
步骤32中,比较图7A和图7B所示可知,编号3和4的矩形区域块合并后的矩形区域块的面积大于编号1和3合并后的矩形区域块的面积,故选择将编号3和4的矩形区域块进行合并。合并后得到最终的LEF图形如图8所示。
之后进行进行步骤33的重新编号。由图8所示可知,图8所对应的LEF图形为最终的合并图形。
现结合图4和图8来说明一下本发明较佳实施例如何减少LEF的数据:
首先、比较图4和图8可知,两个图的整体图形结构相同。
其次、图8中仅采用了5个矩形区域块来表示整个LEF图形,而图4中需要采用9个矩形区域块来表示整个LEF图形。
再次、在LEF信息中,各矩形区域块是通过对应的4个顶点坐标标示,顶点坐标为2维坐标,进行数据大小计算可得:
图4对应的现有方法的数据大小为:9×4point×(x,y)×4byte;
图8对应的本发明较佳实施例方法的数据大小为:5×4point×(x,y)×4byte。
可以看出本发明较佳实施例方法能够减少40%以上的数据大小。
所以,本发明实施例方法比现有普通EDA工具抽取LEF实现了更好的压缩效率;数据大小的减少还能实现提高数据传输效率,尤其对新工艺的大规模设计数据的传输效率的提高效果更佳。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (8)
1.一种版图的LEF图形处理方法,其特征在于,包括如下步骤:
步骤一、从版图按照LEF图形的顶点坐标将所述LEF图形分割成多个矩形区域块;
步骤二、对各所述矩形区域块进行编号;
步骤三、对相邻的所述矩形区域块进行合并得到面积更大的矩形区域块,用面积更大的所述矩形区域块的图形替换合并前的各所述矩形区域块的图形,以减少所述LEF图形的总的矩形区域块的数目,从而减少所述LEF图形的数据大小。
2.如权利要求1所述的版图的LEF图形处理方法,其特征在于:步骤三的合并是按照各所述矩形区域块的编号进行逐项合并。
3.如权利要求2所述的版图的LEF图形处理方法,其特征在于:所述逐项合并的步骤为:
步骤31、根据编号对各所述矩形区域块和相邻的所述矩形区域块之间是否能进行合并进行检查,如果具有能够进行合并的所述矩形区域,则挑选出具有能够进行合并的各所述矩形区域块并进行后续步骤32;如果挑选不出能够进行合并的所述矩形区域块,则进行步骤35;
步骤32、从合并后得到的面积最大的两个相邻的所述矩形区域块开始,对挑选出的各所述矩形区域块按照合并后的所述矩形区域块面积依次减少的原则依次进行合并,使合并后面积大的所述矩形区域块优先得到;
步骤33、对合并后的各所述矩形区域块进行重新编号;
步骤34、重复步骤31至33对重新编号后的各所述矩形区域块进行处理;
步骤35、所述逐项合并结束。
4.如权利要求3所述的版图的LEF图形处理方法,其特征在于:步骤31中从编号最小的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值加1,直至遍历所有编号对应的所述矩形区域块。
5.如权利要求3所述的版图的LEF图形处理方法,其特征在于:步骤31中从编号最大的所述矩形区域块开始进行检查,每检查完一个所述矩形区域块是否具有可合并的相邻的所述矩形区域块之后,将对应的所述矩形区域块的编号值减1,直至遍历所有编号对应的所述矩形区域块。
6.如权利要求1所述的版图的LEF图形处理方法,其特征在于:步骤一中采用EDA工具将所述LEF图形分割成多个矩形区域块。
7.如权利要求1所述的版图的LEF图形处理方法,其特征在于:对各所述矩形区域块进行编号的方法为:
将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个行,从最低层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从左到右进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个行,从最顶层的行开始,将每行的各所述矩形区域从右到左进行编号值依次增加的编号,每一行最大的编号值加1作为下一行的最小的编号值。
8.如权利要求1所述的版图的LEF图形处理方法,其特征在于:步骤二中对各所述矩形区域块进行编号的方法为:
将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个列,从最左侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从上到下进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值;
或者,将二维分布的各所述矩形区域块分成多个列,从最右侧的列开始,将每列的各所述矩形区域从下到上进行编号值依次增加的编号,每一列最大的编号值加1作为下一列的最小的编号值。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710004605.1A CN106874543B (zh) | 2017-01-04 | 2017-01-04 | 版图的lef图形处理方法 |
US15/609,490 US10410356B2 (en) | 2017-01-04 | 2017-05-31 | Method for processing the LEF diagram of a layout |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710004605.1A CN106874543B (zh) | 2017-01-04 | 2017-01-04 | 版图的lef图形处理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106874543A CN106874543A (zh) | 2017-06-20 |
CN106874543B true CN106874543B (zh) | 2020-06-09 |
Family
ID=59164644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710004605.1A Active CN106874543B (zh) | 2017-01-04 | 2017-01-04 | 版图的lef图形处理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10410356B2 (zh) |
CN (1) | CN106874543B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11336906B2 (en) | 2019-04-17 | 2022-05-17 | Boe Technology Group Co., Ltd. | Image processing method and device for image, data transmission method and device, and storage medium compression by combining rectangular regions of binarized images |
KR20210107285A (ko) * | 2020-02-24 | 2021-09-01 | 삼성전자주식회사 | 반도체 장치의 설계 방법 및 이를 수행하는 설계 시스템 |
CN113221498B (zh) * | 2021-04-27 | 2024-06-18 | 上海华虹宏力半导体制造有限公司 | 缩小金属面积的方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5086822A (en) * | 1990-08-17 | 1992-02-11 | Keighler Howard V | Arch treatment |
CN102385648A (zh) * | 2010-08-31 | 2012-03-21 | 国际商业机器公司 | 一种芯片设计中减少拥塞的方法和系统 |
CN102446230A (zh) * | 2010-10-11 | 2012-05-09 | 上海华虹Nec电子有限公司 | 一种gdsii版图数据合并的方法 |
CN102663169A (zh) * | 2012-03-21 | 2012-09-12 | 领佰思自动化科技(上海)有限公司 | 集成电路版图设计规则检查的方法及其系统 |
CN103678741A (zh) * | 2012-09-17 | 2014-03-26 | 北京华大九天软件有限公司 | 一种集成电路版图验证中短路路径的图形优化方法 |
CN103870261A (zh) * | 2012-12-14 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | Sram天线信息文件的生成方法 |
US8984449B1 (en) * | 2013-09-16 | 2015-03-17 | Oracle International Corporation | Dynamically generating jog patches for jog violations |
CN105467746A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | Opc前期对版图的处理方法 |
CN105574246A (zh) * | 2015-12-14 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 版图的ip模块合成方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6772401B2 (en) * | 2002-07-23 | 2004-08-03 | Sun Microsystems Inc | Correction of spacing violations between design geometries and wide class objects of dummy geometries |
US6895568B2 (en) * | 2002-09-30 | 2005-05-17 | Sun Microsystems, Inc. | Correction of spacing violations between pure fill via areas in a multi-wide object class design layout |
US7096447B1 (en) * | 2003-10-15 | 2006-08-22 | Sun Microsystems, Inc. | Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout |
JP4794130B2 (ja) * | 2004-01-20 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | マスクパターンデータ自動補正方法及びそのプログラム |
US20060101428A1 (en) * | 2004-11-10 | 2006-05-11 | Anant Adke | Compressing integrated circuit design data files |
US20080022250A1 (en) * | 2006-07-20 | 2008-01-24 | Charudhattan Nagarajan | Chip finishing using a library based approach |
JP5100405B2 (ja) * | 2008-01-16 | 2012-12-19 | 株式会社東芝 | データベースの作成方法およびデータベース装置 |
US7530042B1 (en) * | 2008-05-20 | 2009-05-05 | International Business Machines Corporation | System and method for auto-routing jog elimination |
US8136084B2 (en) * | 2009-09-09 | 2012-03-13 | International Business Machines Corporation | Arranging through silicon vias in IC layout |
US8677297B2 (en) * | 2010-12-03 | 2014-03-18 | Synopsys, Inc. | Low-overhead multi-patterning design rule check |
US20120233575A1 (en) * | 2011-03-10 | 2012-09-13 | Freescale Semiconductor, Inc. | Layout method for integrated circuit including vias |
US8661390B2 (en) * | 2012-02-13 | 2014-02-25 | Chihliang (Eric) Cheng | Method of extracting block binders and an application in block placement for an integrated circuit |
US10078718B2 (en) * | 2015-12-30 | 2018-09-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple patterning method for semiconductor devices |
-
2017
- 2017-01-04 CN CN201710004605.1A patent/CN106874543B/zh active Active
- 2017-05-31 US US15/609,490 patent/US10410356B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5086822A (en) * | 1990-08-17 | 1992-02-11 | Keighler Howard V | Arch treatment |
CN102385648A (zh) * | 2010-08-31 | 2012-03-21 | 国际商业机器公司 | 一种芯片设计中减少拥塞的方法和系统 |
CN102446230A (zh) * | 2010-10-11 | 2012-05-09 | 上海华虹Nec电子有限公司 | 一种gdsii版图数据合并的方法 |
CN102663169A (zh) * | 2012-03-21 | 2012-09-12 | 领佰思自动化科技(上海)有限公司 | 集成电路版图设计规则检查的方法及其系统 |
CN103678741A (zh) * | 2012-09-17 | 2014-03-26 | 北京华大九天软件有限公司 | 一种集成电路版图验证中短路路径的图形优化方法 |
CN103870261A (zh) * | 2012-12-14 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | Sram天线信息文件的生成方法 |
US8984449B1 (en) * | 2013-09-16 | 2015-03-17 | Oracle International Corporation | Dynamically generating jog patches for jog violations |
CN105467746A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | Opc前期对版图的处理方法 |
CN105574246A (zh) * | 2015-12-14 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 版图的ip模块合成方法 |
Non-Patent Citations (1)
Title |
---|
面对IP版图移植的Virtuoso Layout Migrate及其应用;李润泽等;《电子设计应用》;20051231;第78-79页 * |
Also Published As
Publication number | Publication date |
---|---|
US20180189952A1 (en) | 2018-07-05 |
US10410356B2 (en) | 2019-09-10 |
CN106874543A (zh) | 2017-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5877091A (en) | Multilayer routing method and structure for semiconductor integrated circuit | |
US7269803B2 (en) | System and method for mapping logical components to physical locations in an integrated circuit design environment | |
US7503026B2 (en) | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit | |
JP4474404B2 (ja) | パッキングベースのマクロ配置方法とそれを用いた半導体チップ | |
US5253182A (en) | Method of and apparatus for converting design pattern data to exposure data | |
US7844934B2 (en) | Method for designing a semiconductor integrated circuit layout capable of reducing the processing time for optical proximity effect correction | |
CN106874543B (zh) | 版图的lef图形处理方法 | |
CN112132973B (zh) | 三维集成电路电磁仿真全三维网格快速生成方法及装置 | |
KR100608117B1 (ko) | 반도체 집적 회로의 노광 방법 및 노광 장치 | |
US6434721B1 (en) | Method and apparatus for constraint graph based layout compaction for integrated circuits | |
US11552067B2 (en) | Semiconductor cell blocks having non-integer multiple of cell heights | |
CN110414123B (zh) | 一种基于坐标对图形数据进行元件封装的方法及设备 | |
US20080010624A1 (en) | Object-oriented layout data model and integrated circuit layout method using the same | |
JP2001044284A (ja) | 半導体装置の設計方法 | |
CN104239590A (zh) | 一种集成电路版图验证中的图形结构调整方法 | |
US20120167023A1 (en) | Method for synthesizing tile interconnection structure of field programmable gate array | |
CN118331002B (zh) | 基于反向光刻技术的sraf插入规则构建方法及系统 | |
US12080703B2 (en) | Semiconductor cell blocks having non-integer multiple of cell heights | |
US20200201954A1 (en) | Method of designing a layout for a semiconductor integrated circuit | |
US7086027B1 (en) | Method and apparatus for constraint graph based layout compaction for integrated circuits | |
CN117454808B (zh) | 一种寄生电容信息的获取方法、装置及电子设备 | |
JP2024500315A (ja) | 充足可能性モジュロ理論ソルバーを使用するスタンダードセルの自動生成のためのシステム及び方法 | |
JP2007127839A (ja) | パターンデータ変換方法 | |
JPH07307448A (ja) | 半導体集積回路装置の設計方法 | |
Lvov et al. | Exact basic geometric operations on arbitrary angle polygons using only fixed size integer coordinates |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |