JP2712079B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、同一基板にロジック回路とメモリを混載し
た半導体装置に関する。
（従来の技術） 従来．同一基板にロジック回路と小容量RAMを混載し
たデバイスがあったが．記憶容量の増大の要請から．大
容量RAMを搭載するようになった。又．ロジック回路も
ユーザーが自由に回路を形成することができるゲートア
レイが用いられるようになった。
第４図は従来のデバイスで．基板１にはメモリセル２
及びタイミング信号発生回路等のメモリ周辺回路３より
なる大容量RAM4と．ロジック回路のゲートアレイ５が搭
載される。このゲートアレイ５と大容量RAM4は金属配線
６により接続され．大容量RAM4からゲートアレイ５への
インタフェイスがとられている。
（発明が解決しようとする課題） 以上のようにゲートアレイと大容量RAMを同一基板上
に搭載して使用する場合．ノイズ干渉による誤動作が発
生する恐れがある。即ち．ゲートアレイはユーザーがど
の様に回路を構成するかわからないため．その回路から
の少数キャリア，基板電位変動の発生に対して必ずしも
適確に対処しているとは言えない。又．ゲートアレイに
おいて．発生する未使用ゲートは．まったく未配線で放
置されるため．ゲートがフローティングとなる。この未
使用ゲートは．様々なカップリング等で．オン状態にな
ったり．オフ状態になったりする。そのため．この未使
用ゲートからのノイズも充分予想できる。これらのノイ
ズはスタティック動作の多いゲートアレイ回路ではあま
り問題にならないレベルでも．ダイナミック動作の多い
メモリ回路においては．大きな問題になる。特に．メモ
リにダイナミックメモリを使用した場合．少数キャリア
は．メモリセルのチャージ抜けを助長し．リフレッシュ
動作時のノイズは誤書込みの原因となる。また．基板電
位の変動は．閾値レベル変動の原因となり．タイミング
信号発生回路でのタイミングずれ．それによる誤読み出
し．誤書き込みとなる恐れがある。以上のように．同一
基板にメモリとゲートアレイを搭載する様な場合．少数
キャリア，基板電位の変動による影響が深刻となる。
本発明は上記の事情に鑑みてなされたもので．メモリ
とロジック回路間の少数キャリアおよび基板電位変動の
影響を緩和し得る半導体装置を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために．基板上に混載さ
れたタイミング信号発生回路を含むメモリ及びゲートア
レイと、このゲートアレイに前記メモリを接続する配線
と、前記ゲートアレイと前記メモリとの間の前記配線の
下の前記基板に形成されるP+型ウエル及びN+型ウエル
と、前記P+型ウエルの内側に形成され電圧Vssが印加さ
れるP++型層と、前記N+型ウエルの内側に形成され電圧V
ccが印加されるN++型層とを具備することにより少数キ
ャリア及び基板電位変動による影響を緩和するものであ
る。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明す
る。
第１図は本発明の一実施例を示す。即ち．基板11には
ダイナミックランダムアクセスメモリ（DRAM）のメモリ
セル及びこのDRAMメモリセルに対し種々のタイミング信
号を供給するタイミング信号発生回路を含むメモリ周辺
回路よりなる大容量DRAM等のメモリ12と．ロジック回路
例えばゲートアレイ13が混載される。このゲートアレイ
13とメモリ12は金属配線14により接続され．メモリ12か
らゲートアレイ13へのインタフェイスがとられている。
この配線14はアドレス信号,I/O信号等の数十本からなる
配線であり．ゲートアレイ13でのユーザーの自由な配線
等の使い易さを考え．配線14はゲートアレイ13に対して
ほぼ平行に上から下まで設けてあり．かなりの領域を専
有することになる。前記ゲートアレイ13とメモリ12との
間の前記配線14領域下層部には複数本の拡散層固定電位
帯15が形成され．この拡散層固定電位帯15の一部はタイ
ミング信号発生回路を含むメモリ12を囲むように設けら
れる。尚．拡散層固定電位帯15としては.1本又は複数本
のＮ型拡散層固定電位帯及びＰ型拡散層固定電位帯を用
いることができ．このようにすると一層効果的となる。
又．加算層で固定電位帯15でメモリを囲むようにする
と．メモリ周囲からの回り込みによる少数キャリア及び
基板電位変動の影響を緩和することができる。
ところで.CMOSではＰ型拡散層ウエル,N型拡散層ウエ
ルの両方を同一基板上に形成する２重ウエルプロセスで
製造される場合がある。そこで．第２図に示すように．
基板11にN+型拡散層ウエル16及びP+型拡散層ウエル17を
形成し．このN+型拡散層ウエル16及びP+型拡散層ウエル
17にそれぞれ対応してN++型拡散層固定電位帯15及びP++
型拡散層固定電位帯15を形成する。
尚．第３図に示すように．前記配線14は基板11上に絶
縁層18を介して複数層形成される。
即ち．同一基板11上にメモリ12とゲートアレイ13を搭
載する場合．少数キャリア，基板電位の変動による影響
が深刻となり．誤読み出し．誤書き込み等の誤動作が発
生する恐れがあるが．第２図に示すように.N+型拡散層
ウエル16の拡散層固定電位帯15には電圧Vccを印加し.P+
型拡散層ウエル17の拡散層固定電位帯15には電圧Vssを
印加すれば．ウエルを途中でカットした様な形にでき
る。この様にすることにより．抵抗の低い同一ウエル中
では．ウエル電位の変動が容易に伝わってしまうが．第
２図のように．異なったウエルの拡散層固定電位帯15に
設けることにより．ウエル電位の変動は遮断され．少数
キャリア及び基板電位変動の影響を緩和することができ
る。
又．メモリ12がゲートアレイ13へのインタフェイスで
ある配線14は広い領域を必要とするが．この配線領域下
層部の基板11に拡散層固定電位帯15を形成することによ
り．チップ面積を増大することなく配線することができ
る。この場合．拡散層固定電位帯15は本数を多く設置し
た方が効果が大きい。
尚．上記実施例ではロジック回路としてゲートアレイ
を用いる場合について説明したが．ゲートアレイとして
は全面素子形ゲートアレイを用いてもよく．そのほかの
セミカスタムを用いてもよい。
又．拡散層固定電位帯は．メモリ及びロジック回路と
は別の配線で電源に接続するようにしてもよく．この場
合には電位の変動が少ないため．少数キャリア及び基板
電位変動の吸収効果が大きくなる。
［発明の効果］ 以上述べたように発明によれば．タイミング信号発生
回路を含むメモリとロジック回路の間の配線領域下層部
に．拡散層固定電位帯を設けることにより．メモリとロ
ジック回路間の少数キャリアおよび基板電位変動の影響
を緩和することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成説明図．第２図及
び第３図は本発明に係る拡散層固定電位体の一例を示す
構成説明図．第４図は従来の半導体装置を示す構成説明
図である。 11……基板.12……メモリ.13……ゲートアレイ.14……
配線.15……拡散層固定電位帯.16……Ｎ型拡散層ウエ
ル.17……Ｐ型拡散層ウエル.18……絶縁層。
フロントページの続き (72)発明者 桜井 貴康 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 白鳥 司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭60−145641（ＪＰ，Ａ) 特開 昭62−12147（ＪＰ，Ａ) 特開 昭60−247959（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に混載されたタイミング信号発生回
    路を含むメモリ及びゲートアレイと、 このゲートアレイに前記メモリを接続する配線と、 前記ゲートアレイと前記メモリとの間の前記配線の下の
    前記基板に形成されるP+型ウエル及びN+型ウエルと、 前記P+型ウエルの内側に形成され電圧Vssが印加されるP
    ++型層と、 前記N+型ウエルの内側に形成され電圧Vccが印加されるN
    ++型層と を具備することを特徴とする半導体装置。
  2. 【請求項２】前記P++型層及びN++型層が複数本設けられ
    たことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記P++型層及びN++型層がメモリを囲むよ
    うに設けられたことを特徴とする請求項１記載の半導体
    装置。
  4. 【請求項４】前記P++型層及びN++型層が、メモリ及びゲ
    ートアレイとは別の配線で電源に接続されたことを特徴
    とする請求項１記載の半導体装置。
  5. 【請求項５】前記配線が、メモリとゲートアレイとの間
    に、ゲートアレイに対して平行に形成されたことを特徴
    とする請求項１記載の半導体装置。
  6. 【請求項６】メモリとして、ダイナミックランダムアク
    セスメモリを用いることを特徴とする請求項１記載の半
    導体装置。
  7. 【請求項７】ゲートアレイとして、全面素子型ゲートア
    レイを用いることを特徴とする請求項１記載の半導体装
    置。
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