JPS6212147A - マスタ−スライス方式の半導体装置 - Google Patents
マスタ−スライス方式の半導体装置Info
- Publication number
- JPS6212147A JPS6212147A JP15021085A JP15021085A JPS6212147A JP S6212147 A JPS6212147 A JP S6212147A JP 15021085 A JP15021085 A JP 15021085A JP 15021085 A JP15021085 A JP 15021085A JP S6212147 A JPS6212147 A JP S6212147A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマスタースライス方式半導体集積装置に係り、
素子間の干渉のない高性能半導体集積装置に好適な製作
方式に関する。
素子間の干渉のない高性能半導体集積装置に好適な製作
方式に関する。
従来のマスタースライス方式は拡散工程終了まで共通の
マスターパターンを利用して行うものでチップ上の素子
を作る工程を汎用化しておき、ユーザーは配線パター′
ンを変更することで所定の機能を有する半導体装置を実
現していた。゛これは、半導体装置の設計において、製
造時間゛が短い、製造コストが安い、等の有効な手段で
。
マスターパターンを利用して行うものでチップ上の素子
を作る工程を汎用化しておき、ユーザーは配線パター′
ンを変更することで所定の機能を有する半導体装置を実
現していた。゛これは、半導体装置の設計において、製
造時間゛が短い、製造コストが安い、等の有効な手段で
。
あるが、装置が高速化される忙つれ素子間の干・渉が問
題となって（る。これを解消するために５素子を同一機
能を構成する回路ごとに分割し、・シールドを施し、他
機能間の干渉をなくすこと・釦より装置の高速安定化を
図りだ。なお、この種の装置として関連するものには例
えば特開昭５６−９０５４８ 号、特開昭５６−９４
７６５号等が挙げ１られる。
題となって（る。これを解消するために５素子を同一機
能を構成する回路ごとに分割し、・シールドを施し、他
機能間の干渉をなくすこと・釦より装置の高速安定化を
図りだ。なお、この種の装置として関連するものには例
えば特開昭５６−９０５４８ 号、特開昭５６−９４
７６５号等が挙げ１られる。
本発明の目的はチップ上の素子を同一機能を有する回路
ブロックごとに分割を行い、それぞれをシールドするこ
とで素子間の干渉をなくし高性能なマスタースライス方
式半導体集積装置を提供することにある。
ブロックごとに分割を行い、それぞれをシールドするこ
とで素子間の干渉をなくし高性能なマスタースライス方
式半導体集積装置を提供することにある。
本発明は従来例で示したマスタースライス方式半導体集
積装置において同一機能を有する素子ごとのブロックシ
ールド化による干渉の減少に着目し、マスタースライス
方式半導体集積装置の高性能化を図ったものである。
積装置において同一機能を有する素子ごとのブロックシ
ールド化による干渉の減少に着目し、マスタースライス
方式半導体集積装置の高性能化を図ったものである。
以下、本発明の実施例を矛１図〜オフ図により説明する
。才１図釦よりメーカ側の設計したマスタースライス方
式の半導体装置部分について説明する。１０１〜１４８
は従来通りマスターパターンを利用して作られた素子で
ある。１１〜２２はブロックのシールド部分でマスター
パターンにより作られる。シールドに関しては矛８図、
矛９図にその例を示す。
。才１図釦よりメーカ側の設計したマスタースライス方
式の半導体装置部分について説明する。１０１〜１４８
は従来通りマスターパターンを利用して作られた素子で
ある。１１〜２２はブロックのシールド部分でマスター
パターンにより作られる。シールドに関しては矛８図、
矛９図にその例を示す。
シールドされたブロックの範囲はマスターパターンを設
計する際に決めるもので１つの機能を有する回路を囲っ
たものである。例えば、矛１のブロック１１は差動アン
プを構成する素子を配置したブロック、矛２のブロック
１２は電圧制御発憑器を構成する素子。矛３のブロック
１３は差動アンプを構成するもの、才４のブロック１４
は［ｉ’ Ｍ復調器を構成するもの、などである。矛２
図忙差勅アンプの回路図と矛３図にそのときの配置図を
例として示す。（以後図中ではブロックの外周のみを図
示する。）ブロックのシールドのためのアース用配線は
相互干渉の影響が出ないようにそれぞれ独自のラインが
取れるようにしておく。矛４図はユーザーが矛１図の半
導体装置１を利用して設計した場合のブロック図を示し
たものである。矛５図はそのときのチップ図である。ユ
ーザーは設計に従って配線を行い所定の回路を実現させ
る。これによれば、ブロックシールド九より素子間の干
渉がなくなり、マスタースライス方式の利点と同時に高
性能が得られるという効果がある。灰に矛６図に回路構
成に大きなブロック（Ａ、Ｂ、Ｃ）を有する場合のブロ
ック図を示す。これはＡ、Ｂ、Ｃの各ブロックがユーザ
ーの設計上、メーカーノ分けたブロックが複数個必要と
なった場合のものである。矛７図はそのときのチップ図
である。
計する際に決めるもので１つの機能を有する回路を囲っ
たものである。例えば、矛１のブロック１１は差動アン
プを構成する素子を配置したブロック、矛２のブロック
１２は電圧制御発憑器を構成する素子。矛３のブロック
１３は差動アンプを構成するもの、才４のブロック１４
は［ｉ’ Ｍ復調器を構成するもの、などである。矛２
図忙差勅アンプの回路図と矛３図にそのときの配置図を
例として示す。（以後図中ではブロックの外周のみを図
示する。）ブロックのシールドのためのアース用配線は
相互干渉の影響が出ないようにそれぞれ独自のラインが
取れるようにしておく。矛４図はユーザーが矛１図の半
導体装置１を利用して設計した場合のブロック図を示し
たものである。矛５図はそのときのチップ図である。ユ
ーザーは設計に従って配線を行い所定の回路を実現させ
る。これによれば、ブロックシールド九より素子間の干
渉がなくなり、マスタースライス方式の利点と同時に高
性能が得られるという効果がある。灰に矛６図に回路構
成に大きなブロック（Ａ、Ｂ、Ｃ）を有する場合のブロ
ック図を示す。これはＡ、Ｂ、Ｃの各ブロックがユーザ
ーの設計上、メーカーノ分けたブロックが複数個必要と
なった場合のものである。矛７図はそのときのチップ図
である。
このときＡブロックのシールドはブロック１５とブロッ
ク１９のシールドをアルミ配線で接続したものとする。
ク１９のシールドをアルミ配線で接続したものとする。
同様にＢブロックは１２．１３．１４の各ブロックを、
Ｃブロックは１６．１７．１８．２２の各ブロックでシ
ールドする。これによれば大きなブロックが必要な場合
でもマスターパターンに大きなブロックをレイアウトす
る必要がないので素子の利用効率が良くなる効果がある
。才８図はブロックを戸の拡散□層８１とアルミアース
ライン８２で囲んだものである。Ｐ拡散層とアルミはコ
ンタクトされ、最低電位を、またブロック間のｎ−のエ
ピタキシャル層８５は最高電位を与えＰ＋、ｎ１合に逆
バイアスをかげることで信号の漏れだしをなくし、シー
ルド効果を上げることも考えられる。ｙＰ９図はブロッ
クを囲んだＰ＋の拡散層の一部にアルミアースライ／８
２を配置しコンタクトを取りシールドしたものである。
Ｃブロックは１６．１７．１８．２２の各ブロックでシ
ールドする。これによれば大きなブロックが必要な場合
でもマスターパターンに大きなブロックをレイアウトす
る必要がないので素子の利用効率が良くなる効果がある
。才８図はブロックを戸の拡散□層８１とアルミアース
ライン８２で囲んだものである。Ｐ拡散層とアルミはコ
ンタクトされ、最低電位を、またブロック間のｎ−のエ
ピタキシャル層８５は最高電位を与えＰ＋、ｎ１合に逆
バイアスをかげることで信号の漏れだしをなくし、シー
ルド効果を上げることも考えられる。ｙＰ９図はブロッ
クを囲んだＰ＋の拡散層の一部にアルミアースライ／８
２を配置しコンタクトを取りシールドしたものである。
これも矛８号同様のバイアスによりシールド効果を上げ
ることができ、さらにアルミが一層しか使用できない場
合にも用いることができる。
ることができ、さらにアルミが一層しか使用できない場
合にも用いることができる。
本発明によれば、マスタースライス方式半導体集積装置
上で干渉のある素子間をシールドすることによりその影
響を無くすことができるので高性能な半導体集ｆｌｔ装
置を短期間で低コストで作成するのに効果がある。
上で干渉のある素子間をシールドすることによりその影
響を無くすことができるので高性能な半導体集ｆｌｔ装
置を短期間で低コストで作成するのに効果がある。
矛１図は本発明の一実施例のマスターパターンにより作
られたチップ図１，１７２図、矛３図はブロック内の例
として差動アンプをレイアウトしたｍ成因１オ４〜オフ
図は才１図の装置を用いて所定の回路を組立だときのチ
ップ図およびブロック図、オ８，７９図はシールド法を
示した構成図である。 ５１〜３６・・・パッド、３７〜６２・・・アルミ配線
、８１・・・戸の拡散層、８２・・・アルミ配線、８４
・・・シリコン基板、８５・Ｈのエピタキシャル層。
られたチップ図１，１７２図、矛３図はブロック内の例
として差動アンプをレイアウトしたｍ成因１オ４〜オフ
図は才１図の装置を用いて所定の回路を組立だときのチ
ップ図およびブロック図、オ８，７９図はシールド法を
示した構成図である。 ５１〜３６・・・パッド、３７〜６２・・・アルミ配線
、８１・・・戸の拡散層、８２・・・アルミ配線、８４
・・・シリコン基板、８５・Ｈのエピタキシャル層。
Claims (1)
- １、マスタースライス方式の半導体集積装置において、
チップ上の素子が回路機能を有する回路ブロックごとに
分割配置され、それぞれ回路ブロックの周囲にシールド
用の拡散層が配置されていることを特徴とするマスター
スライス方式の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021085A JPS6212147A (ja) | 1985-07-10 | 1985-07-10 | マスタ−スライス方式の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021085A JPS6212147A (ja) | 1985-07-10 | 1985-07-10 | マスタ−スライス方式の半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212147A true JPS6212147A (ja) | 1987-01-21 |
Family
ID=15491937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15021085A Pending JPS6212147A (ja) | 1985-07-10 | 1985-07-10 | マスタ−スライス方式の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212147A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206647A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| JPH0223662A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH0223660A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | リニア半導体集積回路 |
| JPH0223637A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | リニア半導体集積回路 |
| JPH0223635A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH0223633A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | リニア半導体集積回路 |
| JPH02137245A (ja) * | 1988-11-17 | 1990-05-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH02162751A (ja) * | 1988-12-16 | 1990-06-22 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デジタル混在ｌｓｉ |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
| JPH04176162A (ja) * | 1990-11-07 | 1992-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH04226053A (ja) * | 1990-04-20 | 1992-08-14 | Internatl Business Mach Corp <Ibm> | 半導体回路 |
| US5155570A (en) * | 1988-06-21 | 1992-10-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a pattern layout applicable to various custom ICs |
| US5160997A (en) * | 1988-08-12 | 1992-11-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with shield electrodes for protecting the interconnection lines from undesirable radiation |
| US5459349A (en) * | 1993-05-13 | 1995-10-17 | Nec Corporation | Semiconductor device with reduced noise propagation between circuit blocks |
| JP2006340257A (ja) * | 2005-06-06 | 2006-12-14 | Renesas Technology Corp | マルチモード高周波回路 |
-
1985
- 1985-07-10 JP JP15021085A patent/JPS6212147A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206647A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
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| JPH0223635A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
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| JPH02137245A (ja) * | 1988-11-17 | 1990-05-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH02162751A (ja) * | 1988-12-16 | 1990-06-22 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デジタル混在ｌｓｉ |
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| JP2006340257A (ja) * | 2005-06-06 | 2006-12-14 | Renesas Technology Corp | マルチモード高周波回路 |
| US8391821B2 (en) | 2005-06-06 | 2013-03-05 | Renesas Electronics Corporation | Radio frequency circuit for multi-mode operation |
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