JPH04176162A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、特に、複数個
の半導体集積回路ブロックが絶縁膜を介して隣接してな
る半導体集積回路装置に関するものである。

［従来の技術］ 第７図は、この種の従来の半導体集積回路装置を示す概
略断面図である。図において、半導体または絶縁体から
なる基板１０の上には、互いに距離りを隔ててディジタ
ル回路ブロック１とアナログ回路ブロック２とが形成さ
れている。これらの２つの回路ブロックは、少なくとも
半導体層を含んで構成され、互いに区別された機能を有
する半導体集積回路ブロックである。ディジタル回路ブ
ロック１とアナログ回路ブロック２とは、互いに絶縁さ
れるように絶縁層２０が基板１０の」二に形成されてい
る。

［発明が解決しようとする課題］ 第７図に示す従来の半導体集積回路装置によれば、２つ
の半導体集積回路ブロックとして、ディジタル回路ブロ
ック１とアナログ回路ブロック２とが距離りを隔てて隣
接している。そのため、たとえば、ディジタル回路ブロ
ック１の発生するノイズがアナログ回路ブロック２に悪
影響を及ぼす場合があった。これを防止するために、デ
ィジタル回路ブロック１とアナログ回路ブロック２との
間の距離りを大きくすることが考えられる。しがしなが
ら、半導体集積回路装置を構成する回路ブロック間の距
離りを大きくすると、半導体集積回路装置における回路
ブロックの集積度が低下するという問題があった。

そこで、この発明は、上記のような問題点を解決するた
めになされたもので、各半導体集積回路ブロックがノイ
ズに影響されず、ノイズからシールドされ得る半導体集
積回路装置の構造を提供することを目的とする。

［課題を解決するための手段］ この発明に従った半導体集積回路装置は、第１の半導体
集積回路ブロックと、第２の半導体集積回路ブロックと
、導電部分とを備える。第１の半導体集積回路ブロック
は、所定の基板の」二に形成されている。第２の半導体
集積回路ブロックは、第１の半導体集積回路ブロックに
絶縁膜を介して隣接するように形成されている。導電部
分は、第１の半導体集積回路ブロックと第２の半導体集
積回路ブロックとの間の、または第１の半導体集積回路
ブロックと第２の半導体集積回路ブロックとのいずれか
一方の周辺の、少なくとも１箇所に形成されている。こ
の導電部分は、第１の半導体集積回路ブロックと第２の
半導体集積回路ブロックとから絶縁されており、所定の
固定電位に保たれている。

［作用コ この発明においては、第１の半導体集積回路ブロックと
第２の半導体集積回路ブロックとの間、または各半導体
集積回路ブロックの周辺には、導電部分が形成されてい
る。この導電部分は各半導体集積回路ブロックから絶縁
されて固定電位に保たれている。そのため、第１の半導
体集積回路ブロックにおいてノイズが発生したとしても
、そのノイズは導電部分まで達するだけで、隣接する第
２の半導体集積回路ブロックの内部までは到達しない。

これは、各半導体集積回路ブロックの周辺部分に存在す
る寄生容量を介して伝達されるノイズが、固定電位に保
たれた導電部分によって阻まれることにより、隣接する
半導体集積回路ブロックに影響を及ぼすノイズが低減さ
れるからである。

［発明の実施例］ 以下、この発明の実施例を図について説明する。

第１Ａ図は、この発明の第１の実施例を示す半導体集積
回路装置の概略平面図である。第１Ｂ図は、第１Ａ図の
ＩＢ−ＩＢ線における断面を示す概略断面図である。図
において、ディジタル回路ブロック１とアナログ回路ブ
ロック２とは、半導体基板１００の上で互いに間隔を隔
てて形成されている。ディジタル回路ブロック１とアナ
ログ回路ブロック２との間には、絶縁層２０を介して壁
状導電層５０が形成されている。この壁状導電層５０は
、所定の固定電位、この場合、接地電位に保たれるよう
に、配線４が壁状導電層５０に接続されている。そのた
め、ディジタル回路ブロック１とアナログ回路ブロック
２との間の容量性結合が小さくなる。したがって、たと
え、ディジタル回路ブロック１においてノイズが発生し
たとしても、そのノイズはディジタル回路ブロック１の
上部を通じてアナログ回路ブロック２の内部までは到達
せず、壁状導電層５０に達するだけである。

その結果、アナログ回路ブロック２の動作は、ノイズに
よって影響を受けることはない。なお、ここでディジタ
ル回路ブロック１で発生するノイズとしては、たとえば
、クロックノイズが挙げられる。

第２Ａ図は、この発明の第２の実施例を示す半導体集積
回路装置の概略平面図である。％２Ｂ図は、第２Ａ図の
ｎＢ−ＩＩＢ線における断面を示す概略断面図である。

この第２の実施例においては、半導体基板上に形成され
た絶縁基板、すなわち絶縁層上に半導体回路が構成され
る場合、つまり、ＳＯＩ　（Ｓｉｌｉｃｏｎ−ｏｎ−１
ｎｓｕｌａｔｏｒ）構造を採用した半導体集積回路装置
が示されている。図において、半導体基板１００の上に
は、絶縁層２１が形成されている。この絶縁層２１の上
には、互いに間隔を隔てたディジタル回路ブロック１と
アナログ回路ブロック２とが形成されている。これらの
２つの回路ブロックを覆うように絶縁層２２が形成され
ている。また、これらの２つの回路ブロックの間と周囲
には、柱状導電層５１．５２が形成されている。この場
合、柱状導電層５１は、半導体基板１００の表面に接続
するように、その表面から延びるように形成されている
。この柱状導電層５１は、回路ブロック１゜２で用いら
れる半導体層の結晶性を高めるために半導体基板１００
をシードとして単結晶化された半導体から構成されてい
る。

このように、絶縁層上に半導体集積回路装置を構成する
場合の一手法として、一定間隔を隔ててシードと呼ばれ
る柱状または壁状の半導体層を設けることは通常行なわ
れている。このシードを半導体集積回路ブロックの周辺
部に配置することによって、本来、絶縁層上の半導体層
の結晶性を高めるために製造工程においてのみ必要とさ
れていたシードを、製造プロセス終了後においても、半
導体集積回路ブロックのノイズのシールド用に倶するこ
とができる。

第３Ａ図は、この発明の第３の実施例を示す半導体集積
回路装置の概略平面図である。第３Ｂ図は、第３Ａ図の
Ｉ［１１３−１１１Ｂ線における断面を示す部分断面図
である。第３Ｃ図は、第３Ａ図の■Ｃ−■Ｃ線における
断面を示ず部分断面図である。

第３Ｄ図は、第３Ａ図のＩＩｒＤ−１１１Ｄ線における
断面を示す部分断面図である。これらの図を参照して、
半導体基板１００の上にはディジタル回路ブロック］が
形成されている。このディジタル回路ブロック１を覆う
ように絶縁層２１が形成されている。アナログ回路ブロ
ック２は、ディジタル回路ブロック１の上方にシールド
プレート６を介して形成されている。ディジタル回路ブ
ロック１およびアナログ回路ブロック２の両側には、半
導体からなる柱状導？ａ［５Ｌ　　５２が、ノイズのシ
ールドとして、一定間隔で配置されている。柱状導電層
５１．５２の外側には、クロック信号線φ１゜１］−１
φ２．＄２．１５＜配置されている。クロック信号線φ
１および＜６１．φ２および１丁は、柱状導電層５１．
５２の間を通り、アナログ回路ブロック２の所定の部分
に接続されている。柱状導電層５１は半導体基板１００
に接続するように形成されているので、所定の固定電位
に保たれていることと等価な状態になっている。アナロ
グ回路ブロック２の上には絶縁層２２を介して外部回路
ブロック３が形成されている。外部回路ブロック３は絶
縁層２３によって覆われている。各回路ブロックの一例
として、ディジタル回路ブロック１は算術論理演算回路
であり、アナログ回路ブロック２はＡ−Ｄコンバータで
あり、外部回路ブロック３はフォトセンザから構成され
るイメージセンサである。この算術論理演算回路（Ａ　
Ｌ　Ｕ）の論理回路は、ディジタル回路ブロック１の例
として第５図に示されている。また、第４図には、アナ
ログ回路ブロック２の例として２ビットＣＭＯ３Ａ−＝
　９− Ｄコンバータの論理回路が示されている。このように、
半導体集積回路装置の一例として画像信号処理を行なう
三次元回路素子が示されている。

上述のように示される３層積層構造の半導体集積回路装
置においては、下層のディジタル回路ブロック］からア
ナログ回路プロ・ツク２へのノイズは、固定電位に接続
されたシールドプレート６によって防止され得る。また
、クロック信号のノイズは、所定の接続部以外において
クロック信号線とアナログ回路ブロック２との間に柱状
導電層５２が存在しているので、アナログ回路プロ・ツ
ク２に悪影響を及ぼし難い。

第６図は、第３Ａ図〜第３Ｄ図に示されるような３層積
層構造の半導体集積回路装置の一断面を模式的に描いた
図である。第６図を参照して、ｐ型の半導体基板１００
には、ディジタル回路ブロック１を構成する素子形成領
域を囲むように分離酸化膜１０１が形成されている。素
子形成領域には、ｎチャネル型のＭＯ５＋−ランジスタ
が形成されている。このＭＯ５＋−ランジスタは、ゲー
ト電極１０３と、ｎ型不純物拡散領域１０２とを有する
。ディジタル回路ブロック１を構成する素子の一例とし
て示されたｎチャネル型ＭＯ５）ランジスタの」二には
、化学的気相薄膜成長法（ＣＶＤ法）を用いてシリコン
酸化膜からなる絶縁層２１が形成されている。この絶縁
層２］の」二には、不純物がドープされた多結晶シリコ
ンからなるシールドプレート６が形成されている。ディ
ジタル回路ブロック１の周囲には、半導体基板１００の
表面をシードとして単結晶化された、不純物を含むシリ
コン層からなる柱状導電層５１が形成されている。

第２層目には、ＣＭＯ５／Ｓ０１構造からなる素子が、
アナログ回路ブロック２を構成している。

ｐ型の半導体層２００ｐとｎ型の半導体層２００ｎとが
間隔を隔てて形成されている。ｎ型半導体層２００ｎに
は、ｎチャネル型ＭＯＳトランジスタが形成されている
。このｎチャネル型ＭＯＳトランジスタは、ゲート電極
２０３ｎとｎ型不純物拡散領域２０２ｎとを有する。ｎ
型半導体層２００ｎには、ｐチャネルＪ４２ＭＯ３ｌ−
ランジスタが形−１］　− 成されている。ｐチャネル型ＭＯ３）ランジスタは、ゲ
ート電極２０３ｐとｎ型不純物拡散領域２０２ｎとを有
する。一方のｎ型不純物拡散領域２０２ｎには、第１層
１：１のＭＯ８＋・ランジスタを構成するｎ型不純物拡
散領域１０２が電気的に接続されている。ｎ型不純物拡
散領域１０２に接続するように、不純物がドープされた
多結晶シリコンからなる配線層７が形成されている。こ
の配線層７にはコンタクト層９が接続している。このコ
ンタクト層９に接続し、ｎ型不純物拡散領域２０２ｎに
も接続するように、タングステンシリサイド層からなる
配線層８か形成されている。アナログ回路ブロック２の
周囲には、柱状導電層５１に接続するように、不純物を
含むシリコン層からなる柱状導電層５２が形成されいる
。

第３層目として、ＣＶＤ法を用いて形成されたシリコン
酸化膜からなる絶縁層２２の上に外部回路ブロック３が
形成される。この外部回路ブロック３を構成する素子の
一例としてｐｎフォトダイオードが示されている。ｐｎ
フォトダイオードは、＝　１２− ｐ型半導体層３００に形成されたｎ型不純物拡散領域３
０２を有する。シリコン酸化膜２４にあけられたコンタ
クト孔を介して、第１アルミニウム層からなる配線層４
１が、ｐ型半導体層３００に接続されている。この配線
層４１には、第２アルミニウム層からなる配線層４２が
接続されている。

ｎ型不純物拡散領域３０２は、配線層４１を介して、第
２層目の素子を構成するｎ型不純物拡散領域２０２ｎに
接続されている。柱状導電層５２の上部には、アルミニ
ウムからなる配線層４が接続されている。この配線層４
は接地電位に保たれている。第３層目の素子を覆うよう
にシリコン窒化膜からなる絶縁層２３が形成されている
。配線層４．４２の上にはパッシベーション膜３０が形
成されている。

このようにして、この発明に従った３層積層構造の半導
体集積回路装置の断面構造の一例が模式％式％ なお、上記実施例においては、壁状または柱状導電層と
して不純物を含むシリコン層を用いた例＝　１３− を示したが、少なくとも導電性を有するものであればよ
く、高融点金属シリサイド層等から構成されてもよい。

［発明の効果］ 以上のように、この発明によれば所定の固定電位に保た
れた導電部分が、各半導体集積回路ブロックの間あるい
は周辺部に設けられるので、各半導体集積回路ブロック
をノイズからシールドすることが可能となる。そのため
、各回路ブロックの周辺に存在する寄生容量を介して伝
達されるノイズが低減され得る。

【図面の簡単な説明】

第１Ａ図は、この発明に従った半導体集積回路装置の第
１実施例を示す概略平面図である。 第１Ｂ図は、第１Ａ図のＩＢ−ＩＢ線における断面を示
す部分断面図である。 第２Ａ図は、この発明に従った半導体集積回路装置の第
２実施例を示す概略平面図である。 第２Ｂ図は、第２Ａ図のＩＩＢ−ＩＩＢ線における断面
を示す部分断面図である。 第３Ａ図は、この発明に従った半導体集積回路装置の第
３実施例を示す概略平面図である。 第３Ｂ図は、第３Ａ図のｍＢ−ｍＢ線における断面を示
す部分断面図である。 第３Ｃ図は、第３Ａ図のｍｃ−ｍｃ線における断面を示
す部分断面図である。 第３Ｄ図は、第３Ａ図のＩ［Ｉ）−ＩＩＩＤ線における
断面を示す部分断面図である。 第４図は、アナログ回路ブロックの一例として２ビット
ｌ−Ｄコンバータを示す論理回路図である。 第５図は、ディジタル回路ブロックの一例として算術論
理演算回路装置を示す論理回路図である。 第６図は、第３Ａ図〜第３Ｄ図に示されるような半導体
集積回路装置の断面構造の一例を模式的に描いた断面図
である。 第７図は、従来の半導体集積回路装置を示す概略断面図
である。 図において、１はディジタル回路ブロック、２はアナロ
グ回路ブロック、５０は壁状導電層、５−１５　＝ １．５２は柱状導電層である。 なお、各図中、同−ｎ号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数個の半導体集積回路ブロックが絶縁膜を介して隣接
   してなる半導体集積回路装置であって、所定の基板の上
   に形成された第１の半導体集積回路ブロックと、 前記第１の半導体集積回路ブロックに絶縁膜を介して隣
   接するように形成された第２の半導体集積回路ブロック
   と、 前記第１の半導体集積回路ブロックと前記第２の半導体
   集積回路ブロックとの間の、または前記第１の半導体集
   積回路ブロックと前記第２の半導体集積回路ブロックと
   のいずれか一方の周辺の、少なくとも１箇所に形成され
   た導電部分とを備え、前記導電部分は、前記第１の半導
   体集積回路ブロックと前記第２の半導体集積回路ブロッ
   クとから絶縁されており、所定の固定電位に保たれてい
   る、半導体集積回路装置。