JPS60165756A - ダイナミツク・ランダム・アクセス・メモリ装置 - Google Patents
ダイナミツク・ランダム・アクセス・メモリ装置Info
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- JPS60165756A JPS60165756A JP59023221A JP2322184A JPS60165756A JP S60165756 A JPS60165756 A JP S60165756A JP 59023221 A JP59023221 A JP 59023221A JP 2322184 A JP2322184 A JP 2322184A JP S60165756 A JPS60165756 A JP S60165756A
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- Japan
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- power supply
- power source
- potential
- sense amplifier
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 230000003213 activating effect Effects 0.000 claims abstract 2
- 230000004913 activation Effects 0.000 claims description 15
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体メモリ装置、特にダイナミック・ラン
ダム・アクセス・メモリ装置に関するものである。
ダム・アクセス・メモリ装置に関するものである。
従来例によるこの種のダイナミック・ランダム・アクセ
ス・メモリ（以下ｄＲＡＭと略称する）装置の回路ブロ
ック構成を第１図に示す。すなわち、この第１図におい
て、符号１はｄＲＡＭテップの全体を示しておシ、また
２Ｌグラウンド電位のボンディング・パッド、３は電源
電位のボンディング・パッド、４はｘ、ｙ両方向に配列
された複数のメモリセル、５は同メモリセル４のアレイ
、６はＸ方向に配列された複数のワード線、７は同ワー
ド線６のワード線デコーダ、８はＹ方向に配列された複
数のセンスアンプ、９は各センスアンプＴを構成するＭ
ＯＳ）ランジスタ、１０は電源配線、１１はグラウンド
配線、１２．１３はＮチャネル形のＭＯＳ）ランジスタ
、φ１はセンスアンプ活性化信号、φ２はプリチャージ
信号、φ３はφ宜のセット信号である。
ス・メモリ（以下ｄＲＡＭと略称する）装置の回路ブロ
ック構成を第１図に示す。すなわち、この第１図におい
て、符号１はｄＲＡＭテップの全体を示しておシ、また
２Ｌグラウンド電位のボンディング・パッド、３は電源
電位のボンディング・パッド、４はｘ、ｙ両方向に配列
された複数のメモリセル、５は同メモリセル４のアレイ
、６はＸ方向に配列された複数のワード線、７は同ワー
ド線６のワード線デコーダ、８はＹ方向に配列された複
数のセンスアンプ、９は各センスアンプＴを構成するＭ
ＯＳ）ランジスタ、１０は電源配線、１１はグラウンド
配線、１２．１３はＮチャネル形のＭＯＳ）ランジスタ
、φ１はセンスアンプ活性化信号、φ２はプリチャージ
信号、φ３はφ宜のセット信号である。
続いてこの従来例による回路ブロックでの動作を第２図
（ａ）〜（＠）について述べる。初期状態においては、
プリチャージ信号φ２（＆）が電源電圧ｖｃ０にＭＯＳ
）ランジスタのしきい値電圧Ｖ７ｈを加えた電位以上
の高電位に保持されるために、センスアンプ活性化信号
φ、（ｄ）は電源電圧■ｅｅに充電されておシ、ついで
プリチャージ信号φ、が低電位になって。
（ａ）〜（＠）について述べる。初期状態においては、
プリチャージ信号φ２（＆）が電源電圧ｖｃ０にＭＯＳ
）ランジスタのしきい値電圧Ｖ７ｈを加えた電位以上
の高電位に保持されるために、センスアンプ活性化信号
φ、（ｄ）は電源電圧■ｅｅに充電されておシ、ついで
プリチャージ信号φ、が低電位になって。
ワード線デコーダ７によシ選択されたワード線６の電位
（ｂ）が立上シ、センスアンプ８のＭＯＳ）ランジスタ
９のドレインに、メモリセル４から読み出された電荷が
微小な電位差となって伝えられると。
（ｂ）が立上シ、センスアンプ８のＭＯＳ）ランジスタ
９のドレインに、メモリセル４から読み出された電荷が
微小な電位差となって伝えられると。
セット信号φ３（ｃが高電位に立上ってセンスアンプ活
性化信号φ、をグラウンド電位に放電させ、これによっ
てセンスアンプ８を構成している２個のＭＯＳ）ランジ
スタ９の内の一方が導通状態、他方が非導通状態になっ
て、フリップフロップ回路の状態が決定されるのでアシ
、このようにして選択されたメモリセルからのデータの
読み出しおよび増幅作用がなされるのである。
性化信号φ、をグラウンド電位に放電させ、これによっ
てセンスアンプ８を構成している２個のＭＯＳ）ランジ
スタ９の内の一方が導通状態、他方が非導通状態になっ
て、フリップフロップ回路の状態が決定されるのでアシ
、このようにして選択されたメモリセルからのデータの
読み出しおよび増幅作用がなされるのである。
しかしながらこの第１図構成による従来例でのｄＲＡＭ
においては、センスアンプ活性化信号φ１のプリチャー
ジのだめのＭＯＳ ）ランジスタ１２が、電源電位のボ
ンディング・パッド３に対してメモリセルアレイ５を挾
んだ反対側に配置されると共に、この電源電位のボンデ
ィング・パッド３からＭＯＳ ）ランジスタ１２への電
源配線１０が、その他の周辺回路のための電源配線とし
ても共通に使用できるようにされてお）、このために電
源配線１０のインピーダンスが高くなって、第２図の該
当部分１０の破線に示すように、瞬間的な電位低下を発
生することがら）、センスアンプ活性化信号φ鵞がこれ
に取シ込まれて、同センスアンプ活性化信号φ１波形の
破線に見られるように、センスアンプの活性化が早くな
シすぎて誤増幅となる不都合があった。
においては、センスアンプ活性化信号φ１のプリチャー
ジのだめのＭＯＳ ）ランジスタ１２が、電源電位のボ
ンディング・パッド３に対してメモリセルアレイ５を挾
んだ反対側に配置されると共に、この電源電位のボンデ
ィング・パッド３からＭＯＳ ）ランジスタ１２への電
源配線１０が、その他の周辺回路のための電源配線とし
ても共通に使用できるようにされてお）、このために電
源配線１０のインピーダンスが高くなって、第２図の該
当部分１０の破線に示すように、瞬間的な電位低下を発
生することがら）、センスアンプ活性化信号φ鵞がこれ
に取シ込まれて、同センスアンプ活性化信号φ１波形の
破線に見られるように、センスアンプの活性化が早くな
シすぎて誤増幅となる不都合があった。
この発明は従来のこのような欠点に鑑み、センスアンプ
活性化信号を電源電圧にプリチャージさせるためのＭＯ
Ｓ ）ランジスタのドレインに接続される電源配線を、
周辺回路のための電源配線とは別個に独立して専用に配
線させることによシ、周辺回路の動作に伴なう電源電位
低下が、このＭＯＳトランジスタのドレインに伝えられ
ないようにさせ、これによって早すぎるセンスアンプの
活性化による誤作動を防止できるようにしたものである
。
活性化信号を電源電圧にプリチャージさせるためのＭＯ
Ｓ ）ランジスタのドレインに接続される電源配線を、
周辺回路のための電源配線とは別個に独立して専用に配
線させることによシ、周辺回路の動作に伴なう電源電位
低下が、このＭＯＳトランジスタのドレインに伝えられ
ないようにさせ、これによって早すぎるセンスアンプの
活性化による誤作動を防止できるようにしたものである
。
以下この発明に係るダイナミック・ランダム・アクセス
・メモリ装置の一実施例につき、第３図を参照して詳細
に説明する。
・メモリ装置の一実施例につき、第３図を参照して詳細
に説明する。
第３図実施例装置は前記第１図従来例装置に対応して表
わしたもので、これらの各図中、同一符号は同一または
相当部分を示している。前記第１図従来例装置の場合、
電源電位のボンディング・パッド３から、センスアンプ
活性化信号φ１を電源電位にプリチャージするためのＭ
ＯＳ）ランジスタ１２への電源配線１０を、同時にその
他の周辺回路のだめの電源配線としても使用していたが
、この第３図実施例装置においては、電源電位のボンデ
ィング・パッド３からの電源配線を、 ＭＯＳ ）ラン
ジスタ１２への電源配線１０ｍと、その他の周辺回路へ
の電源配線１０ｂとに各別に独立して配線させるようＫ
したものである。
わしたもので、これらの各図中、同一符号は同一または
相当部分を示している。前記第１図従来例装置の場合、
電源電位のボンディング・パッド３から、センスアンプ
活性化信号φ１を電源電位にプリチャージするためのＭ
ＯＳ）ランジスタ１２への電源配線１０を、同時にその
他の周辺回路のだめの電源配線としても使用していたが
、この第３図実施例装置においては、電源電位のボンデ
ィング・パッド３からの電源配線を、 ＭＯＳ ）ラン
ジスタ１２への電源配線１０ｍと、その他の周辺回路へ
の電源配線１０ｂとに各別に独立して配線させるようＫ
したものである。
従ってこの実施例装置の場合、ＭＯＳ）ランジスタ１２
への電源配線１０ｍには、チップ外部から印加される強
力な電源電位が与えられ１周辺回路の動作に伴なう電源
ノイズは電源配線１０ｂにのみ存在することになるので
、センスアンプ活性化信号φ１のためのプリチャージ電
位には、前記第２図に破線で示すようなノイズ電圧が取
シ込まれず、このためにセンスアンプ活性化信号φ１の
プリチャージ電位低下による早すぎるセンスアンプ活性
化による誤作動の可能性を解消できるのである。
への電源配線１０ｍには、チップ外部から印加される強
力な電源電位が与えられ１周辺回路の動作に伴なう電源
ノイズは電源配線１０ｂにのみ存在することになるので
、センスアンプ活性化信号φ１のためのプリチャージ電
位には、前記第２図に破線で示すようなノイズ電圧が取
シ込まれず、このためにセンスアンプ活性化信号φ１の
プリチャージ電位低下による早すぎるセンスアンプ活性
化による誤作動の可能性を解消できるのである。
なお、前記実施例においては、Ｎチャネル形のＭＯＳ）
ランジスタによるｄＲＡＭについて述べたが、電源レベ
ルとか信号レベルなどを適当に変更することによシ、Ｐ
チャネル形のＭＯＳ）ランジスタ。
ランジスタによるｄＲＡＭについて述べたが、電源レベ
ルとか信号レベルなどを適当に変更することによシ、Ｐ
チャネル形のＭＯＳ）ランジスタ。
あるいは相補形のＭＯＳ ）ランジスタによるｄＲＡＭ
にも適用できることは勿論であシ、また前記実施例にお
いては、オープン・ビット線構成のｄＲＡＭについて述
べたが。フォールデド・ビット線構成のｄＲＡＭであっ
ても同様の効果が得られるものである。
にも適用できることは勿論であシ、また前記実施例にお
いては、オープン・ビット線構成のｄＲＡＭについて述
べたが。フォールデド・ビット線構成のｄＲＡＭであっ
ても同様の効果が得られるものである。
以上詳述したようＫこの発明によれば、ダイナミック・
ランダム・アクセス・メモリ装置において、電源電位の
ボンディング・パッドから、センスアンプ活性化信号の
プリチャージのためのＭＯＳトランジスタへの電源配線
を、その他の周辺回路のための電源配線とは別個に独立
して配線させるようＫしたので、同周辺回路の動作に伴
なう電源ノイズがセンスアンプ活性化信号に取シ込まれ
る慣れがなくな）、安定したセンスアンプ動作のｄＲＡ
Ｍ装置を容易に得られる特長がある。
ランダム・アクセス・メモリ装置において、電源電位の
ボンディング・パッドから、センスアンプ活性化信号の
プリチャージのためのＭＯＳトランジスタへの電源配線
を、その他の周辺回路のための電源配線とは別個に独立
して配線させるようＫしたので、同周辺回路の動作に伴
なう電源ノイズがセンスアンプ活性化信号に取シ込まれ
る慣れがなくな）、安定したセンスアンプ動作のｄＲＡ
Ｍ装置を容易に得られる特長がある。
第１図は従来例によるダイナミック・ランダム・アクセ
ス・メモリ装置の概要を示す回路ブロック図、第２図（
、）〜（、）は同上従来例装置の動作を説明するタイミ
ング・チャート、第３図はこの発明の一実施例によるダ
イナミック・ランダム・アクセス・メモリ装置の概要を
示す回路ブロック図である。 １・・・・ｄＲＡＭテップ、２・・・・グラウンド電位
のボンディング・パッド、３・・・・電源電位のボンデ
ィング・パッド、４・・・・メモリセル、５・−・・メ
モリセルアレイ、６拳・・・ワード線、７・・・・ワー
ド線デコーダ、８・・・・センスアンプ、１０ａ・・・
・電源電位のボンディング・パッドからＭＯＳ）ランジ
スタへの電源配線、１０ｂ・・・・電源電位のボンディ
ング・パッドから周辺回路への電源配線、１１・・・・
グラウンド配線、１２・・・・センスアンプ活性化信号
のプリチャージのだめのＭＯＳ）ランジスタ。 代理人 大岩増雄 −６ Ｇ′＋ ロ ２７４−
ス・メモリ装置の概要を示す回路ブロック図、第２図（
、）〜（、）は同上従来例装置の動作を説明するタイミ
ング・チャート、第３図はこの発明の一実施例によるダ
イナミック・ランダム・アクセス・メモリ装置の概要を
示す回路ブロック図である。 １・・・・ｄＲＡＭテップ、２・・・・グラウンド電位
のボンディング・パッド、３・・・・電源電位のボンデ
ィング・パッド、４・・・・メモリセル、５・−・・メ
モリセルアレイ、６拳・・・ワード線、７・・・・ワー
ド線デコーダ、８・・・・センスアンプ、１０ａ・・・
・電源電位のボンディング・パッドからＭＯＳ）ランジ
スタへの電源配線、１０ｂ・・・・電源電位のボンディ
ング・パッドから周辺回路への電源配線、１１・・・・
グラウンド配線、１２・・・・センスアンプ活性化信号
のプリチャージのだめのＭＯＳ）ランジスタ。 代理人 大岩増雄 −６ Ｇ′＋ ロ ２７４−
Claims (1)
- 【特許請求の範囲】 チップ上にあって、電源電位のボンディング・パッドと
、ｘ、ｙ両方向に配列された複数のメモリセル、および
これらのメモリセルのアレイと。 Ｘ方向に配列された複数のワード線と、Ｙ方向に配列さ
れた複数のセンスアンプと、これらのセンスアンプを活
性化するためのセンスアンプ活性化信号を電源電位に充
電する充電手段とを少なくとも備え、前記充電手段のだ
めの電源配線と周辺回路のための配線とを、前記電源電
位のボンディング・パッドから各別に独立して配線させ
たことを特徴とするダイナミック・ランダム・アクセス
・ ′メそり装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59023221A JPS60165756A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59023221A JPS60165756A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165756A true JPS60165756A (ja) | 1985-08-28 |
Family
ID=12104592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59023221A Pending JPS60165756A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272159A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体記憶装置 |
| JPH03256294A (ja) * | 1990-03-07 | 1991-11-14 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-02-08 JP JP59023221A patent/JPS60165756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272159A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0740602B2 (ja) * | 1985-09-25 | 1995-05-01 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JPH03256294A (ja) * | 1990-03-07 | 1991-11-14 | Fujitsu Ltd | 半導体装置 |
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