JPS58176947A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58176947A JPS58176947A JP57059082A JP5908282A JPS58176947A JP S58176947 A JPS58176947 A JP S58176947A JP 57059082 A JP57059082 A JP 57059082A JP 5908282 A JP5908282 A JP 5908282A JP S58176947 A JPS58176947 A JP S58176947A
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- JP
- Japan
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- flip
- resistor
- transistor
- condenser
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- Pending
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- 239000003990 capacitor Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000000605 extraction Methods 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスター・スライス方式の集積回路装置（以
下、マスタースライス１，１１）の嘆位セル毎に予めコ
ンデンサと抵抗を形成し、これをチップ内に形成された
フリ、プ・フロップの電源投入時セラ）またけリセット
ができるようにした半導体装置に関する。
下、マスタースライス１，１１）の嘆位セル毎に予めコ
ンデンサと抵抗を形成し、これをチップ内に形成された
フリ、プ・フロップの電源投入時セラ）またけリセット
ができるようにした半導体装置に関する。
最近、セミ・カスタムＬｆ９１として知られるようにな
ったマスタースライスＬ８１は、今後ますます規模が大
型化する傾向にあるが、礪模が大きくな、ると、チップ
内に形成されるフリップ・フロップ全部を外部信号によ
り直接セットまたはリセ、トシて初胡状態を設定するこ
とが、配線の制約上困難となり、所定のパスを通して各
々の７リツプ・７０，１を設定することになる。Ｌｉ５
Ｉ検査時において、７リツプｅツロツプ状態設定用のパ
スに不良が生じると、フリ、プ・７０；プの状態によっ
て決定されるパスについての検査が不可能になる。従来
これらの検査時の諸問題を解決する方法として、内蔵さ
れる７リツプ・フロップで、シフト・スキャン・パスを
形成し、フリップ・７０、プの状態を自由に設定できる
ようにする方法がある。この方法によると、フリップ・
７０ツブの一作自青の確＠、状憧設定の自由度が大であ
るという利点があるが、り７ト・パスの形成に併う冗長
な論理回路の形成という大きな欠点が生じる。
ったマスタースライスＬ８１は、今後ますます規模が大
型化する傾向にあるが、礪模が大きくな、ると、チップ
内に形成されるフリップ・フロップ全部を外部信号によ
り直接セットまたはリセ、トシて初胡状態を設定するこ
とが、配線の制約上困難となり、所定のパスを通して各
々の７リツプ・７０，１を設定することになる。Ｌｉ５
Ｉ検査時において、７リツプｅツロツプ状態設定用のパ
スに不良が生じると、フリ、プ・７０；プの状態によっ
て決定されるパスについての検査が不可能になる。従来
これらの検査時の諸問題を解決する方法として、内蔵さ
れる７リツプ・フロップで、シフト・スキャン・パスを
形成し、フリップ・７０、プの状態を自由に設定できる
ようにする方法がある。この方法によると、フリップ・
７０ツブの一作自青の確＠、状憧設定の自由度が大であ
るという利点があるが、り７ト・パスの形成に併う冗長
な論理回路の形成という大きな欠点が生じる。
本発明は１以上の欠点を解消した半導体装置である。
本発明の特徴は、マスター・スライスＬＩＩにおいて、
チップ内に形成されるフリップ・フロ。
チップ内に形成されるフリップ・フロ。
プを電源投入時にセットまたはリセットできるように、
単位セル毎に予めコンデンサと抵抗を形成した半導体装
置にある。
単位セル毎に予めコンデンサと抵抗を形成した半導体装
置にある。
以下に１本発明の実施例を図面を参照して説明する。
第１図は、マスター・スライスＬＳＩのチップ全体を示
す。ｌはチップであり、２はボンディング・パッド、３
は内部セルを示す、＠２図＃′ｉ、内部セルのみを示す
。セル内には、論理回路形成用トランジスタ領域４以外
にコンデンサ５と抵抗６が予め形成されている。Ｍ２Ｓ
・ＬＳＩの場合には。
す。ｌはチップであり、２はボンディング・パッド、３
は内部セルを示す、＠２図＃′ｉ、内部セルのみを示す
。セル内には、論理回路形成用トランジスタ領域４以外
にコンデンサ５と抵抗６が予め形成されている。Ｍ２Ｓ
・ＬＳＩの場合には。
抵抗にＭ（ＪＳ）ランジスタのオン抵抗を利用する。
ロウレベルのクリア入力（ＣＬＲ）を持ったフリ。
ブ・フロップを電源投入時にリセットする場合の実施例
を８１！３図、ｆ４４図、第５図を用いて説明する。＠
４図に示す構造の素子を＠３図のように接続する。第４
図１１＋１２ｅ１３ｔ１４は、導電材料、１８’ｓ１９
は、誘電体、１５雪１６は％ＰＡの部分にコンデンサ、
おの部分にＰチャンネルＭＵＳ）ランジスタが形成され
る。ＰチャンネルＭ（ＪＳ）ランジスタのドレインは、
コンデンサの４極となるＰ型機散層と共通罠なっている
。形成された素子を＠３図のように７リツプ・フロップ
のクリア入力に接続する。９のＰチャンネルＭＵＳトラ
ンジスタのゲートは１Ｍ！地（低電位側［＃襟に接続）
されており、トランジスタは常にオン状態であり抵抗と
して作用する。この結４．第３図の回路は、一種の積分
回路を形成し、ａ点の電位午、電源投入時に、第５図に
示すように、除々に上昇する。フリップ・フロ、プのク
リア入力（Ｃ１，）ｔ）ロウレベル’ｆａ １で上昇す
るのに要する時間ｔａ が、クリア入力最小パルス幅よ
りも長ければ、７す、プ・フロップがリセットされ状態
が決定される。Ｗｉｓ図１０のダイオードは、第４図１
５のＰ型機散層、１７のＮ型基板またはウェルのＰＮ接
合で構成される寄生ダイオードで、電源切断時にコンデ
ンサに充電され念電荷を速やかに放磁するのに利用され
る。
を８１！３図、ｆ４４図、第５図を用いて説明する。＠
４図に示す構造の素子を＠３図のように接続する。第４
図１１＋１２ｅ１３ｔ１４は、導電材料、１８’ｓ１９
は、誘電体、１５雪１６は％ＰＡの部分にコンデンサ、
おの部分にＰチャンネルＭＵＳ）ランジスタが形成され
る。ＰチャンネルＭ（ＪＳ）ランジスタのドレインは、
コンデンサの４極となるＰ型機散層と共通罠なっている
。形成された素子を＠３図のように７リツプ・フロップ
のクリア入力に接続する。９のＰチャンネルＭＵＳトラ
ンジスタのゲートは１Ｍ！地（低電位側［＃襟に接続）
されており、トランジスタは常にオン状態であり抵抗と
して作用する。この結４．第３図の回路は、一種の積分
回路を形成し、ａ点の電位午、電源投入時に、第５図に
示すように、除々に上昇する。フリップ・フロ、プのク
リア入力（Ｃ１，）ｔ）ロウレベル’ｆａ １で上昇す
るのに要する時間ｔａ が、クリア入力最小パルス幅よ
りも長ければ、７す、プ・フロップがリセットされ状態
が決定される。Ｗｉｓ図１０のダイオードは、第４図１
５のＰ型機散層、１７のＮ型基板またはウェルのＰＮ接
合で構成される寄生ダイオードで、電源切断時にコンデ
ンサに充電され念電荷を速やかに放磁するのに利用され
る。
次に別の実施例としてハイレベルのクリア入力（ＣＬＲ
）を持ったクリップ・フロップを電源投入時にリセット
する場合を第６図、第７図、！８図を用いて説明する。
）を持ったクリップ・フロップを電源投入時にリセット
する場合を第６図、第７図、！８図を用いて説明する。
この場合、ｍ述の実施例とは、逆に＠７図３０に示すＰ
型基板またはフェル上にＮ型拡散層２８．２９が形成さ
れた素子を第６図のように接続することにより、この場
合、一種の微分回路を形成する。＄６図す点の鴫位は、
電源投入時に第８図に示すようにＶＤＤから徐々に下降
する。フリップ・フロップのクリア入力（ｅｉ、ｈ）ハ
イレベルＶＢ まで下降するのに要する時間ｔｌ）が、
クリア人力峻小パルス幅よりも長ければ、フリップ・フ
ロップがリセットされ、状態が決定される。
型基板またはフェル上にＮ型拡散層２８．２９が形成さ
れた素子を第６図のように接続することにより、この場
合、一種の微分回路を形成する。＄６図す点の鴫位は、
電源投入時に第８図に示すようにＶＤＤから徐々に下降
する。フリップ・フロップのクリア入力（ｅｉ、ｈ）ハ
イレベルＶＢ まで下降するのに要する時間ｔｌ）が、
クリア人力峻小パルス幅よりも長ければ、フリップ・フ
ロップがリセットされ、状態が決定される。
次に本発明による効果を列挙する。
（１） 電源投入時においてフリップ・７０ツブの状
態が一意に決定されるので、各入力の状態と出力を比較
するだけで１，８Ｉの不良検査ができる。
態が一意に決定されるので、各入力の状態と出力を比較
するだけで１，８Ｉの不良検査ができる。
（２） テスターによるＬＳＩの動作試験において電
源投入時に７リツプ・フロップ状態が一意に決定される
ことから、初期状態設定用のバタンか不用となり、テス
ト・バタンか短くなる。従って、テスト時間自体も短縮
される。
源投入時に７リツプ・フロップ状態が一意に決定される
ことから、初期状態設定用のバタンか不用となり、テス
ト・バタンか短くなる。従って、テスト時間自体も短縮
される。
（３） 電源投入時において、クリップ・フロップの
状態が一意に決定されることにより、大刀信号に、フリ
ップ・７０ツブの状態設定用のパルスを入力する必要が
なくなジ、オシロスコープによるＬＳＩ内のパスの遅延
時間創建が容易になる。
状態が一意に決定されることにより、大刀信号に、フリ
ップ・７０ツブの状態設定用のパルスを入力する必要が
なくなジ、オシロスコープによるＬＳＩ内のパスの遅延
時間創建が容易になる。
（４）フリ、プ・フロップの大刀償号パスに不良が生じ
ている場合においても、このフリップ・フロップの状態
にかかわるパスの検査が可能になる。
ている場合においても、このフリップ・フロップの状態
にかかわるパスの検査が可能になる。
（５） 一般に、コンデンサを半導体に形成すること
は、大きな面積を要するが、これを配線領域下に形成す
ることと、フリップ・フロップのセットま几はリセット
に要する時定数が十分な高抵抗との明合せにより、比較
的小さな容量で達成されることにより、チップ面積の増
大を併なわない。
は、大きな面積を要するが、これを配線領域下に形成す
ることと、フリップ・フロップのセットま几はリセット
に要する時定数が十分な高抵抗との明合せにより、比較
的小さな容量で達成されることにより、チップ面積の増
大を併なわない。
（６）シフト・スキャン・パスを形成するときのように
、冗長な論理回路を形成する必要がなく、実質的なセル
利用率が向上する。
、冗長な論理回路を形成する必要がなく、実質的なセル
利用率が向上する。
＠１図は、マスター・スライスＬ８Ｉのチップを示す図
であＶ、第２図は、本発明を実施した内部セルを示す。 第３図は、ＰチャンネルＭＵｆ９）ランジスタを抵抗と
して利用した場合の回路図を第４図は、その素子構造を
、第５図は第３図ａ点の電位の電源投入時からの時間変
化を示した図である。Ｉ！！６図は、ＮチャンネルＭ０
１）ランジスタを抵抗として利用した場合の回路図を第
７図は。 その素子を、第８図は第６図す点の電位の電源投入時か
らの時間変化を示し九図である。 同、各々の図において、ｌ・・・・・・チップ、２・・
・・・・ボンディング・パッド、３・・・・・・内部セ
ル、４・・・・・・−４Ｍ埋回路形成用トランジスタ領
域、５・・・・・・コンデンサ、６・・・・・・抵抗、
７・・・・・・ロウレベルクリア入力（Ｃｈｉ（）付フ
リ、プ・７０ツブ、８・・・・・・コンデンサ、９・・
・・・・ＰチャンネルＭ（Ｊ８トランジスタ、１０・・
・・・・寄生ダイオード、１１・・・・・・コンデンサ
ー極形成用導電材料、１２・・・・・・ＰチャンネルＭ
ＵＳ）ランジスタ・ドレイン及びコンデンサ電極形成相
Ｐ蝋拡散ｌ−電位取出用導電材料、１３・・・・・・Ｐ
チャンネルｚｖ（ＪＳ）ランジスタ・ゲート′ｒＩ１４
用導電材料。 １４・・・・・・ＰチャンネルＭＵＳトランジスタ・ソ
ース−極用導電材料、１５・・・・・・ＰチャンネルＭ
（Ｊ８トランジスタ・ドレイン及びコンデンサ＊極形成
用Ｐ型拡散層、１６・・・・・・ＰチャンネルＭ（ＪＳ
）ランジスタ・ソース形成相Ｐ型拡散’Ｌ １７・
・・・・・Ｎ型基板またはウェル、１８・・・・・・コ
ンデンサ形成用誘電体、１９・・・・・・Ｐチャンネル
Ｍ（ＪＳトランジスタ・ゲート形成用誘電体、２０・・
・・・・）・イ・レヘルクリア（ＣＬＲ）入力付フリ、
プ・フロップ、２１・・・・・・コンデン？、２２・・
・・・・ＮチャンネルＭ（ＪＳ）ランジスタ、２３・・
・・・・寄生ダイオード、２４・・・・・・コンデンサ
４ｃ極形成用導電材料、２５・・・・・・Ｎチャンネル
ＭＬ）ｌ）ランジスタφドレイン及びコンデンサ電極形
成用Ｎ型拡散層電位取出用導電材料。 ２６・・・・・・ＮチャンネルＭ（ＪＳ）う／ジスタ蝋
極用導電材料、２７・・・・・・へチャンネルＭ（ＪＳ
）ランジスタ・ソース′域碓用導−材料、２８・・・・
・・ＮチャンネルＭ（ＪＳトランジスタ・ドレイン及び
コンデンサー極形成用へ型拡散１１２９・・・・・・Ｎ
チャンネルＭ（ＪＳ ）ランジスタ・ソース形成相Ｊｌ
ｌ拡散層。 ３０・・・・・・Ｐ型基板またはウェル、３１・・・・
・・コンデンサ形成相Ｉｆｊ一体、３２・・・・・・Ｎ
チャンネル・ＭＯＳトランジスタ・ゲート形成用誘゛鑵
体、を各々示す。 第１図 第２図
であＶ、第２図は、本発明を実施した内部セルを示す。 第３図は、ＰチャンネルＭＵｆ９）ランジスタを抵抗と
して利用した場合の回路図を第４図は、その素子構造を
、第５図は第３図ａ点の電位の電源投入時からの時間変
化を示した図である。Ｉ！！６図は、ＮチャンネルＭ０
１）ランジスタを抵抗として利用した場合の回路図を第
７図は。 その素子を、第８図は第６図す点の電位の電源投入時か
らの時間変化を示し九図である。 同、各々の図において、ｌ・・・・・・チップ、２・・
・・・・ボンディング・パッド、３・・・・・・内部セ
ル、４・・・・・・−４Ｍ埋回路形成用トランジスタ領
域、５・・・・・・コンデンサ、６・・・・・・抵抗、
７・・・・・・ロウレベルクリア入力（Ｃｈｉ（）付フ
リ、プ・７０ツブ、８・・・・・・コンデンサ、９・・
・・・・ＰチャンネルＭ（Ｊ８トランジスタ、１０・・
・・・・寄生ダイオード、１１・・・・・・コンデンサ
ー極形成用導電材料、１２・・・・・・ＰチャンネルＭ
ＵＳ）ランジスタ・ドレイン及びコンデンサ電極形成相
Ｐ蝋拡散ｌ−電位取出用導電材料、１３・・・・・・Ｐ
チャンネルｚｖ（ＪＳ）ランジスタ・ゲート′ｒＩ１４
用導電材料。 １４・・・・・・ＰチャンネルＭＵＳトランジスタ・ソ
ース−極用導電材料、１５・・・・・・ＰチャンネルＭ
（Ｊ８トランジスタ・ドレイン及びコンデンサ＊極形成
用Ｐ型拡散層、１６・・・・・・ＰチャンネルＭ（ＪＳ
）ランジスタ・ソース形成相Ｐ型拡散’Ｌ １７・
・・・・・Ｎ型基板またはウェル、１８・・・・・・コ
ンデンサ形成用誘電体、１９・・・・・・Ｐチャンネル
Ｍ（ＪＳトランジスタ・ゲート形成用誘電体、２０・・
・・・・）・イ・レヘルクリア（ＣＬＲ）入力付フリ、
プ・フロップ、２１・・・・・・コンデン？、２２・・
・・・・ＮチャンネルＭ（ＪＳ）ランジスタ、２３・・
・・・・寄生ダイオード、２４・・・・・・コンデンサ
４ｃ極形成用導電材料、２５・・・・・・Ｎチャンネル
ＭＬ）ｌ）ランジスタφドレイン及びコンデンサ電極形
成用Ｎ型拡散層電位取出用導電材料。 ２６・・・・・・ＮチャンネルＭ（ＪＳ）う／ジスタ蝋
極用導電材料、２７・・・・・・へチャンネルＭ（ＪＳ
）ランジスタ・ソース′域碓用導−材料、２８・・・・
・・ＮチャンネルＭ（ＪＳトランジスタ・ドレイン及び
コンデンサー極形成用へ型拡散１１２９・・・・・・Ｎ
チャンネルＭ（ＪＳ ）ランジスタ・ソース形成相Ｊｌ
ｌ拡散層。 ３０・・・・・・Ｐ型基板またはウェル、３１・・・・
・・コンデンサ形成相Ｉｆｊ一体、３２・・・・・・Ｎ
チャンネル・ＭＯＳトランジスタ・ゲート形成用誘゛鑵
体、を各々示す。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 マスター・スライス方式の集積回路装置において、チッ
プ内に形成されるフリップ・フロ、プを電源投入時にセ
ットまたはリセットできるように。 単位セル毎に予めコンデンサと抵抗を形成したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059082A JPS58176947A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059082A JPS58176947A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176947A true JPS58176947A (ja) | 1983-10-17 |
Family
ID=13103063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059082A Pending JPS58176947A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114238A (ja) * | 1985-11-13 | 1987-05-26 | Nec Corp | 半導体集積回路 |
-
1982
- 1982-04-09 JP JP57059082A patent/JPS58176947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114238A (ja) * | 1985-11-13 | 1987-05-26 | Nec Corp | 半導体集積回路 |
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