JP3409938B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JP3409938B2 JP3409938B2 JP04221895A JP4221895A JP3409938B2 JP 3409938 B2 JP3409938 B2 JP 3409938B2 JP 04221895 A JP04221895 A JP 04221895A JP 4221895 A JP4221895 A JP 4221895A JP 3409938 B2 JP3409938 B2 JP 3409938B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- power
- power supply
- inverter circuit
- reset circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセット回路
に関する。特に、定常状態において電源端子と接地端子
との間に電流が流れず、かつ任意の速度の電源電圧の立
ち上がりに対してもパルス出力を発生させることを可能
としたパワーオンリセット回路に関する。
に関する。特に、定常状態において電源端子と接地端子
との間に電流が流れず、かつ任意の速度の電源電圧の立
ち上がりに対してもパルス出力を発生させることを可能
としたパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来より、半導体メモリ等の半導体装置
において、内部回路のリセット動作を行うため、電源電
圧の立ち上がりに応じてパルス出力を発生させるパワー
オンリセット回路が用いられている。その具体例を図７
に示す。
において、内部回路のリセット動作を行うため、電源電
圧の立ち上がりに応じてパルス出力を発生させるパワー
オンリセット回路が用いられている。その具体例を図７
に示す。
【０００３】図７は主としてＤＲＡＭに用いられてきた
パワーオンリセット回路である。この回路は、インバー
タ２１、２２を逆並列接続して構成したフリップフロッ
プ回路の右端側に抵抗素子Ｒ３、ＰチャネルＭＯＳトラ
ンジスタＱ８、容量素子Ｃ８、ＮチャネルＭＯＳトラン
ジスタＱ９、及び抵抗素子Ｒ４が接続されており、該フ
リップフロップ回路の左端側には抵抗素子Ｒ２、Ｐチャ
ネルＭＯＳトランジスタＱ７、容量素子Ｃ７、抵抗素子
Ｒ１が接続されており、出力ＶＯＵＴは該フリップフロ
ップ回路の左端からインバータ回路２３、２４を介して
出力される。
パワーオンリセット回路である。この回路は、インバー
タ２１、２２を逆並列接続して構成したフリップフロッ
プ回路の右端側に抵抗素子Ｒ３、ＰチャネルＭＯＳトラ
ンジスタＱ８、容量素子Ｃ８、ＮチャネルＭＯＳトラン
ジスタＱ９、及び抵抗素子Ｒ４が接続されており、該フ
リップフロップ回路の左端側には抵抗素子Ｒ２、Ｐチャ
ネルＭＯＳトランジスタＱ７、容量素子Ｃ７、抵抗素子
Ｒ１が接続されており、出力ＶＯＵＴは該フリップフロ
ップ回路の左端からインバータ回路２３、２４を介して
出力される。
【０００４】図７に示したパワーオンリセット回路の動
作は以下の通りである。電源電圧ＶＣＣが急速に立ち上
がったときは、ノードｅ及びノードｆは抵抗素子Ｒ７、
Ｒ４及び容量素子Ｃ７、Ｃ８により決定される所定の時
定数で接地電位ＧＮＤからＶＣＣ方向へ上昇するが、Ｍ
ＯＳトランジスタＱ９によってノードｇは該ＭＯＳトラ
ンジスタのしきい値以上には上昇しない。この結果、フ
リップフロップ回路が反転し、その右端がＶＣＣからＧ
ＮＤに変化し、波形整形された出力ＶＯＵＴも同様にＶ
ＣＣからＧＮＤに変化する。すなわち、電源電圧ＶＣＣ
が所定電圧以上になった後にパワーオンリセットパルス
の出力が終了することとなる。
作は以下の通りである。電源電圧ＶＣＣが急速に立ち上
がったときは、ノードｅ及びノードｆは抵抗素子Ｒ７、
Ｒ４及び容量素子Ｃ７、Ｃ８により決定される所定の時
定数で接地電位ＧＮＤからＶＣＣ方向へ上昇するが、Ｍ
ＯＳトランジスタＱ９によってノードｇは該ＭＯＳトラ
ンジスタのしきい値以上には上昇しない。この結果、フ
リップフロップ回路が反転し、その右端がＶＣＣからＧ
ＮＤに変化し、波形整形された出力ＶＯＵＴも同様にＶ
ＣＣからＧＮＤに変化する。すなわち、電源電圧ＶＣＣ
が所定電圧以上になった後にパワーオンリセットパルス
の出力が終了することとなる。
【０００５】電源電圧ＶＣＣが時間をかけてなだらかに
立ち上がったときは、容量素子Ｃ７、Ｃ８の影響はなく
なり、ノードｅ及びノードｆは共にＧＮＤからＶＣＣ側
へとなだらかに立ち上がるが、電源電圧ＶＣＣがＭＯＳ
トランジスタＱ９のしきい値を超えた段階でノードｇの
電位の上昇は停止する。この結果、ＭＯＳトランジスタ
Ｑ８はＭＯＳトランジスタＱ７と比較してより多くの電
流を流し、フリップフロップ回路が反転し、その右端が
ＶＣＣからＧＮＤに変化し、波形整形された出力ＶＯＵ
Ｔも同様にＶＣＣからＧＮＤに変化する。すなわち、電
源電圧ＶＣＣが所定電圧以上になった後にパワーオンリ
セットパルスが出力されることとなる。
立ち上がったときは、容量素子Ｃ７、Ｃ８の影響はなく
なり、ノードｅ及びノードｆは共にＧＮＤからＶＣＣ側
へとなだらかに立ち上がるが、電源電圧ＶＣＣがＭＯＳ
トランジスタＱ９のしきい値を超えた段階でノードｇの
電位の上昇は停止する。この結果、ＭＯＳトランジスタ
Ｑ８はＭＯＳトランジスタＱ７と比較してより多くの電
流を流し、フリップフロップ回路が反転し、その右端が
ＶＣＣからＧＮＤに変化し、波形整形された出力ＶＯＵ
Ｔも同様にＶＣＣからＧＮＤに変化する。すなわち、電
源電圧ＶＣＣが所定電圧以上になった後にパワーオンリ
セットパルスが出力されることとなる。
【０００６】このように、図７の回路構成においては、
電源電圧ＶＣＣの立ち上がり速度に関わりなく、電源電
圧が所定電圧以上になった後にパワーオンリセットパル
スが出力されることとなる。
電源電圧ＶＣＣの立ち上がり速度に関わりなく、電源電
圧が所定電圧以上になった後にパワーオンリセットパル
スが出力されることとなる。
【０００７】ところが、図７の回路構成においては、各
種の問題が存在した。第１の問題は、定常状態におい
て、ＭＯＳトランジスタＱ８及び抵抗素子Ｒ３を介し
て、電源電位ＶＣＣから接地電位ＧＮＤへと電流が流れ
続けてしまうことである。ＭＯＳトランジスタＱ８のゲ
ートにはＭＯＳトランジスタＱ９のしきい値電圧に相当
する電圧が印加されており、電源電圧が該しきい値電圧
以上であれば、ＭＯＳトランジスタＱ８は常に導通して
いる。この結果、ＭＯＳトランジスタＱ８及び抵抗素子
Ｒ３を介して電流が流れてしまうのである。これは、低
消費電力が要求される半導体装置においては非常に問題
視されていた。
種の問題が存在した。第１の問題は、定常状態におい
て、ＭＯＳトランジスタＱ８及び抵抗素子Ｒ３を介し
て、電源電位ＶＣＣから接地電位ＧＮＤへと電流が流れ
続けてしまうことである。ＭＯＳトランジスタＱ８のゲ
ートにはＭＯＳトランジスタＱ９のしきい値電圧に相当
する電圧が印加されており、電源電圧が該しきい値電圧
以上であれば、ＭＯＳトランジスタＱ８は常に導通して
いる。この結果、ＭＯＳトランジスタＱ８及び抵抗素子
Ｒ３を介して電流が流れてしまうのである。これは、低
消費電力が要求される半導体装置においては非常に問題
視されていた。
【０００８】第２の問題は、抵抗素子を含む多数の回路
素子を配置することにより、非常にパワーオンリセット
回路のチップ上での占有面積が大きくなってしまうこと
である。抵抗素子は通常拡散層ないしポリシリコン配線
等を用いるが、いずれもチップ面積を大幅に占有するも
のである。
素子を配置することにより、非常にパワーオンリセット
回路のチップ上での占有面積が大きくなってしまうこと
である。抵抗素子は通常拡散層ないしポリシリコン配線
等を用いるが、いずれもチップ面積を大幅に占有するも
のである。
【０００９】
【発明が解決しようとする課題】上記したように、従来
のパワーオンリセット回路は、電源電圧の上昇速度に関
わりなく電源電圧が所定電圧を超えた後にパルスを出力
するよう構成すると、定常状態において比較的大きな電
力を消費し、同時に大きなチップ面積を占有してしまう
という問題があった。
のパワーオンリセット回路は、電源電圧の上昇速度に関
わりなく電源電圧が所定電圧を超えた後にパルスを出力
するよう構成すると、定常状態において比較的大きな電
力を消費し、同時に大きなチップ面積を占有してしまう
という問題があった。
【００１０】本発明は上記欠点を除去し、電源電圧の上
昇速度に関わりなく電源電圧が所定電圧を超えた後にパ
ルスを出力するよう構成しつつ、定常状態においてわず
かな電力のみしか消費せず、同時に占有面積の小さなパ
ワーオンリセット回路を提供することを目的とする。
昇速度に関わりなく電源電圧が所定電圧を超えた後にパ
ルスを出力するよう構成しつつ、定常状態においてわず
かな電力のみしか消費せず、同時に占有面積の小さなパ
ワーオンリセット回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の例として電源端子と接地端子と
の間に順に直列接続された第１導電型の第１のＭＯＳト
ランジスタと第２導電型の第２のＭＯＳトランジスタと
を含む第１のインバータ回路と、電源端子と接地端子と
の間に順に直列接続された第１導電型の第３のＭＯＳト
ランジスタと第２導電型の第４のＭＯＳトランジスタと
を含みその出力が第１のインバータ回路の入力に接続さ
れた第２のインバータ回路と、第１のインバータ回路の
出力と電源端子との間に接続された第１の容量素子と、
第２のインバータ回路の出力と接地端子との間に接続さ
れた第２の容量素子と、第１のインバータ回路の出力と
第２のインバータ回路の入力との間に接続された第３の
容量素子と、第２のインバータ回路の入力と接地端子と
の間に接続された第４の容量素子とを具備し、電源端子
に印加される電源電圧の立ち上がりに応じて、第１のイ
ンバータ回路の出力にパルス信号を出力することを特徴
とするパワーオンリセット回路を提供する。
に、本発明では、第１の例として電源端子と接地端子と
の間に順に直列接続された第１導電型の第１のＭＯＳト
ランジスタと第２導電型の第２のＭＯＳトランジスタと
を含む第１のインバータ回路と、電源端子と接地端子と
の間に順に直列接続された第１導電型の第３のＭＯＳト
ランジスタと第２導電型の第４のＭＯＳトランジスタと
を含みその出力が第１のインバータ回路の入力に接続さ
れた第２のインバータ回路と、第１のインバータ回路の
出力と電源端子との間に接続された第１の容量素子と、
第２のインバータ回路の出力と接地端子との間に接続さ
れた第２の容量素子と、第１のインバータ回路の出力と
第２のインバータ回路の入力との間に接続された第３の
容量素子と、第２のインバータ回路の入力と接地端子と
の間に接続された第４の容量素子とを具備し、電源端子
に印加される電源電圧の立ち上がりに応じて、第１のイ
ンバータ回路の出力にパルス信号を出力することを特徴
とするパワーオンリセット回路を提供する。
【００１２】このパワーオンリセット回路はソース・ゲ
ート間の電圧を０Ｖとしたときにソース・ドレイン間に
流れる電流は、第１のＭＯＳトランジスタの方が第２の
ＭＯＳトランジスタより大きく、第３のＭＯＳトランジ
スタの方が第４のＭＯＳトランジスタより小さく、電源
電圧が所定電圧以上であるときに第３のＭＯＳトランジ
スタに流れる電流が第４のＭＯＳトランジスタに流れる
電流よりも大きくなるよう第３の容量素子の容量と第４
の容量素子の容量との比が設定されている。
ート間の電圧を０Ｖとしたときにソース・ドレイン間に
流れる電流は、第１のＭＯＳトランジスタの方が第２の
ＭＯＳトランジスタより大きく、第３のＭＯＳトランジ
スタの方が第４のＭＯＳトランジスタより小さく、電源
電圧が所定電圧以上であるときに第３のＭＯＳトランジ
スタに流れる電流が第４のＭＯＳトランジスタに流れる
電流よりも大きくなるよう第３の容量素子の容量と第４
の容量素子の容量との比が設定されている。
【００１３】また、このパワーオンリセット回路は同時
に、第３のＭＯＳトランジスタに流れる電流が第４のＭ
ＯＳトランジスタに流れる電流よりも大きくなるような
第２のインバータ回路の入力に印加する電圧が存在する
よう第３及び第４の容量素子の容量および第３及び第４
のＭＯＳトランジスタの形状を設定している。
に、第３のＭＯＳトランジスタに流れる電流が第４のＭ
ＯＳトランジスタに流れる電流よりも大きくなるような
第２のインバータ回路の入力に印加する電圧が存在する
よう第３及び第４の容量素子の容量および第３及び第４
のＭＯＳトランジスタの形状を設定している。
【００１４】さらに、第３及び第４の容量素子は半導体
基板上に絶縁膜を介して形成された導電体層により構成
されており、この半導体基板に形成した拡散層を電極と
して用いない。
基板上に絶縁膜を介して形成された導電体層により構成
されており、この半導体基板に形成した拡散層を電極と
して用いない。
【００１５】また、本発明の第２の例においては、電源
端子と接地端子との間に順に直列接続された第１導電型
の第１のＭＯＳトランジスタと第２導電型の第２のＭＯ
Ｓトランジスタとを含むインバータ回路と、電源端子と
インバータ回路の入力との間に接続された第１の容量素
子と、接地端子とインバータ回路の入力との間に接続さ
れた第２の容量素子とを具備し、電源電圧が０Ｖ近傍で
ソース・ドレイン間に流れる電流は第１のＭＯＳトラン
ジスタの方が第２のＭＯＳトランジスタより小さく、電
源電圧が所定電圧以上であるときに第２のＭＯＳトラン
ジスタのゲートに印加される電圧がこの第２のＭＯＳト
ランジスタのしきい値よりも高くなるよう第１及び第２
の容量素子の容量比が設定されていることを特徴とする
パワーオンリセット回路を提供する。
端子と接地端子との間に順に直列接続された第１導電型
の第１のＭＯＳトランジスタと第２導電型の第２のＭＯ
Ｓトランジスタとを含むインバータ回路と、電源端子と
インバータ回路の入力との間に接続された第１の容量素
子と、接地端子とインバータ回路の入力との間に接続さ
れた第２の容量素子とを具備し、電源電圧が０Ｖ近傍で
ソース・ドレイン間に流れる電流は第１のＭＯＳトラン
ジスタの方が第２のＭＯＳトランジスタより小さく、電
源電圧が所定電圧以上であるときに第２のＭＯＳトラン
ジスタのゲートに印加される電圧がこの第２のＭＯＳト
ランジスタのしきい値よりも高くなるよう第１及び第２
の容量素子の容量比が設定されていることを特徴とする
パワーオンリセット回路を提供する。
【００１６】なお、このパワーオンリセット回路におい
ても第１及び第２の容量素子は半導体基板上に絶縁膜を
介して形成された導電体層により構成されており、この
半導体基板に形成した拡散層を電極として用いない。
ても第１及び第２の容量素子は半導体基板上に絶縁膜を
介して形成された導電体層により構成されており、この
半導体基板に形成した拡散層を電極として用いない。
【００１７】
【作用】本発明で提供する手段を用いることにより、第
１の例では電源電圧が急速に立ち上がった場合はもちろ
んのこと、ゆっくりと立ち上がった場合でもパワーオン
リセットパルスを第１のインバータの出力端子に発生さ
せることができる。また、定常状態において、電源端子
から接地端子への貫通パスが生ぜず、消費電力が非常に
微少である。さらに、使用回路素子数は非常に少ないた
め、必要なチップ占有面積が小さい。
１の例では電源電圧が急速に立ち上がった場合はもちろ
んのこと、ゆっくりと立ち上がった場合でもパワーオン
リセットパルスを第１のインバータの出力端子に発生さ
せることができる。また、定常状態において、電源端子
から接地端子への貫通パスが生ぜず、消費電力が非常に
微少である。さらに、使用回路素子数は非常に少ないた
め、必要なチップ占有面積が小さい。
【００１８】第２の例でも、定常状態において電源端子
から接地端子への貫通パスが生ぜず、消費電力が非常に
微少である。さらに、使用回路素子数が第１の例よりも
さらに少ないため、必要なチップ占有面積が非常に小さ
い。
から接地端子への貫通パスが生ぜず、消費電力が非常に
微少である。さらに、使用回路素子数が第１の例よりも
さらに少ないため、必要なチップ占有面積が非常に小さ
い。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１ないし図４は本発明の第１の実施例の説明図
であり、図５、６は本発明の第２の実施例の説明図であ
る。
する。図１ないし図４は本発明の第１の実施例の説明図
であり、図５、６は本発明の第２の実施例の説明図であ
る。
【００２０】図１は、本発明の第１の実施例の回路構成
図である。このパワーオンリセット回路は電源端子ＶＣ
Ｃと接地端子ＧＮＤとの間に順に直列接続されたＰチャ
ネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトラン
ジスタＱ２とを含むインバータ回路１と、電源端子ＶＣ
Ｃと接地端子ＧＮＤとの間に順に直列接続されたＰチャ
ネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトラン
ジスタＱ４とを含みその出力がインバータ回路１の入力
に接続されたインバータ回路２と、インバータ回路１の
出力と電源端子ＶＣＣとの間に接続された容量素子Ｃ１
と、インバータ回路２の出力と接地端子ＧＮＤとの間に
接続された容量素子Ｃ２と、インバータ回路１の出力と
インバータ回路２の入力との間に接続された容量素子Ｃ
３と、インバータ回路２の入力と接地端子ＧＮＤとの間
に接続された容量素子Ｃ４とから構成される。以上の構
成により、このパワーオンリセット回路は電源端子ＶＣ
Ｃに印加される電源電圧の立ち上がりに応じてパルス信
号ＶＯＵＴを発生する。
図である。このパワーオンリセット回路は電源端子ＶＣ
Ｃと接地端子ＧＮＤとの間に順に直列接続されたＰチャ
ネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトラン
ジスタＱ２とを含むインバータ回路１と、電源端子ＶＣ
Ｃと接地端子ＧＮＤとの間に順に直列接続されたＰチャ
ネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトラン
ジスタＱ４とを含みその出力がインバータ回路１の入力
に接続されたインバータ回路２と、インバータ回路１の
出力と電源端子ＶＣＣとの間に接続された容量素子Ｃ１
と、インバータ回路２の出力と接地端子ＧＮＤとの間に
接続された容量素子Ｃ２と、インバータ回路１の出力と
インバータ回路２の入力との間に接続された容量素子Ｃ
３と、インバータ回路２の入力と接地端子ＧＮＤとの間
に接続された容量素子Ｃ４とから構成される。以上の構
成により、このパワーオンリセット回路は電源端子ＶＣ
Ｃに印加される電源電圧の立ち上がりに応じてパルス信
号ＶＯＵＴを発生する。
【００２１】続いて、図１に示したパワーオンリセット
回路の動作を説明する。図２は電源電圧が急速に立ち上
がったときの各ノードａ，ｂ，ｄの電圧波形図である。
電源端子ＶＣＣが時刻ｔ１０に０Ｖから急速に立ち上が
ると、その後はノードａ及びノードｂは容量素子Ｃ１、
Ｃ２、Ｃ３の容量分割によりその分割比に応じた電位と
なりＶＣＣ方向に立ち上がる。時刻ｔ１２において、Ｖ
ＣＣとノードｂとの間にインバータ２のＶＣＣ側から測
定したしきい値であるＶｐ（多くの場合ＭＯＳトランジ
スタＱ３のしきい値電圧に相当するがＭＯＳトランジス
タＱ４の駆動能力等との関係で若干の補正を受ける）の
電位差が生じると、該ＭＯＳトランジスタＱ３は導通
し、容量素子Ｃ２の充電を開始する。この結果、ノード
ｃの電位が次第に上昇する。時刻ｔ１２において、ノー
ドｃの電位がＭＯＳトランジスタＱ２のしきい値電圧に
相当するＶｉｔの電圧まで上昇すると、ＭＯＳトランジ
スタＱ２は導通し、ノードａの電位は降下する。このよ
うに、ノードａに電源端子ＶＣＣに印加される電源電圧
の立ち上がりに応じてパルス信号ＶＯＵＴを発生する。
回路の動作を説明する。図２は電源電圧が急速に立ち上
がったときの各ノードａ，ｂ，ｄの電圧波形図である。
電源端子ＶＣＣが時刻ｔ１０に０Ｖから急速に立ち上が
ると、その後はノードａ及びノードｂは容量素子Ｃ１、
Ｃ２、Ｃ３の容量分割によりその分割比に応じた電位と
なりＶＣＣ方向に立ち上がる。時刻ｔ１２において、Ｖ
ＣＣとノードｂとの間にインバータ２のＶＣＣ側から測
定したしきい値であるＶｐ（多くの場合ＭＯＳトランジ
スタＱ３のしきい値電圧に相当するがＭＯＳトランジス
タＱ４の駆動能力等との関係で若干の補正を受ける）の
電位差が生じると、該ＭＯＳトランジスタＱ３は導通
し、容量素子Ｃ２の充電を開始する。この結果、ノード
ｃの電位が次第に上昇する。時刻ｔ１２において、ノー
ドｃの電位がＭＯＳトランジスタＱ２のしきい値電圧に
相当するＶｉｔの電圧まで上昇すると、ＭＯＳトランジ
スタＱ２は導通し、ノードａの電位は降下する。このよ
うに、ノードａに電源端子ＶＣＣに印加される電源電圧
の立ち上がりに応じてパルス信号ＶＯＵＴを発生する。
【００２２】図３は電源電圧がなだらかに立ち上がった
ときの各ノードａ、ｂ、ｃの電圧波形図である。なお、
図２と図３とは時間軸の単位を異なる値に設定してお
り、図３の方がより長い時間経過を示している。時刻ｔ
２０において、電源端子ＶＣＣが０Ｖからなだらかに立
ち上がる。ところで、この回路においては、サブスレッ
ショルド電流すなわちしきい値電圧以下の電圧がゲート
・ソース間に与えられたときに流れる電流は、ＭＯＳト
ランジスタＱ１の方がＭＯＳトランジスタＱ２よりも大
きくなるよう設定されている。サブスレッショルド電流
はゲート電圧によって変化するため、より詳細に述べる
と、ゲート・ソース間の電圧が０Ｖ近傍の時にもしくは
電源電圧が０Ｖ近傍のときにソース・ドレイン間に流れ
る電流がＭＯＳトランジスタＱ１の方がＭＯＳトランジ
スタＱ２よりも大きくなるよう設定する。この設定はＭ
ＯＳトランジスタＱ１、Ｑ２のしきい値電圧の調整、ゲ
ート幅及びゲート長を適宜調整することによりおこな
う。この結果、時刻ｔ２０以後はノードａの電位はＶＣ
Ｃと同様となる。また、ノードｂの電位は容量素子Ｃ
３、Ｃ４の容量分割により得られる電位となり、ＶＣＣ
の立ち上がりに応じて上昇する。一方、インバータ２に
ついては、インバータ１とは逆に。ＭＯＳトランジスタ
Ｑ３のサブスレッショルド電流がＭＯＳトランジスタＱ
４のサブスレッショルド電流よりも小さくなるよう設定
する。より厳密には、ゲート・ソース間の電圧が０Ｖ近
傍の時にもしくは電源電圧が０Ｖ近傍のときにソース・
ドレイン間に流れる電流がＭＯＳトランジスタＱ３の方
がＭＯＳトランジスタＱ４よりも小さくなるよう設定す
る。この設定はＭＯＳトランジスタＱ３、Ｑ４のしきい
値電圧の調整、ゲート幅及びゲート長を適宜調整するこ
とによりおこなう。この結果、時刻ｔ２０以後はノード
ｃの電位は接地端子ＧＮＤと同一の電位となる。続い
て、時刻ｔ２１において、ノードｂの電位とＶＣＣとの
間にＶｐの電位差が生じると、インバータ２の出力は反
転し、ＭＯＳトランジスタＱ３によってノードｃを充電
する。その結果、インバータ１は反転し、ノードａの電
位はＧＮＤ側に立ち下がる。同様に、容量分割されたノ
ードｂの電位もＧＮＤ側に立ち下がる。この立ち下がり
動作は正帰還動作のため、高速に完了する。このよう
に、ノードａに電源端子ＶＣＣに印加される電源電圧の
立ち上がりに応じてパルス信号ＶＯＵＴを発生する。
ときの各ノードａ、ｂ、ｃの電圧波形図である。なお、
図２と図３とは時間軸の単位を異なる値に設定してお
り、図３の方がより長い時間経過を示している。時刻ｔ
２０において、電源端子ＶＣＣが０Ｖからなだらかに立
ち上がる。ところで、この回路においては、サブスレッ
ショルド電流すなわちしきい値電圧以下の電圧がゲート
・ソース間に与えられたときに流れる電流は、ＭＯＳト
ランジスタＱ１の方がＭＯＳトランジスタＱ２よりも大
きくなるよう設定されている。サブスレッショルド電流
はゲート電圧によって変化するため、より詳細に述べる
と、ゲート・ソース間の電圧が０Ｖ近傍の時にもしくは
電源電圧が０Ｖ近傍のときにソース・ドレイン間に流れ
る電流がＭＯＳトランジスタＱ１の方がＭＯＳトランジ
スタＱ２よりも大きくなるよう設定する。この設定はＭ
ＯＳトランジスタＱ１、Ｑ２のしきい値電圧の調整、ゲ
ート幅及びゲート長を適宜調整することによりおこな
う。この結果、時刻ｔ２０以後はノードａの電位はＶＣ
Ｃと同様となる。また、ノードｂの電位は容量素子Ｃ
３、Ｃ４の容量分割により得られる電位となり、ＶＣＣ
の立ち上がりに応じて上昇する。一方、インバータ２に
ついては、インバータ１とは逆に。ＭＯＳトランジスタ
Ｑ３のサブスレッショルド電流がＭＯＳトランジスタＱ
４のサブスレッショルド電流よりも小さくなるよう設定
する。より厳密には、ゲート・ソース間の電圧が０Ｖ近
傍の時にもしくは電源電圧が０Ｖ近傍のときにソース・
ドレイン間に流れる電流がＭＯＳトランジスタＱ３の方
がＭＯＳトランジスタＱ４よりも小さくなるよう設定す
る。この設定はＭＯＳトランジスタＱ３、Ｑ４のしきい
値電圧の調整、ゲート幅及びゲート長を適宜調整するこ
とによりおこなう。この結果、時刻ｔ２０以後はノード
ｃの電位は接地端子ＧＮＤと同一の電位となる。続い
て、時刻ｔ２１において、ノードｂの電位とＶＣＣとの
間にＶｐの電位差が生じると、インバータ２の出力は反
転し、ＭＯＳトランジスタＱ３によってノードｃを充電
する。その結果、インバータ１は反転し、ノードａの電
位はＧＮＤ側に立ち下がる。同様に、容量分割されたノ
ードｂの電位もＧＮＤ側に立ち下がる。この立ち下がり
動作は正帰還動作のため、高速に完了する。このよう
に、ノードａに電源端子ＶＣＣに印加される電源電圧の
立ち上がりに応じてパルス信号ＶＯＵＴを発生する。
【００２３】以上、極端な２通りの場合、すなわち非常
に急激に電源電圧が立ち上がった場合と非常になだらか
に電源電圧が立ち上がった場合とを説明してきたが、実
際の動作は両者の中間の動作となることが多い。また、
途中で電圧が下降する等の変動が加わった場合も正確な
パワーオンリセットパルスが出力される。また、図１か
ら容易に見て取れるように、本発明の実施例のパワーオ
ンリセット回路は定常状態ではごく僅かなインバータ回
路のサブスレッショルド電流を除いて、電源端子から接
地端子への電流パスが生じない。この結果、消費電力の
非常に小さなパワーオンリセット回路を提供できる。ま
た、比較的大面積を占有する抵抗素子を用いていないた
め、小さな面積にて該回路を構成することができる。
に急激に電源電圧が立ち上がった場合と非常になだらか
に電源電圧が立ち上がった場合とを説明してきたが、実
際の動作は両者の中間の動作となることが多い。また、
途中で電圧が下降する等の変動が加わった場合も正確な
パワーオンリセットパルスが出力される。また、図１か
ら容易に見て取れるように、本発明の実施例のパワーオ
ンリセット回路は定常状態ではごく僅かなインバータ回
路のサブスレッショルド電流を除いて、電源端子から接
地端子への電流パスが生じない。この結果、消費電力の
非常に小さなパワーオンリセット回路を提供できる。ま
た、比較的大面積を占有する抵抗素子を用いていないた
め、小さな面積にて該回路を構成することができる。
【００２４】続いて、図４に図１に示した回路の平面図
を示す。基板領域１１、１２、１５、１７以外はすべて
フィールド領域である。ポリシリコン層は２層用いてい
る。ＭＯＳトランジスタＱ１はＮ型基板領域１２と一層
ポリシリコンによるゲート１４とから構成され、ＭＯＳ
トランジスタＱ２はＰ型基板領域１７と一層ポリシリコ
ンによるゲート１８とから構成され、ＭＯＳトランジス
タＱ３はＮ型基板領域１１と一層ポリシリコンによるゲ
ート１３とから構成され、ＭＯＳトランジスタＱ４はＰ
型基板領域１５と一層ポリシリコンによるゲート１６と
から構成される。容量素子Ｃ１は一層ポリシリコンから
なる電極２０と２層ポリシリコンからなる電極１９から
構成され、容量素子Ｃ２は一層ポリシリコンからなる電
極９と２層ポリシリコンからなる電極１０から構成さ
れ、容量素子Ｃ３は一層ポリシリコンからなる電極７と
２層ポリシリコンからなる電極８から構成され、容量素
子Ｃ４は一層ポリシリコンからなる電極６と２層ポリシ
リコンからなる電極８から構成される。各素子間の結線
は図４の様にアルミニウム等の金属配線により行う。
を示す。基板領域１１、１２、１５、１７以外はすべて
フィールド領域である。ポリシリコン層は２層用いてい
る。ＭＯＳトランジスタＱ１はＮ型基板領域１２と一層
ポリシリコンによるゲート１４とから構成され、ＭＯＳ
トランジスタＱ２はＰ型基板領域１７と一層ポリシリコ
ンによるゲート１８とから構成され、ＭＯＳトランジス
タＱ３はＮ型基板領域１１と一層ポリシリコンによるゲ
ート１３とから構成され、ＭＯＳトランジスタＱ４はＰ
型基板領域１５と一層ポリシリコンによるゲート１６と
から構成される。容量素子Ｃ１は一層ポリシリコンから
なる電極２０と２層ポリシリコンからなる電極１９から
構成され、容量素子Ｃ２は一層ポリシリコンからなる電
極９と２層ポリシリコンからなる電極１０から構成さ
れ、容量素子Ｃ３は一層ポリシリコンからなる電極７と
２層ポリシリコンからなる電極８から構成され、容量素
子Ｃ４は一層ポリシリコンからなる電極６と２層ポリシ
リコンからなる電極８から構成される。各素子間の結線
は図４の様にアルミニウム等の金属配線により行う。
【００２５】このように、容量素子は一層及び二層のポ
リシリコンにより構成し、インバータ回路側の電極を基
板の拡散層により形成していないため、ジャンクション
リーク電流が発生しない。この結果、非常になだらかに
電源電圧を上昇させたときも確実にパワーオンパルスを
出力すること意味する。
リシリコンにより構成し、インバータ回路側の電極を基
板の拡散層により形成していないため、ジャンクション
リーク電流が発生しない。この結果、非常になだらかに
電源電圧を上昇させたときも確実にパワーオンパルスを
出力すること意味する。
【００２６】以下に、具体的なＭＯＳトランジスタ及び
容量素子の大きさを示す。容量素子の実効絶縁膜厚は１
０ｎｍ、ゲート酸化膜厚はすべて２０ｎｍである。容量
素子の面積はＣ１は３２６０平方ミクロン、容量素子Ｃ
２は５２６０平方ミクロン、容量素子Ｃ３は１９５０平
方ミクロン、容量素子Ｃ４は３３００平方ミクロンであ
る。ＭＯＳトランジスタＱ１のＷ／Ｌ（ゲート幅／ゲー
ト長）は５００ミクロン／０９ミクロン、ＭＯＳトラン
ジスタＱ２は３．２ミクロン／１００ミクロン、ＭＯＳ
トランジスタＱ３は３００ミクロン／２．４ミクロン、
ＭＯＳトランジスタＱ４は１０ミクロン／２．４ミクロ
ンである。
容量素子の大きさを示す。容量素子の実効絶縁膜厚は１
０ｎｍ、ゲート酸化膜厚はすべて２０ｎｍである。容量
素子の面積はＣ１は３２６０平方ミクロン、容量素子Ｃ
２は５２６０平方ミクロン、容量素子Ｃ３は１９５０平
方ミクロン、容量素子Ｃ４は３３００平方ミクロンであ
る。ＭＯＳトランジスタＱ１のＷ／Ｌ（ゲート幅／ゲー
ト長）は５００ミクロン／０９ミクロン、ＭＯＳトラン
ジスタＱ２は３．２ミクロン／１００ミクロン、ＭＯＳ
トランジスタＱ３は３００ミクロン／２．４ミクロン、
ＭＯＳトランジスタＱ４は１０ミクロン／２．４ミクロ
ンである。
【００２７】続いて、本発明の第２の実施例を図５、図
６を用いて説明する。図５は、本発明の第２の実施例の
回路構成図である。このパワーオンリセット回路は電源
端子ＶＣＣと接地端子ＧＮＤとの間に順に直列接続され
たＰチャネルＭＯＳトランジスタＱ５とＮチャネルＭＯ
ＳトランジスタＱ６とを含むインバータ回路３と、イン
バータ回路１の入力と電源端子ＶＣＣとの間に接続され
た容量素子Ｃ５と、インバータ回路１の入力と接地端子
ＧＮＤとの間に接続された容量素子Ｃ６とから構成され
ている。以上の構成により、このパワーオンリセット回
路は電源端子ＶＣＣに印加される電源電圧の立ち上がり
に応じてパルス信号ＶＯＵＴを発生する。
６を用いて説明する。図５は、本発明の第２の実施例の
回路構成図である。このパワーオンリセット回路は電源
端子ＶＣＣと接地端子ＧＮＤとの間に順に直列接続され
たＰチャネルＭＯＳトランジスタＱ５とＮチャネルＭＯ
ＳトランジスタＱ６とを含むインバータ回路３と、イン
バータ回路１の入力と電源端子ＶＣＣとの間に接続され
た容量素子Ｃ５と、インバータ回路１の入力と接地端子
ＧＮＤとの間に接続された容量素子Ｃ６とから構成され
ている。以上の構成により、このパワーオンリセット回
路は電源端子ＶＣＣに印加される電源電圧の立ち上がり
に応じてパルス信号ＶＯＵＴを発生する。
【００２８】続いて、図５に示したパワーオンリセット
回路の動作を説明する。図６は電源電圧がなだらかに立
ち上がったときの各ノードｅ，ｆの電圧波形図である。
電源端子ＶＣＣが時刻ｔ３０において０Ｖからなだらか
に立ち上がると、その後はノードｅは容量素子Ｃ５、Ｃ
６の容量分割によりその分割比に応じた電位となりＶＣ
Ｃ方向に立ち上がる。ところで、この回路においても
は、サブスレッショルド電流、すなわちしきい値電圧以
下の電圧がゲート・ソース間に与えられたときに流れる
電流は、ＭＯＳトランジスタＱ５よりもＭＯＳトランジ
スタＱ６の方が大きくなるよう設定されている。サブス
レッショルド電流はゲート電圧によって変化するため、
より詳細に述べると、ゲート・ソース間の電圧が０Ｖ近
傍の時にもしくは電源電圧が０Ｖ近傍のときにソース・
ドレイン間に流れる電流がＭＯＳトランジスタＱ５より
もＭＯＳトランジスタＱ６の方がよりも大きくなるよう
設定する。この設定はＭＯＳトランジスタＱ５、Ｑ６の
しきい値電圧の調整、ゲート幅及びゲート長を適宜調整
することによりおこなう。この結果、時刻ｔ３０以後は
ノードｅの電位はＧＮＤと同様となる。続いて、時刻ｔ
３１において、ノードｅの電位とＶＣＣとの間にＶｔｈ
ｐ（ＭＯＳトランジスタＱ５のしきい値電圧に相当す
る）の電位差が生じると、インバータ３の出力は反転
し、ＭＯＳトランジスタＱ５によってノードｄを充電す
る。続いて、時刻ｔ３２において、ノードｅの電位がＶ
ｔｈｎ（ＭＯＳトランジスタＱ６のしきい値電圧に相当
する）まで上昇すると、ＭＯＳトランジスタＱ６を介し
てノードｄの電位はＧＮＤ側に立ち下がる。以上のよう
に、ゲート幅・ゲート長・しきい値電圧等を適宜調整す
ることにより、図６に示したような波形を出力すること
が可能である。このように、ノードａに電源端子ＶＣＣ
に印加される電源電圧の立ち上がりに応じてパルス信号
ＶＯＵＴを発生する。
回路の動作を説明する。図６は電源電圧がなだらかに立
ち上がったときの各ノードｅ，ｆの電圧波形図である。
電源端子ＶＣＣが時刻ｔ３０において０Ｖからなだらか
に立ち上がると、その後はノードｅは容量素子Ｃ５、Ｃ
６の容量分割によりその分割比に応じた電位となりＶＣ
Ｃ方向に立ち上がる。ところで、この回路においても
は、サブスレッショルド電流、すなわちしきい値電圧以
下の電圧がゲート・ソース間に与えられたときに流れる
電流は、ＭＯＳトランジスタＱ５よりもＭＯＳトランジ
スタＱ６の方が大きくなるよう設定されている。サブス
レッショルド電流はゲート電圧によって変化するため、
より詳細に述べると、ゲート・ソース間の電圧が０Ｖ近
傍の時にもしくは電源電圧が０Ｖ近傍のときにソース・
ドレイン間に流れる電流がＭＯＳトランジスタＱ５より
もＭＯＳトランジスタＱ６の方がよりも大きくなるよう
設定する。この設定はＭＯＳトランジスタＱ５、Ｑ６の
しきい値電圧の調整、ゲート幅及びゲート長を適宜調整
することによりおこなう。この結果、時刻ｔ３０以後は
ノードｅの電位はＧＮＤと同様となる。続いて、時刻ｔ
３１において、ノードｅの電位とＶＣＣとの間にＶｔｈ
ｐ（ＭＯＳトランジスタＱ５のしきい値電圧に相当す
る）の電位差が生じると、インバータ３の出力は反転
し、ＭＯＳトランジスタＱ５によってノードｄを充電す
る。続いて、時刻ｔ３２において、ノードｅの電位がＶ
ｔｈｎ（ＭＯＳトランジスタＱ６のしきい値電圧に相当
する）まで上昇すると、ＭＯＳトランジスタＱ６を介し
てノードｄの電位はＧＮＤ側に立ち下がる。以上のよう
に、ゲート幅・ゲート長・しきい値電圧等を適宜調整す
ることにより、図６に示したような波形を出力すること
が可能である。このように、ノードａに電源端子ＶＣＣ
に印加される電源電圧の立ち上がりに応じてパルス信号
ＶＯＵＴを発生する。
【００２９】以上、第２の実施例を説明したが、この構
成によっても定常状態において、ごく僅かなインバータ
回路のサブスレッショルド電流を除いて、電源端子から
接地端子への電流パスが生じない。この結果、消費電力
の非常に小さなパワーオンリセット回路を提供できる。
また、比較的大面積を占有する抵抗素子を用いていない
ため、小さな面積にて該回路を構成することができる。
第２の実施例は、第１の実施例よりも回路素子数が少な
いため、より小さな面積にて実現できる。
成によっても定常状態において、ごく僅かなインバータ
回路のサブスレッショルド電流を除いて、電源端子から
接地端子への電流パスが生じない。この結果、消費電力
の非常に小さなパワーオンリセット回路を提供できる。
また、比較的大面積を占有する抵抗素子を用いていない
ため、小さな面積にて該回路を構成することができる。
第２の実施例は、第１の実施例よりも回路素子数が少な
いため、より小さな面積にて実現できる。
【００３０】以上、本発明の実施例を説明してきたが、
本発明は、上記実施例に限定されることはなく、発明の
主旨を逸脱しない限り各種の変形が可能であることはい
うまでもない。
本発明は、上記実施例に限定されることはなく、発明の
主旨を逸脱しない限り各種の変形が可能であることはい
うまでもない。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
電源電圧の上昇速度に関わりなく電源電圧が所定電圧を
超えた後にパルスを出力するよう構成しつつ、定常状態
においてわずかな電力のみしか消費せず、同時に占有面
積の小さなパワーオンリセット回路を提供することがで
きる。
電源電圧の上昇速度に関わりなく電源電圧が所定電圧を
超えた後にパルスを出力するよう構成しつつ、定常状態
においてわずかな電力のみしか消費せず、同時に占有面
積の小さなパワーオンリセット回路を提供することがで
きる。
【図１】本発明の第１の実施例を示したパワーオンリセ
ット回路の回路構成図である。
ット回路の回路構成図である。
【図２】本発明の第１の実施例の動作を説明した波形図
である。
である。
【図３】本発明の第１の実施例の動作を説明した波形図
である。
である。
【図４】本発明の第１の実施例の回路素子配置を示した
平面図である。
平面図である。
【図５】本発明の第２の実施例を示したパワーオンリセ
ット回路の回路構成図である。
ット回路の回路構成図である。
【図６】本発明の第２の実施例の動作を説明した波形図
である。
である。
【図７】従来のパワーオンリセット回路を示した回路構
成図である。
成図である。
１、２ インバータ
Ｑ ＭＯＳトランジスタ
Ｃ 容量素子
Claims (8)
- 【請求項１】 電源端子と接地端子との間に順に直列接
続された第１導電型の第１のＭＯＳトランジスタと第２
導電型の第２のＭＯＳトランジスタとを含む第１のイン
バータ回路と、 前記電源端子と前記接地端子との間に順に直列接続され
た第１導電型の第３のＭＯＳトランジスタと第２導電型
の第４のＭＯＳトランジスタとを含みその出力が前記第
１のインバータ回路の入力に接続された第２のインバー
タ回路と、 前記第１のインバータ回路の出力と前記電源端子との間
に接続された第１の容量素子と、 前記第２のインバータ回路の出力と前記接地端子との間
に接続された第２の容量素子と、 前記第１のインバータ回路の出力と前記第２のインバー
タ回路の入力との間に接続された第３の容量素子と、 前記第２のインバータ回路の入力と前記接地端子との間
に接続された第４の容量素子とを具備し、 前記電源端子に印加される電源電圧の立ち上がりに応じ
て、前記第１のインバータ回路の出力にパルス信号を出
力することを特徴とするパワーオンリセット回路。 - 【請求項２】 請求項１記載のパワーオンリセット回路
において、ソース・ゲート間の電圧を０Ｖとしたときに
ソース・ドレイン間に流れる電流は、前記第１のＭＯＳ
トランジスタの方が前記第２のＭＯＳトランジスタより
大きく、前記第３のＭＯＳトランジスタの方が前記第４
のＭＯＳトランジスタより小さく、前記電源電圧が所定
電圧以上であるときに前記第３のＭＯＳトランジスタに
流れる電流が前記第４のＭＯＳトランジスタに流れる電
流よりも大きくなるよう前記第３の容量素子の容量と前
記第４の容量素子の容量との比が設定されていることを
特徴とするパワーオンリセット回路。 - 【請求項３】 請求項１記載のパワーオンリセット回路
において、電源電圧が０Ｖ近傍でソース・ドレイン間に
流れる電流は前記第１のＭＯＳトランジスタの方が前記
第２のＭＯＳトランジスタより大きく、前記第３のＭＯ
Ｓトランジスタの方が前記第４のＭＯＳトランジスタよ
り小さく、前記第３のＭＯＳトランジスタに流れる電流
が前記第４のＭＯＳトランジスタに流れる電流よりも大
きくなる前記第２のインバータ回路の入力に印加する電
圧が存在するよう前記第３及び第４の容量素子の容量お
よび前記第３及び前記第４のＭＯＳトランジスタの形状
を設定していることを特徴とするパワーオンリセット回
路。 - 【請求項４】 前記第３及び第４の容量素子は半導体基
板上に絶縁膜を介して形成された導電体層により構成さ
れており、この半導体基板に形成した拡散層を前記第１
または前記第２のインバータ回路の入力側の電極として
用いないことを特徴とする請求項１記載のパワーオンリ
セット回路。 - 【請求項５】 前記第３及び第４の容量素子は半導体基
板上に絶縁膜を介して形成された導電体層により構成さ
れており、この半導体基板に形成した拡散層を前記第１
または前記第２のインバータ回路の入力側の電極として
用いないことを特徴とする請求項２記載のパワーオンリ
セット回路。 - 【請求項６】 前記第３及び第４の容量素子は半導体基
板上に絶縁膜を介して形成された導電体層により構成さ
れており、この半導体基板に形成した拡散層を前記第１
または前記第２のインバータ回路の入力側の電極として
用いないことを特徴とする請求項３記載のパワーオンリ
セット回路。 - 【請求項７】 電源端子と接地端子との間に順に直列接
続された第１導電型の第１のＭＯＳトランジスタと第２
導電型の第２のＭＯＳトランジスタとを含むインバータ
回路と、 前記電源端子と前記インバータ回路の入力との間に接続
された第１の容量素子と、 前記接地端子と前記インバータ回路の入力との間に接続
された第２の容量素子とを具備し、 電源電圧が０Ｖ近傍でソース・ドレイン間に流れる電流
は前記第１のＭＯＳトランジスタの方が前記第２のＭＯ
Ｓトランジスタより小さく、前記電源電圧が所定電圧以
上であるときに前記第２のＭＯＳトランジスタのゲート
に印加される電圧がこの第２のＭＯＳトランジスタのし
きい値よりも高くなるよう前記第１及び第２の容量素子
の容量比が設定されていることを特徴とするパワーオン
リセット回路。 - 【請求項８】 前記第１及び第２の容量素子は半導体基
板上に絶縁膜を介して形成された導電体層により構成さ
れており、この半導体基板に形成した拡散層を前記第１
及び第２のＭＯＳトランジスタと接続される側の電極と
して用いないことを特徴とする請求項７記載のパワーオ
ンリセット回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04221895A JP3409938B2 (ja) | 1995-03-02 | 1995-03-02 | パワーオンリセット回路 |
| US08/609,911 US5812001A (en) | 1995-03-02 | 1996-02-29 | Power-on reset circuit for resetting semiconductor integrated circuit |
| KR1019960005289A KR100188359B1 (ko) | 1995-03-02 | 1996-02-29 | 파워 온 리셋 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04221895A JP3409938B2 (ja) | 1995-03-02 | 1995-03-02 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242148A JPH08242148A (ja) | 1996-09-17 |
| JP3409938B2 true JP3409938B2 (ja) | 2003-05-26 |
Family
ID=12629910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04221895A Expired - Lifetime JP3409938B2 (ja) | 1995-03-02 | 1995-03-02 | パワーオンリセット回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5812001A (ja) |
| JP (1) | JP3409938B2 (ja) |
| KR (1) | KR100188359B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936444A (en) * | 1997-11-25 | 1999-08-10 | Atmel Corporation | Zero power power-on reset circuit |
| KR100490294B1 (ko) * | 1998-09-28 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 리셋 회로 |
| KR100333666B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
| JP2001160295A (ja) | 1999-12-01 | 2001-06-12 | Toshiba Corp | 半導体集積回路 |
| JP3696125B2 (ja) * | 2000-05-24 | 2005-09-14 | 株式会社東芝 | 電位検出回路及び半導体集積回路 |
| TW505838B (en) * | 2001-04-04 | 2002-10-11 | Via Tech Inc | Power source detector of digital integrated circuit |
| KR100396793B1 (ko) * | 2001-06-30 | 2003-09-02 | 주식회사 하이닉스반도체 | 파워 온 리셋회로 |
| DE10146831B4 (de) * | 2001-09-24 | 2006-06-22 | Atmel Germany Gmbh | Verfahren zur Erzeugung eines zeitlich begrenzten Signals |
| KR100799099B1 (ko) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 파워-업 신호 발생 장치 |
| US6838907B1 (en) | 2003-02-27 | 2005-01-04 | Marvell Semiconductor Israel Ltd. | Supplying logic values for sampling on high-speed interfaces |
| DE102004006254A1 (de) * | 2004-02-09 | 2005-09-01 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung |
| US7348814B2 (en) * | 2004-08-24 | 2008-03-25 | Macronix International Co., Ltd. | Power-on reset circuit |
| CN101751099B (zh) * | 2008-12-18 | 2012-01-25 | 鸿富锦精密工业（深圳）有限公司 | 信号发生电路 |
| JP5225876B2 (ja) * | 2009-01-29 | 2013-07-03 | セイコーインスツル株式会社 | パワーオンリセット回路 |
| WO2020175209A1 (ja) | 2019-02-28 | 2020-09-03 | 国立研究開発法人科学技術振興機構 | スパイク生成回路、情報処理回路、電力変換回路、検出器および電子回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425618A (en) * | 1987-07-22 | 1989-01-27 | Nippon Electric Ic Microcomput | Reset circuit |
| JP2578465B2 (ja) * | 1988-03-16 | 1997-02-05 | 富士通株式会社 | パルス信号発生回路 |
| JPH0474015A (ja) * | 1990-07-13 | 1992-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH07134896A (ja) * | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体メモリ装置のバッファ回路 |
| KR960004573B1 (ko) * | 1994-02-15 | 1996-04-09 | 금성일렉트론주식회사 | 기동회로를 갖는 기준전압발생회로 |
-
1995
- 1995-03-02 JP JP04221895A patent/JP3409938B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-29 US US08/609,911 patent/US5812001A/en not_active Expired - Fee Related
- 1996-02-29 KR KR1019960005289A patent/KR100188359B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08242148A (ja) | 1996-09-17 |
| KR960035626A (ko) | 1996-10-24 |
| US5812001A (en) | 1998-09-22 |
| KR100188359B1 (ko) | 1999-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3409938B2 (ja) | パワーオンリセット回路 | |
| KR940003891B1 (ko) | 오동작 방지수단을 갖는 반도체장치 | |
| US6556058B2 (en) | Power on reset circuit | |
| TW200529405A (en) | Electrostatic discharge protection circuit | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPS6388858A (ja) | ラツチアツプ保護回路付き集積回路 | |
| JPH0159772B2 (ja) | ||
| JPH0152906B2 (ja) | ||
| EP0786810B1 (en) | Substrate potential detecting circuit | |
| US4707626A (en) | Internal time-out circuit for CMOS dynamic RAM | |
| US6185125B1 (en) | Circuit for measuring the data retention time of a dynamic random-access memory cell | |
| JPH0438146B2 (ja) | ||
| JPS60237720A (ja) | 出力回路 | |
| US6215170B1 (en) | Structure for single conductor acting as ground and capacitor plate electrode using reduced area | |
| JPH10270988A (ja) | 基板バイアス効果を利用した遅延回路 | |
| JP2838879B2 (ja) | 高耐圧出力回路 | |
| US6100747A (en) | Device for selecting design options in an integrated circuit | |
| JPH0351780A (ja) | 集積された回路装置 | |
| EP0685887B1 (en) | A device for selecting design options in an integrated circuit | |
| JPH02141991A (ja) | 半導体記憶回路及び半導体記憶装置 | |
| JPH0585990B2 (ja) | ||
| JPH10160768A (ja) | 電圧レベル検出装置 | |
| JP2000040949A (ja) | 時定数回路およびタイマ回路 | |
| JPS6043585B2 (ja) | 半導体集積回路 | |
| US7075341B1 (en) | Low area linear time-driver circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130320 Year of fee payment: 10 |