CN117476636A - 静电保护电路和存储器 - Google Patents

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Abstract

本公开提供一种静电保护电路和存储器，静电保护电路包括：检测电路，所述检测电路包括至少一个子检测电路，所述子检测电路连接于第一电源端和第二电源端之间，每一所述子检测电路根据第一电源端和第二电源端之间的电压变化生成子触发信号；多个静电泄放电路，连接于所述第一电源端和所述第二电源端之间，所述多个静电泄放电路用于根据一或多个所述子触发信号导通。本公开实施例可以节省静电保护电路的版图布局面积。

Description

静电保护电路和存储器
技术领域
本公开涉及集成电路制造技术领域，具体而言，涉及一种静电保护电路和存储器。
背景技术
静电保护(Electro Static Discharge，ESD)电路是芯片中的重要功能模块，用于对来自芯片外部或内部的静电电荷进行泄放，以保护芯片内的其他功能模块。
静电保护电路包括用于对电源进行钳位的电源钳位电路(Power Clamp)和对数据输入输出(Input/Output，IO)引脚进行保护的元件充电保护电路(charged device modelESD，CDM ESD)。芯片中，电源线多处设置有电源钳位电路，用以对电源进行全方位的静电防护。电源钳位电路中通常包含用于触发静电泄放电路的静电检测电路，该静电检测电路由串联的电阻和电容构成，为了应对静电脉冲输入场景的大量电荷涌入，电阻和电容均设置得较大。这导致在对电路进行版图布局时，大量电源钳位电路的布局总面积占用了较大的芯片面积。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种静电保护电路以及应用该静电保护电路的存储器，用于至少在一定程度上克服静电保护电路中的电源钳位电路占用版图面积过大的问题。
根据本公开的第一方面，提供一种静电保护电路，包括：检测电路，所述检测电路包括至少一个子检测电路，所述检测电路包括至少一个子检测电路，所述子检测电路连接于第一电源端和第二电源端之间，每一所述子检测电路根据第一电源端和第二电源端之间的电压变化生成子触发信号；多个静电泄放电路，连接于所述第一电源端和所述第二电源端之间，所述多个静电泄放电路用于根据一或多个所述子触发信号导通。
在本公开的一种示例性实施例中，所述检测电路仅包括一个所述子检测电路，所述多个静电泄放电路均直接与所述子检测电路连接，所述多个静电泄放电路根据所述子检测电路生成的子触发信号导通。
在本公开的一种示例性实施例中，所述检测电路包括多个所述子检测电路，每一所述子检测电路和所述多个静电泄放电路之间通过第一选择电路连接或断开。
在本公开的一种示例性实施例中，所述第一电源端包括多个子电源端，每一所述子电源端和所述第二电源端之间连接有至少一个所述静电泄放电路，每一所述子检测电路和每一所述子电源端之间通过第二选择电路连接或断开，每一所述子检测电路和每一所述子电源端对应的静电泄放电路之间通过第三选择电路连接或断开，一个所述子检测电路通过所述第二选择电路和所述第三选择电路仅连接一个所述子电源端以及所述子电源端对应的静电泄放电路。
在本公开的一种示例性实施例中，所述检测电路包括多个所述子检测电路，至少一个所述子电源端连接多个所述子检测电路。
在本公开的一种示例性实施例中，一个所述子电源端连接的一或多个所述子检测电路输出的所述子触发信号共同形成所述子电源端对应的分组触发信号，所述分组触发信号对应控制所述子电源端连接的所述静电泄放电路。
在本公开的一种示例性实施例中，每一所述子检测电路包括电阻和电容。
在本公开的一种示例性实施例中，所述电阻的一端耦接所述电容的第一极板，所述电阻的另一端耦接所述第二电源端，所述电容的第二极板耦接所述第一电源端，所述电容的第一极板输出所述子触发信号。
在本公开的一种示例性实施例中，每一所述子检测电路包括电阻、电容和反相器，所述电阻的一端耦接所述第一电源端，所述电阻的另一端耦接所述电容的第一极板，所述电容的第二极板接地，所述电容的第一极板耦接所述反相器的输入端，所述反相器的输出端用于输出所述子触发信号。
在本公开的一种示例性实施例中，所述子检测电路包括多个电容，所述多个电容的第一极板分别通过多个第四选择电路耦接所述电阻的一端。
在本公开的一种示例性实施例中，所述第四选择电路包括熔丝。
在本公开的一种示例性实施例中，所述子检测电路的数量为多个，不同所述子检测电路间的所述电阻的阻值和/或所述电容的容值不同。
在本公开的一种示例性实施例中，所述电容为电容组。
在本公开的一种示例性实施例中，所述静电泄放电路包括泄放晶体管，所述泄放晶体管的第一端连接所述第一电源端，所述泄放晶体管的第二端连接所述第二电源端，所述泄放晶体管的控制端用于接收所述触发信号。
根据本公开的第二方面，提供一种存储器，包括如上任一项所述的静电保护电路。
本公开实施例提供的静电保护电路，通过设置多个静电泄放电路共用一个检测电路，可以极大减少静电保护电路中电容和电阻的使用，进而降低静电保护电路的版图布局面积，减小芯片体积。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开示例性实施例中静电保护电路的结构示意图。
图2A和图2B分别是本公开两个实施例中子检测电路的示意图。
图3A和图3B是本公开另两个实施例中子检测电路的示意图。
图4是本公开一个实施例中检测电路的示意图。
图5是本公开再一个实施例中子检测电路的示意图。
图6是本公开另一个实施例中检测电路的示意图。
图7是本公开一个实施例中图6所示实施例的触发信号示意图。
图8是本公开一个实施例中静电泄放电路的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开示例性实施例中静电保护电路的结构示意图。
参考图1，静电保护电路100可以包括：
检测电路1，包括至少一个子检测电路11，子检测电路11连接于第一电源端VDD和第二电源端VSS之间，每个子检测电路11用于根据第一电源端VDD和第二电源端VSS之间的电压变化生成子触发信号So；
多个静电泄放电路2，连接于第一电源端VDD和第二电源端VSS之间，静电泄放电路2用于根据一或多个子触发信号So导通。
静电保护电路100为电源钳位电路(Power Clamp)，用于对电源电压VDD和VSS进行钳位。
检测电路1例如由电阻和电容组成，静电泄放电路2例如由一或多个晶体管组成。通过设置多个静电泄放电路2共用检测电路1，可以减少电容和电阻的设置，极大降低芯片版图布局中静电保护电路占用的面积。
在本公开的其他实施例中，子检测电路11的数量少于静电泄放电路2的数量，能够进一步减少电容和电阻的设置，极大降低芯片版图布局中静电保护电路占用的面积
在图1所示实施例中，检测电路1仅包括一个子检测电路11，多个静电泄放电路2均直接与子检测电路11连接，多个静电泄放电路2根据该子检测电路11生成的子触发信号So导通。虽然图1仅示出一个子检测电路11，但是在本公开的其他实施例中，检测电路1还可以由多个子检测电路11构成。
图2A和图2B分别是本公开两个实施例中子检测电路的示意图。
参考图2A和图2B，在本公开的一种示例性实施例中，子检测电路11连接在第一电源端VDD和第二电源端VSS之间，用于根据第一电源端VDD和第二电源端VSS之间的电压变化生成子触发信号So。在图2A和图2B所示实施例中，子检测电路11包括电阻R和电容C。
为了解释子检测电路11的工作原理，在图2A和图2B所示实施例中，静电泄放电路2包括一个N型晶体管M构成，该N型晶体管M的漏极连接第一电源端VDD，源极连接第二电源端VSS，栅极用于接收子触发信号So。
在图2A，电阻R的一端与电容C的第一极板连接，电阻R的另一端连接第二电源端VSS，电容C的第二极板连接第一电源端VDD，电容C的第一极板即电阻R和电容C的连接点输出子触发信号So。图2A所示电阻和电容的连接方式与静电泄放电路2中的N型晶体管M共同构成GCNMOS(Gate-Coupled NMOS，栅极耦合NMOS)连接方式。
在没有静电脉冲时，电容C的第二极板电压等于VDD，电容C的第一极板通过电阻R接地，电压等于VSS，子触发信号So为低电平，N型晶体管M关断。
当第一电源端VDD具有静电脉冲时，第一电源端VDD的电压升高，由于电容耦合效应，电容C两端电压差不变，电容C的第二极板电压上升，引起电容C的第一极板即电阻R的一端电压上升，电容C的第一极板输出高电平的子触发信号So，N型晶体管M的栅源电压差Vgs升高，大于N型晶体管M的导通阈值电压Vth，N型晶体管M导通，将第一电源端VDD的静电电荷泄放至第二电源端VSS。
在图2B，电阻R的一端连接第一电源端VDD，另一端连接电容C的第一极板，电容C的第二极板连接第二电源端VSS，电容C的第一极板即电阻R和电容C的连接点连接反相器INV的输入端，反相器的输出端用于输出子触发信号So。图2B所示连接方式与N型晶体管M结合，又称为带反相器的GDNMOS(Gated Diode-merged NMOS，栅极二极管化NMOS)连接方式。图2B中仅示出一个反相器INV，在实际应用中，可以设置奇数个输入输出串联的反相器INV(例如3个)，本公开对此不作特殊限制。
在没有静电脉冲时，电容C的第一极板电压等于VDD，电容C的第二极板接地(VSS)。反相器INV中的NMOS的栅极电压等于VDD，该NMOS打开，反相器INV输出低电平，即子触发信号So为低电平，N型晶体管M关断。
当第一电源端VDD具有静电脉冲时，电容C的第二极板接地，其电压维持不变，受电阻R影响以及电容的耦合效应，电容C第一极板的电压保持VDD不变，反相器INV输入端即PMOS的栅极电压小于反相器INV中的PMOS的源极电压，该PMOS的源极电压和栅极电压产生小于PMOS开启电压Vth的压差，该PMOS导通，反相器INV输出高电平的子触发信号So，N型晶体管M导通，将VDD的静电电荷泄放至VSS。
综合图2A和图2B两种情况，对于第一电源端VDD的静电脉冲，可以通过调节电阻R的阻值和电容C的容值，调节子触发信号So的高电平脉冲宽度，进而调节静电泄放电路2的静电泄放时长。例如，在图2B所示连接方式中，RC时间常数必须设计大于1ms来触发钳位管，保持在整个ESD事件过程中钳位管(N型晶体管M)处于导通状态。为了满足这个标准，R通常用50kΩ的N阱电阻实现，C用20pF的NMOS晶体管多晶硅栅电容实现。
虽然图2A和图2B以一个电阻和一个电容对子检测电路11中的电阻R和电容C进行描述，但是可以理解的是，在本公开的其他实施例中，电阻R可以由多个具有电阻特性的元件构成，例如通过多个子电阻并联或者串联构成，构成电阻R的每个子电阻均可以为可调电阻，或者通过晶体管实现。电容C同样可以由多个具有电容特性的元件构成，例如通过多个子电容并联实现，一或多个子电容可以为晶体管栅极电容(MOS-Cap)，或者电容组(Ni-Cap)。电容组通过共用上电极的多个电容实现，能够节省多个电容的总和体积，进而进一步减小静电保护电路100的版图布局面积。
在检测电路1中包括多个子检测电路11时，不同子检测电路11间的电阻R的阻值可以完全相同，也可以不同；不同子检测电路11间的电容C的容值可以完全相同，也可以不同。
图3A和图3B是本公开另两个实施例中子检测电路的示意图。
参考图3A和图3B，在本公开的一种示例性实施例中，子检测电路11包括一个电阻R和多个电容C1～Cn，n为大于等于1的自然数。多个电容C1～Cn与电阻R之间均设置有第四选择电路111。
其中，图3A对应图2A的连接方式，图3B对应图2B的连接方式。
在一个实施例中，第四选择电路111例如为熔丝(E-fuse)。熔丝作为一次性可编程存储器的必要元件，可在芯片完成制造后，通过熔断(blowing)改变检测电路1中电容的大小，并保证其他功能不受影响。在图3A和图3B所示实施例中，假设n＝3，电容C1的容值为A，C1、C2、C3的容值比例是1：2：4，通过控制电容C1、C2、C3连接的第二选择电路13得到A～7A所有值对应的电容值，从而可以对芯片的静电保护电路进行灵活设置。
由于仅对电容进行选择，相比图2A和图2B所示实施例，图3A和图3B所示实施例能够在保持检测电路1的参数可调的情况下，进一步节省掉电阻R所占用的版图面积。
图3A和图3B所示的子检测电路1能够实现电容C的容值调节，从而调节检测电路1的电容容值。
除了调节子检测电路11内部的参数以实现对检测电路1的参数的调节，在本公开的一个实施例中，还可以通过使用接入的一或多个子检测电路11的数量调节检测电路1的参数。
图4是本公开一个实施例中检测电路的示意图。
参考图4，在共用同一个检测电路1的情况下，检测电路1的参数很难一次被调试到满足多个静电泄放电路2的需求，而芯片一次流片的费用高昂，因此，在本公开的一个实施例中，可以通过多个子检测电路11共同形成检测电路1的参数。
在图4所示实施例中，当检测电路1包括多个子检测电路11时，检测电路1中的每一子检测电路11和多个静电泄放电路2之间可以通过第一选择电路12连接或断开，每个子检测电路11均输出一个子触发信号So，可以通过一或多个子触发信号So控制多个静电泄放电路2的导通。
第一选择电路12可以由具有开关功能的元件，例如晶体管或熔丝构成。通过对第一选择电路12进行控制，可以在实际应用中选择一或多个子检测电路11构成参数合适的检测电路1：当选择多个子检测电路11时，检测电路1对应的等效电容为多个子检测电路11的电容C的和，检测电路1对应的等效电阻为多个子检测电路11的电阻R的并联电阻。
虽然设置了多个子检测电路11，但是由于检测电路1的使用场景有限，子检测电路11的数量远小于静电泄放电路2的数量。而且，由于子检测电路11的作用是共同实现一个检测电路1的参数，每个子检测电路11中的电阻R和电容C均较小，版图占用面积远小于每个静电泄放电路2需要连接的电阻R和电容C的总和版图占用面积，因此，子检测电路11的设置可以在节省整体静电保护电路的版图布局面积的同时，允许灵活调整检测电路1的参数。
图5是本公开再一个实施例中子检测电路的示意图。
参考图5，在本公开的一种示例性实施例中，第一电源端VDD包括多个子电源端VDD1～VDDm，m为大于1的自然数。每个子电源端之间的电压不同，每个子电源端和第二电源端VSS之间连接有至少一个静电泄放电路2。在图5所示实施例中，设子电源端VDDi和第二电源端VSS之间连接有一个静电泄放电路组Gi，静电泄放电路组Gi包括多个静电泄放电路2(图5中示例性为3个)，其中i是子电源端的编号，1≤i≤m。
每个子检测电路11和每个子电源端VDD1～VDDm之间通过第二选择电路111连接或断开，同时，和各子电源端VDDi对应的一或多个静电泄放电路(即静电泄放电路组Gi)之间通过第三选择电路112连接和断开。
通过控制同一个子电源端的第二选择电路111和第三选择电路112同时连接或者同时断开，可以控制一个子检测线路11对哪个子电源端进行静电检测。
图5所示的子检测电路11可以为如图2A、图2B、图3A、图3B任一实施例所示的结构。
图6是本公开另一个实施例中检测电路的示意图。
参考图6，当子检测电路11如图5所示时，检测电路1中可以包括多个子检测电路11。当第一电源端VDD包括多个子电源端VDD1～VDDm时，可以选择检测电路1中任意数量的子检测电路11连接到子电源端VDDi，在一个实施例中，至少一个子电源端VDDi连接多个子检测电路11。
需要注意的是，一个子检测电路11仅能连接到一个子电源端VDDi以及该子电源端VDDi对应的静电泄放电路组Gi。
不同的子检测电路11中的电阻参数和电容参数可以相同也可以不同。在大型芯片设置多种电源电压时，通过灵活选择各子电源端连接的子检测电路11，可以灵活调节对多个电源电压的静电保护参数，节省芯片的面积，避免重新流片。
图7是本公开一个实施例中图6所示实施例的触发信号示意图。
参考图7，在图6实施例中，检测电路1包括多个子检测电路11，第一电源端VDD包括多个子电源端VDD1～VDDm，此时一或多个子检测电路11输出的子触发信号So可以形成一个分组触发信号Si，分组触发信号Si对应一个子电源端VDDi连接的静电泄放电路组Gi。其中i是子电源端的序号。
通过使不同的电源电压的静电泄放电路2共用一个检测电路1，可以灵活设置不同电源电压对应的静电保护参数，有效降低使用多种电源电压的复杂芯片的体积。
图8是本公开一个实施例中静电泄放电路的示意图。
参考图8，在一个实施例中，静电泄放电路2包括可以包括泄放晶体管M，泄放晶体管M的第一端连接第一电源端VDD，第二端连接第二电源端VSS，控制端接收子触发信号So。泄放晶体管M可以为N型晶体管，在一些实施例中，泄放晶体管M的P型衬底连接第二电压源VSS。
图8所示的静电泄放电路2可以用于上述任一实施例。在本公开的其他实施例中，静电泄放电路2还可以有其他结构，本领域技术人员可以根据实际情况自行设置静电泄放电路2的结构，本公开对此不作特殊限制。
根据本公开的第二方面，提供一种存储器，包括如上任一项的静电保护电路。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (15)

1.一种静电保护电路，其特征在于，包括：
检测电路，所述检测电路包括至少一个子检测电路，所述子检测电路连接于第一电源端和第二电源端之间，每一所述子检测电路根据第一电源端和第二电源端之间的电压变化生成子触发信号；
多个静电泄放电路，连接于所述第一电源端和所述第二电源端之间，所述多个静电泄放电路用于根据一或多个所述子触发信号导通。
2.如权利要求1所述的静电保护电路，其特征在于，所述检测电路仅包括一个所述子检测电路，所述多个静电泄放电路均直接与所述子检测电路连接，所述多个静电泄放电路根据所述子检测电路生成的子触发信号导通。
3.如权利要求1所述的静电保护电路，其特征在于，所述检测电路包括多个所述子检测电路，每一所述子检测电路和所述多个静电泄放电路之间通过第一选择电路连接或断开。
4.如权利要求1所述的静电保护电路，其特征在于，所述第一电源端包括多个子电源端，每一所述子电源端和所述第二电源端之间连接有至少一个所述静电泄放电路，每一所述子检测电路和每一所述子电源端之间通过第二选择电路连接或断开，每一所述子检测电路和每一所述子电源端对应的静电泄放电路之间通过第三选择电路连接或断开，一个所述子检测电路通过所述第二选择电路和所述第三选择电路仅连接一个所述子电源端以及所述子电源端对应的静电泄放电路。
5.如权利要求4所述的静电保护电路，其特征在于，所述检测电路包括多个所述子检测电路，至少一个所述子电源端连接多个所述子检测电路。
6.如权利要求5所述的静电保护电路，其特征在于，一个所述子电源端连接的一或多个所述子检测电路输出的所述子触发信号共同形成所述子电源端对应的分组触发信号，所述分组触发信号对应控制所述子电源端连接的所述静电泄放电路。
7.如权利要求1～6任一项所述的静电保护电路，其特征在于，每一所述子检测电路包括电阻和电容。
8.如权利要求7所述的静电保护电路，其特征在于，所述电阻的一端耦接所述电容的第一极板，所述电阻的另一端耦接所述第二电源端，所述电容的第二极板耦接所述第一电源端，所述电容的第一极板输出所述子触发信号。
9.如权利要求7所述的静电保护电路，其特征在于，每一所述子检测电路包括电阻、电容和反相器，所述电阻的一端耦接所述第一电源端，所述电阻的另一端耦接所述电容的第一极板，所述电容的第二极板接地，所述电容的第一极板耦接所述反相器的输入端，所述反相器的输出端用于输出所述子触发信号。
10.如权利要求8所述的静电保护电路，其特征在于，所述子检测电路包括多个电容，所述多个电容的第一极板分别通过多个第四选择电路耦接所述电阻的一端。
11.如权利要求10所述的静电保护电路，其特征在于，所述第四选择电路包括熔丝。
12.如权利要求7所述的静电保护电路，其特征在于，所述子检测电路的数量为多个，不同所述子检测电路间的所述电阻的阻值和/或所述电容的容值不同。
13.如权利要求7所述的静电保护电路，其特征在于，所述电容为电容组。
14.如权利要求1所述的静电保护电路，其特征在于，所述静电泄放电路包括泄放晶体管，所述泄放晶体管的第一端连接所述第一电源端，所述泄放晶体管的第二端连接所述第二电源端，所述泄放晶体管的控制端用于接收所述触发信号。
15.一种存储器，其特征在于，包括如权利要求1～14任一项所述的静电保护电路。
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