JPS6031262A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6031262A JPS6031262A JP13900683A JP13900683A JPS6031262A JP S6031262 A JPS6031262 A JP S6031262A JP 13900683 A JP13900683 A JP 13900683A JP 13900683 A JP13900683 A JP 13900683A JP S6031262 A JPS6031262 A JP S6031262A
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- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の稍する技術分野の説明
本発明は集積回路にて使用される抵抗系のノ（イアス方
法に関するものである。
法に関するものである。
従来技術の説明
従来、シリコン基板上に形成される抵抗は能動素子例え
ばトランジスタ等と同一工程によシ製造されている。第
１図は抵抗形成後の平面図及び第６ Ｅｅｌ ｌ−＋−
１−１１１１＋ＴｊＩ ｎ）＾ −八’１ｔａｉ ｉｆ
ｉ民＠ｌ ｆ ’Ｉｔ１．ヌ、−？ ？１りＦｔＰ型シ
リコン基板を例にとり説明する。まず、Ｐ型シリコン基
板１０．２０上にＮ型埋込み部１１゜２１を形成した後
、Ｎ型単結晶シリコンを堆積する。次に各素子の電気的
分離のためＮ型単結晶シリコン上より選択的にＰ型不純
物の拡散を行ない絶縁領域１２．２２を形成する。
ばトランジスタ等と同一工程によシ製造されている。第
１図は抵抗形成後の平面図及び第６ Ｅｅｌ ｌ−＋−
１−１１１１＋ＴｊＩ ｎ）＾ −八’１ｔａｉ ｉｆ
ｉ民＠ｌ ｆ ’Ｉｔ１．ヌ、−？ ？１りＦｔＰ型シ
リコン基板を例にとり説明する。まず、Ｐ型シリコン基
板１０．２０上にＮ型埋込み部１１゜２１を形成した後
、Ｎ型単結晶シリコンを堆積する。次に各素子の電気的
分離のためＮ型単結晶シリコン上より選択的にＰ型不純
物の拡散を行ない絶縁領域１２．２２を形成する。
次にＰ型領域１３．２３を選択的に形成する。
伺ここでトランジスタを形成する領域ではベース領域と
なり、抵′抗形成領域では抵抗として動作することは言
うまでもない。ここでは抵抗を形成するとして説明する
。
なり、抵′抗形成領域では抵抗として動作することは言
うまでもない。ここでは抵抗を形成するとして説明する
。
次に抵抗領域と接続するためのコンタクト１４゜２４及
びコレクタ領域のコンタクト１５．２５を開孔し、アル
ミ等により抵抗の引き出し１６．２６及びコレクタ領域
の引き出し１７．２７を形成する。ここで実際に集積回
路上にて動作している抵抗素子のコレクタ・領域の引き
出し配線１７．２７は使用している電源の最高電位に仁
ではＶｃｃとする）に接続され、抵抗形成部のＰ型領域
間に逆バイアスを加え空乏層によシ独立させているので
、抵抗素子として利用可能である。しかしこのＰ型抵抗
領域の層抵抗ρＳが１００Ω／口程度の低層抵抗であれ
ば逆バイアス時の空乏層による抵抗値の変化はほとんど
無視できるが数に０７口以上の高層抵抗を用いて消費電
力を抑えた大規模集積回路では逆バイアス時の空乏層の
拡がりが抵抗値に大きく影響するので、マスク設計面に
て非常に難しくなっている。
びコレクタ領域のコンタクト１５．２５を開孔し、アル
ミ等により抵抗の引き出し１６．２６及びコレクタ領域
の引き出し１７．２７を形成する。ここで実際に集積回
路上にて動作している抵抗素子のコレクタ・領域の引き
出し配線１７．２７は使用している電源の最高電位に仁
ではＶｃｃとする）に接続され、抵抗形成部のＰ型領域
間に逆バイアスを加え空乏層によシ独立させているので
、抵抗素子として利用可能である。しかしこのＰ型抵抗
領域の層抵抗ρＳが１００Ω／口程度の低層抵抗であれ
ば逆バイアス時の空乏層による抵抗値の変化はほとんど
無視できるが数に０７口以上の高層抵抗を用いて消費電
力を抑えた大規模集積回路では逆バイアス時の空乏層の
拡がりが抵抗値に大きく影響するので、マスク設計面に
て非常に難しくなっている。
次に、これらの例を簡単な回路を用いて説明する。第３
図は一般的なＥＣＬ （Ｗｍ ｉ ｔ ｔ ｅ ｒ−Ｃ
ｏｏｐｌｅｄ−Ｌｏｇｉｃ）回路の例である。す、下Ｅ
ＣＬ回路と略すことにする。
図は一般的なＥＣＬ （Ｗｍ ｉ ｔ ｔ ｅ ｒ−Ｃ
ｏｏｐｌｅｄ−Ｌｏｇｉｃ）回路の例である。す、下Ｅ
ＣＬ回路と略すことにする。
まず定電流源を形成するトランジスタ３６とこのエミッ
タに接続さ１また抵抗３２と定電流源トランジスタのコ
レクタに共通に接続され大トランジスタ３４．３５及び
これらのトランジスタのコレクタ端子に接続された抵抗
３１とＶｃｃライン３３及び最も電位の低いライン３８
から成っている。
タに接続さ１また抵抗３２と定電流源トランジスタのコ
レクタに共通に接続され大トランジスタ３４．３５及び
これらのトランジスタのコレクタ端子に接続された抵抗
３１とＶｃｃライン３３及び最も電位の低いライン３８
から成っている。
これらの回路を用いた大規模集積回路では抵抗３２に流
ｎる電流を小さくしかつ所要面積を小さくするため層抵
抗を高くする必要がある。また一般に抵抗３１．抵抗３
２は温度係数を同一にするため同種の層抵抗で形成され
たものを用いている。
ｎる電流を小さくしかつ所要面積を小さくするため層抵
抗を高くする必要がある。また一般に抵抗３１．抵抗３
２は温度係数を同一にするため同種の層抵抗で形成され
たものを用いている。
そこで現状のバイアス方法では抵抗３１は最高電位ＶＣ
Ｃにバイアスされ、まｆｃ抵抗３２も同様にＶｃｃ［で
バイアスされるので空乏層の拡がりとしては抵抗３２の
方が太きくなり、マスク設計上にて決められた抵抗値と
異なるので、トランジスタ３６を流れる電流が設計値よ
シ小芒くなり、よって抵抗３１にて得られる゛電圧は小
さくなるので出力端子３７には所定の電圧が得られない
欠点がある。
Ｃにバイアスされ、まｆｃ抵抗３２も同様にＶｃｃ［で
バイアスされるので空乏層の拡がりとしては抵抗３２の
方が太きくなり、マスク設計上にて決められた抵抗値と
異なるので、トランジスタ３６を流れる電流が設計値よ
シ小芒くなり、よって抵抗３１にて得られる゛電圧は小
さくなるので出力端子３７には所定の電圧が得られない
欠点がある。
発明の目的の説明
本発明の目的は大規模集積回路等に使用される数にΩ以
上の高層抵抗を用いた抵抗値のバイアス依存性を小さく
することの可能な集積回路上のバイアス方式を提供する
ことにある。
上の高層抵抗を用いた抵抗値のバイアス依存性を小さく
することの可能な集積回路上のバイアス方式を提供する
ことにある。
発明の構成
この発明では同一チップ上に拡散若しくはイオン注入に
て形成された抵抗において、２種類以上の異なる電圧値
を有する定箱圧源によシバイアスされ、他の領域と絶縁
分離されていることを特徴とする。
て形成された抵抗において、２種類以上の異なる電圧値
を有する定箱圧源によシバイアスされ、他の領域と絶縁
分離されていることを特徴とする。
この発明の詳細な説明
次に本発明の実施例について図面を用いて説明する。
第４図は前述したＥＣＬゲート回路の平面図である。
定電流源を形成するトランジスタ４６とこのエミッタに
接続された抵抗４２と定電流源トランジスタのコレクタ
に共通に接続されたトランジスタ４４．４５及びとｉｌ
らのトランジスタのコレクタ端子に接続された抵抗４１
と最も電位の高いＶｃｃライン４３と第２に電位の高い
ライン（ｖｃｃｌ）４３Ａ及び最も電位の低いライン４
８から成っている。抵抗系の昇なる゛■ｉ圧値正値イア
ス電源を２種類以上用いることによｐ数にΩ以上の尚抵
抗を有した大規模集積回路ではバイアスでの空乏層の影
響による抵抗値の変化を少なく抑えることが可能であシ
、精度よく抵抗値を決定するξとが可能である。
接続された抵抗４２と定電流源トランジスタのコレクタ
に共通に接続されたトランジスタ４４．４５及びとｉｌ
らのトランジスタのコレクタ端子に接続された抵抗４１
と最も電位の高いＶｃｃライン４３と第２に電位の高い
ライン（ｖｃｃｌ）４３Ａ及び最も電位の低いライン４
８から成っている。抵抗系の昇なる゛■ｉ圧値正値イア
ス電源を２種類以上用いることによｐ数にΩ以上の尚抵
抗を有した大規模集積回路ではバイアスでの空乏層の影
響による抵抗値の変化を少なく抑えることが可能であシ
、精度よく抵抗値を決定するξとが可能である。
３、発明の詳細な説明
よって本発明は高抵抗を用いた大規模集積回路における
抵抗を形成するとき異なる２棟類以上の異なる電圧値の
電源によりバイアスすることにより、空乏層による抵抗
変動を抑えた精度の高い抵抗を形成することができる。
抵抗を形成するとき異なる２棟類以上の異なる電圧値の
電源によりバイアスすることにより、空乏層による抵抗
変動を抑えた精度の高い抵抗を形成することができる。
第１図、第２図は従来の抵抗の平面図及び断面図である
。第３０体 ＥＣＬ（Ｅｍｉ ｔ ｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇ
ｉｃ）回路の例である。第４図は本発明の実施例を示す
平面図である。 ４１・・・・・・負荷用抵抗、４２・・・・・・定電流
値を決定する抵抗、４３・・・・・・最高型１位電源ラ
イン（Ｖｃｃ）４４．４５・・・・−・スイッチング用
ト２ンジスタ、４６・・・・・・定電流源トランジスタ
、４７・−・・・・出力端子、４８・・・・・・最低′
−′位電源ライン、４３Ａ・・・・・・最高電位電源ラ
イン（Ｖｃｃ）４３とは！！なる電位を有する電圧ライ
ン。 代理人 弁理士 内 原 晋、 ・・−・１、．
１ 第２図
。第３０体 ＥＣＬ（Ｅｍｉ ｔ ｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇ
ｉｃ）回路の例である。第４図は本発明の実施例を示す
平面図である。 ４１・・・・・・負荷用抵抗、４２・・・・・・定電流
値を決定する抵抗、４３・・・・・・最高型１位電源ラ
イン（Ｖｃｃ）４４．４５・・・・−・スイッチング用
ト２ンジスタ、４６・・・・・・定電流源トランジスタ
、４７・−・・・・出力端子、４８・・・・・・最低′
−′位電源ライン、４３Ａ・・・・・・最高電位電源ラ
イン（Ｖｃｃ）４３とは！！なる電位を有する電圧ライ
ン。 代理人 弁理士 内 原 晋、 ・・−・１、．
１ 第２図
Claims (1)
- 同一チップ上に異なる霜、正値を有する定電圧源により
バイアスされ、他の領域と絶縁分離されている拡散若し
くはイオン注入にて形成された抵抗を有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13900683A JPS6031262A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13900683A JPS6031262A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031262A true JPS6031262A (ja) | 1985-02-18 |
Family
ID=15235277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13900683A Pending JPS6031262A (ja) | 1983-07-29 | 1983-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031262A (ja) |
-
1983
- 1983-07-29 JP JP13900683A patent/JPS6031262A/ja active Pending
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