JPH1084081A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1084081A JPH1084081A JP23621296A JP23621296A JPH1084081A JP H1084081 A JPH1084081 A JP H1084081A JP 23621296 A JP23621296 A JP 23621296A JP 23621296 A JP23621296 A JP 23621296A JP H1084081 A JPH1084081 A JP H1084081A
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Abstract
(57)【要約】
【課題】 大容量のコンデンサを装置に内蔵すると、半
導体チップの面積の増大を招いていた。 【解決手段】 基板部分が接地された半導体チップ１
３、この半導体チップ１３の裏面側が誘電体１２を介し
て搭載されたフレーム１１、このフレーム１１に接続さ
れた端子２４を備え、半導体チップ１３の基板部分と、
誘電体１２と、端子２４に接続されたフレーム１１とで
コンデンサが形成される。
導体チップの面積の増大を招いていた。 【解決手段】 基板部分が接地された半導体チップ１
３、この半導体チップ１３の裏面側が誘電体１２を介し
て搭載されたフレーム１１、このフレーム１１に接続さ
れた端子２４を備え、半導体チップ１３の基板部分と、
誘電体１２と、端子２４に接続されたフレーム１１とで
コンデンサが形成される。
Description
【０００１】
【発明の属する技術】本発明は半導体装置に係わり、特
に大容量のコンデンサを必要とする半導体装置の構造に
関する。
に大容量のコンデンサを必要とする半導体装置の構造に
関する。
【０００２】
【従来の技術】半導体装置において、大容量のコンデン
サを必要とする場合がある。このような場合、コンデン
サを外付けとすると部品点数が増加するため、半導体装
置に内蔵させることが望ましい。従来、半導体チップ上
にコンデンサを形成する場合、図９に示されるような構
造としていた。金属製のリードフレーム１０１のベッド
上に、ｐ型の半導体基板から成る半導体チップ１０２が
導電性の接着剤により搭載され、半導体チップ１０２の
表面部分にはｎ型不純物層１０３が形成されている。半
導体チップ１０２の表面上には、シリコン酸化膜等から
成る誘電体１０４が形成され、誘電体１０４を介してア
ルミニウム等の金属配線層１０５が面状に形成されてい
る。
サを必要とする場合がある。このような場合、コンデン
サを外付けとすると部品点数が増加するため、半導体装
置に内蔵させることが望ましい。従来、半導体チップ上
にコンデンサを形成する場合、図９に示されるような構
造としていた。金属製のリードフレーム１０１のベッド
上に、ｐ型の半導体基板から成る半導体チップ１０２が
導電性の接着剤により搭載され、半導体チップ１０２の
表面部分にはｎ型不純物層１０３が形成されている。半
導体チップ１０２の表面上には、シリコン酸化膜等から
成る誘電体１０４が形成され、誘電体１０４を介してア
ルミニウム等の金属配線層１０５が面状に形成されてい
る。
【０００３】このような構造において、コンデンサの容
量値を大きくするためには、誘電体１０４の膜厚を薄く
したり、誘電体１０４の誘電率を大きくすることが考え
られるが限界がある。そこで、誘電体１０４及び金属配
線層１０５の面積を大きくしなければならず、半導体チ
ップ１０２自体の面積の増加を招いていた。
量値を大きくするためには、誘電体１０４の膜厚を薄く
したり、誘電体１０４の誘電率を大きくすることが考え
られるが限界がある。そこで、誘電体１０４及び金属配
線層１０５の面積を大きくしなければならず、半導体チ
ップ１０２自体の面積の増加を招いていた。
【０００４】半導体チップ１０２の面積の増加を防ぐに
は、回路設計の段階から回路乗数を変更してコンデンサ
の容量を小さくしなければならなかった。
は、回路設計の段階から回路乗数を変更してコンデンサ
の容量を小さくしなければならなかった。
【０００５】
【発明が解決しようとする課題】上述したように、従来
はコンデンサの容量を大きくしようとすると半導体チッ
プの面積の増加を招いていた。半導体装置では、半導体
チップの面積によって原価が大きく変動するため、面積
の増加はコストの上昇を生むことになる。
はコンデンサの容量を大きくしようとすると半導体チッ
プの面積の増加を招いていた。半導体装置では、半導体
チップの面積によって原価が大きく変動するため、面積
の増加はコストの上昇を生むことになる。
【０００６】半導体チップの面積の増加を抑えるために
は、回路上必要なコンデンサの容量を小さくしなければ
ならず、回路設計段階から回路乗数を変更する必要があ
り、設計の自由度が低かった。
は、回路上必要なコンデンサの容量を小さくしなければ
ならず、回路設計段階から回路乗数を変更する必要があ
り、設計の自由度が低かった。
【０００７】回路乗数の変更で対応できない場合には、
半導体チップへのコンデンサの搭載を諦めて、外付け部
品を用いざるを得なかった。この場合には、部品点数の
増加及びコストの上昇を招いていた。
半導体チップへのコンデンサの搭載を諦めて、外付け部
品を用いざるを得なかった。この場合には、部品点数の
増加及びコストの上昇を招いていた。
【０００８】本発明は上記事情に鑑み、大容量のコンデ
ンサを半導体チップ上に搭載可能とし、かつ半導体チッ
プ面積の増大の抑制、設計自由度の確保、並びにコスト
低減を実現し得る半導体装置を提供することを目的とす
る。
ンサを半導体チップ上に搭載可能とし、かつ半導体チッ
プ面積の増大の抑制、設計自由度の確保、並びにコスト
低減を実現し得る半導体装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
基板部分が接地された半導体チップと、前記半導体チッ
プの裏面側が誘電体を介して搭載されたフレームと、前
記フレームに接続された端子とを備え、前記半導体チッ
プの基板部分と、前記誘電体と、前記端子に接続された
前記フレームとでコンデンサが形成されることを特徴と
している。
基板部分が接地された半導体チップと、前記半導体チッ
プの裏面側が誘電体を介して搭載されたフレームと、前
記フレームに接続された端子とを備え、前記半導体チッ
プの基板部分と、前記誘電体と、前記端子に接続された
前記フレームとでコンデンサが形成されることを特徴と
している。
【００１０】また、本発明による他の半導体装置は、半
導体チップと、前記半導体チップの表面に形成された電
極と、前記電極に接続され、前記半導体チップの表面側
と裏面側とを貫通するように形成された不純物層と、前
記半導体チップの裏面側に、前記不純物層に対応した領
域にコンタクトホールが形成された絶縁膜と、前記絶縁
膜を介して前記半導体チップの裏面側に形成され、前記
コンタクトホールを介して前記半導体チップの裏面側に
露出した前記不純物層に接続された導電膜と、前記導電
膜を介して前記半導体チップの裏面側に形成された誘電
体と、前記誘電体を介して前記半導体チップが搭載され
たフレームと、前記フレームに接続された端子とを備
え、前記不純物層を介して前記電極に接続された前記導
電膜と、前記誘電体と、前記端子に接続された前記フレ
ームとでコンデンサが形成される。
導体チップと、前記半導体チップの表面に形成された電
極と、前記電極に接続され、前記半導体チップの表面側
と裏面側とを貫通するように形成された不純物層と、前
記半導体チップの裏面側に、前記不純物層に対応した領
域にコンタクトホールが形成された絶縁膜と、前記絶縁
膜を介して前記半導体チップの裏面側に形成され、前記
コンタクトホールを介して前記半導体チップの裏面側に
露出した前記不純物層に接続された導電膜と、前記導電
膜を介して前記半導体チップの裏面側に形成された誘電
体と、前記誘電体を介して前記半導体チップが搭載され
たフレームと、前記フレームに接続された端子とを備
え、前記不純物層を介して前記電極に接続された前記導
電膜と、前記誘電体と、前記端子に接続された前記フレ
ームとでコンデンサが形成される。
【００１１】ここで、前記誘電体として絶縁性の接着剤
を用いることもできる。本発明のコンデンサを内蔵する
半導体装置を製造する方法は、半導体チップを、誘電体
を介してフレーム上に搭載する工程と、前記半導体チッ
プの基板部分を接地する工程と、前記フレームに端子を
設ける工程とを備え、前記半導体チップの基板部分と、
前記誘電体と、前記端子に接続されたフレームとでコン
デンサを形成することを特徴とする。
を用いることもできる。本発明のコンデンサを内蔵する
半導体装置を製造する方法は、半導体チップを、誘電体
を介してフレーム上に搭載する工程と、前記半導体チッ
プの基板部分を接地する工程と、前記フレームに端子を
設ける工程とを備え、前記半導体チップの基板部分と、
前記誘電体と、前記端子に接続されたフレームとでコン
デンサを形成することを特徴とする。
【００１２】本発明の他の製造方法は、半導体チップの
表面に電極を形成する工程と、前記電極に接続され、前
記半導体チップの表面側と裏面側とを貫通する不純物層
を前記半導体チップの内部に形成する工程と、前記半導
体チップの裏面側に、前記不純物層に対応した領域にコ
ンタクトホールを有する絶縁膜を形成する工程と、前記
コンタクトホールを介して前記半導体チップの裏面側に
露出した前記不純物層に接続されるように、前記絶縁膜
を介して前記半導体チップの裏面側に導電膜を形成する
工程と、前記導電膜を介して前記半導体チップの裏面側
に誘電体を形成する工程と、前記誘電体を介して前記半
導体チップをフレーム上に搭載する工程と、前記フレー
ムに端子を設ける工程とを備え、前記不純物層を介して
前記電極に接続された前記導電膜と、前記誘電体と、前
記端子に接続された前記フレームとでコンデンサが形成
されることを特徴とする。そして、前記誘電体として絶
縁性の接着剤を用いてもよい。
表面に電極を形成する工程と、前記電極に接続され、前
記半導体チップの表面側と裏面側とを貫通する不純物層
を前記半導体チップの内部に形成する工程と、前記半導
体チップの裏面側に、前記不純物層に対応した領域にコ
ンタクトホールを有する絶縁膜を形成する工程と、前記
コンタクトホールを介して前記半導体チップの裏面側に
露出した前記不純物層に接続されるように、前記絶縁膜
を介して前記半導体チップの裏面側に導電膜を形成する
工程と、前記導電膜を介して前記半導体チップの裏面側
に誘電体を形成する工程と、前記誘電体を介して前記半
導体チップをフレーム上に搭載する工程と、前記フレー
ムに端子を設ける工程とを備え、前記不純物層を介して
前記電極に接続された前記導電膜と、前記誘電体と、前
記端子に接続された前記フレームとでコンデンサが形成
されることを特徴とする。そして、前記誘電体として絶
縁性の接着剤を用いてもよい。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１に、本発明の第１の
実施の形態による半導体装置の縦断面構造を示す。半導
体チップ１３のＰ型半導体基板部分が接地されており、
基板の表面にｎ型半導体層１４、１５及び１６が形成さ
れている。ｐ型半導体基板の表面にエミッタ領域、コレ
クタ領域が形成され、ｎ型半導体層１４の表面部分にベ
ース領域が形成され、エミッタ電極２１、コレクタ電極
２３、ベース電極２２がそれぞれ形成されてｐｎｐ型バ
イポーラトランジスタが構成されている。さらに、ｐ型
半導体基板の表面にベース領域が形成され、ｎ型半導体
層１５の表面部分にコレクタ領域が形成され、ｎ型半導
体層１６の表面部分にエミッタ領域が形成され、ベース
電極１８、コレクタ電極２０、エミッタ電極１９がそれ
ぞれ形成されてｎｐｎ型バイポーラトランジスタが構成
されている。この二つのトランジスタは、ｎ型半導体層
１４又は１５により囲まれており、ｐ型半導体基板とは
ｐｎ接合のダイオードを形成しており、上述したように
半導体基板は接地されている。これにより、二つのトラ
ンジスタは相互に電気的に分離された状態にある。
いて図面を参照して説明する。図１に、本発明の第１の
実施の形態による半導体装置の縦断面構造を示す。半導
体チップ１３のＰ型半導体基板部分が接地されており、
基板の表面にｎ型半導体層１４、１５及び１６が形成さ
れている。ｐ型半導体基板の表面にエミッタ領域、コレ
クタ領域が形成され、ｎ型半導体層１４の表面部分にベ
ース領域が形成され、エミッタ電極２１、コレクタ電極
２３、ベース電極２２がそれぞれ形成されてｐｎｐ型バ
イポーラトランジスタが構成されている。さらに、ｐ型
半導体基板の表面にベース領域が形成され、ｎ型半導体
層１５の表面部分にコレクタ領域が形成され、ｎ型半導
体層１６の表面部分にエミッタ領域が形成され、ベース
電極１８、コレクタ電極２０、エミッタ電極１９がそれ
ぞれ形成されてｎｐｎ型バイポーラトランジスタが構成
されている。この二つのトランジスタは、ｎ型半導体層
１４又は１５により囲まれており、ｐ型半導体基板とは
ｐｎ接合のダイオードを形成しており、上述したように
半導体基板は接地されている。これにより、二つのトラ
ンジスタは相互に電気的に分離された状態にある。
【００１４】そして、半導体チップ１３の裏面側が、絶
縁性接着剤から成る誘電体１２を介して金属製のリード
フレーム１１のベッド上に搭載されている。リードフレ
ーム１１には、端子２４が設けられている。このよう
に、半導体チップ１３の裏面とリードフレーム１１の表
面との間に誘電体１２を挟持することで、接地されたｐ
型半導体基板と、誘電体１２と、端子２４が接続された
リードフレーム１１とで、大容量のコンデンサを形成す
る点に本実施の形態の特徴がある。この場合の等価回路
は、図２に示されるようであり、ｎｐｎ型バイポーラト
ランジスタと、ｐｎｐ型バイポーラトランジスタと、一
端が接地されたコンデンサとがそれぞれ形成されてい
る。
縁性接着剤から成る誘電体１２を介して金属製のリード
フレーム１１のベッド上に搭載されている。リードフレ
ーム１１には、端子２４が設けられている。このよう
に、半導体チップ１３の裏面とリードフレーム１１の表
面との間に誘電体１２を挟持することで、接地されたｐ
型半導体基板と、誘電体１２と、端子２４が接続された
リードフレーム１１とで、大容量のコンデンサを形成す
る点に本実施の形態の特徴がある。この場合の等価回路
は、図２に示されるようであり、ｎｐｎ型バイポーラト
ランジスタと、ｐｎｐ型バイポーラトランジスタと、一
端が接地されたコンデンサとがそれぞれ形成されてい
る。
【００１５】本発明の第２の実施の形態による半導体装
置の縦断面構造を図３に示す。半導体チップ３５のＰ型
半導体基板部分が接地されており、半導体チップ３５の
表面にｎ型半導体層３７、３８及び３９が形成されてい
る。第１の実施の形態と同様に、ｐ型半導体基板の表面
にエミッタ領域、コレクタ領域が形成され、ｎ型半導体
層３７の表面部分にベース領域が形成されてｐｎｐ型バ
イポーラトランジスタが構成され、ｐ型半導体基板の表
面にベース領域が形成され、ｎ型半導体層３８の表面部
分にコレクタ領域が形成され、ｎ型半導体層３９の表面
部分にエミッタ領域が形成されてｎｐｎ型バイポーラト
ランジスタが構成されている。
置の縦断面構造を図３に示す。半導体チップ３５のＰ型
半導体基板部分が接地されており、半導体チップ３５の
表面にｎ型半導体層３７、３８及び３９が形成されてい
る。第１の実施の形態と同様に、ｐ型半導体基板の表面
にエミッタ領域、コレクタ領域が形成され、ｎ型半導体
層３７の表面部分にベース領域が形成されてｐｎｐ型バ
イポーラトランジスタが構成され、ｐ型半導体基板の表
面にベース領域が形成され、ｎ型半導体層３８の表面部
分にコレクタ領域が形成され、ｎ型半導体層３９の表面
部分にエミッタ領域が形成されてｎｐｎ型バイポーラト
ランジスタが構成されている。
【００１６】さらに、本実施の形態では半導体チップ３
５の表面部分に、コンデンサ用の電極４７が設けられ、
この電極４７に接続された状態でｎ型半導体層３６が半
導体チップ３５の表面側と裏面側とを貫通するように形
成されている。半導体チップ３５の裏面側にはシリコン
酸化膜３４が形成されており、このシリコン酸化膜３４
はｎ型半導体層３６の表面が露出するように開孔されて
いる。この状態で、半導体チップ３５の裏面側にアルミ
ニウム等の金属膜３３が形成されており、これにより金
属膜３３はｎ型半導体層３６を介してコンデンサ用の電
極４７に電気的に接続された状態となっている。金属膜
３３の表面は誘電体３２を介してリードフレーム３１上
に接合されている。リードフレーム３１には、コンデン
サ用の端子４８が設けられている。
５の表面部分に、コンデンサ用の電極４７が設けられ、
この電極４７に接続された状態でｎ型半導体層３６が半
導体チップ３５の表面側と裏面側とを貫通するように形
成されている。半導体チップ３５の裏面側にはシリコン
酸化膜３４が形成されており、このシリコン酸化膜３４
はｎ型半導体層３６の表面が露出するように開孔されて
いる。この状態で、半導体チップ３５の裏面側にアルミ
ニウム等の金属膜３３が形成されており、これにより金
属膜３３はｎ型半導体層３６を介してコンデンサ用の電
極４７に電気的に接続された状態となっている。金属膜
３３の表面は誘電体３２を介してリードフレーム３１上
に接合されている。リードフレーム３１には、コンデン
サ用の端子４８が設けられている。
【００１７】このような第２の実施の形態によれば、ｎ
型半導体層３６により電極４７に接続された金属膜３
３、誘電体３２、端子４８に接続されたリードフレーム
３１により、コンデンサが形成される。
型半導体層３６により電極４７に接続された金属膜３
３、誘電体３２、端子４８に接続されたリードフレーム
３１により、コンデンサが形成される。
【００１８】本発明の第３の実施の形態による断面構造
は、図４に示されるようである。第２の実施の形態にお
ける金属膜３３をｎ型半導体膜６１に置き換えた点が相
違する。この第３の実施の形態においても、電極４７、
ｎ型半導体層３６、ｎ型半導体層６１、誘電体３２、リ
ードフレーム３１により、コンデンサが形成されてい
る。
は、図４に示されるようである。第２の実施の形態にお
ける金属膜３３をｎ型半導体膜６１に置き換えた点が相
違する。この第３の実施の形態においても、電極４７、
ｎ型半導体層３６、ｎ型半導体層６１、誘電体３２、リ
ードフレーム３１により、コンデンサが形成されてい
る。
【００１９】さらに、本発明の第４の実施の形態による
半導体装置の断面構造を図５に示す。本実施の形態は、
図１を用いて説明した上記第１の実施の形態と同様に、
ｐ型半導体チップ１３の基板部分が接地されており、基
板の表面にｎ型半導体層１４、１５及び１６が形成され
ている。ｐ型半導体基板の表面にエミッタ領域、コレク
タ領域が形成され、ｎ型半導体層１４の表面部分にベー
ス領域が形成され、エミッタ電極２１、コレクタ電極２
３、ベース電極２２がそれぞれ形成されてｐｎｐ型バイ
ポーラトランジスタが構成されている。さらに、ｐ型半
導体基板の表面にベース領域が形成され、ｎ型半導体層
１５の表面部分にコレクタ領域が形成され、ｎ型半導体
層１６の表面部分にエミッタ領域が形成され、ベース電
極１８、コレクタ電極２０、エミッタ電極１９がそれぞ
れ形成されてｎｐｎ型バイポーラトランジスタが構成さ
れている。
半導体装置の断面構造を図５に示す。本実施の形態は、
図１を用いて説明した上記第１の実施の形態と同様に、
ｐ型半導体チップ１３の基板部分が接地されており、基
板の表面にｎ型半導体層１４、１５及び１６が形成され
ている。ｐ型半導体基板の表面にエミッタ領域、コレク
タ領域が形成され、ｎ型半導体層１４の表面部分にベー
ス領域が形成され、エミッタ電極２１、コレクタ電極２
３、ベース電極２２がそれぞれ形成されてｐｎｐ型バイ
ポーラトランジスタが構成されている。さらに、ｐ型半
導体基板の表面にベース領域が形成され、ｎ型半導体層
１５の表面部分にコレクタ領域が形成され、ｎ型半導体
層１６の表面部分にエミッタ領域が形成され、ベース電
極１８、コレクタ電極２０、エミッタ電極１９がそれぞ
れ形成されてｎｐｎ型バイポーラトランジスタが構成さ
れている。
【００２０】第１の実施の形態では、二つのトランジス
タの電極はそれぞれ電気的に分離した状態で形成され、
またリードフレーム１１にはコンデンサ用の端子２４が
設けられている。これに対し、第４の実施の形態では、
ｎｐｎ型バイポーラトランジスタのエミッタ電極１９
と、ｐｎｐ型バイポーラトランジスタのエミッタ電極２
１とが一体に接続されており、さらにこのエミッタ電極
１９及び２１が金属ワイヤ７１でリードフレーム１１に
接続されている。これにより、接地されたｐ型半導体基
板と、誘電体１２と、金属ワイヤ７１でエミッタ電極１
９及び２１に接続されたリードフレーム１１とでコンデ
ンサが形成されている。
タの電極はそれぞれ電気的に分離した状態で形成され、
またリードフレーム１１にはコンデンサ用の端子２４が
設けられている。これに対し、第４の実施の形態では、
ｎｐｎ型バイポーラトランジスタのエミッタ電極１９
と、ｐｎｐ型バイポーラトランジスタのエミッタ電極２
１とが一体に接続されており、さらにこのエミッタ電極
１９及び２１が金属ワイヤ７１でリードフレーム１１に
接続されている。これにより、接地されたｐ型半導体基
板と、誘電体１２と、金属ワイヤ７１でエミッタ電極１
９及び２１に接続されたリードフレーム１１とでコンデ
ンサが形成されている。
【００２１】この第４の実施の形態における等価回路を
図６に示す。ｎｐｎ型バイポーラトランジスタのエミッ
タ電極１９とｐｎｐ型バイポーラトランジスタのエミッ
タ電極２１とが接続され、ｐｎｐ型バイポーラトランジ
スタのコレクタ電極２３はｐ型半導体基板を介して接地
されている。さらに、ｐ型半導体基板、誘電体１２、リ
ードフレーム１１を含むコンデンサにおいて、一端に相
当するリードフレーム１１が金属ワイヤ７１を介してｐ
ｎｐ型バイポーラトランジスタのコレクタ電極２１に接
続されており、他端に相当するｐ型半導体基板が接地さ
れている。
図６に示す。ｎｐｎ型バイポーラトランジスタのエミッ
タ電極１９とｐｎｐ型バイポーラトランジスタのエミッ
タ電極２１とが接続され、ｐｎｐ型バイポーラトランジ
スタのコレクタ電極２３はｐ型半導体基板を介して接地
されている。さらに、ｐ型半導体基板、誘電体１２、リ
ードフレーム１１を含むコンデンサにおいて、一端に相
当するリードフレーム１１が金属ワイヤ７１を介してｐ
ｎｐ型バイポーラトランジスタのコレクタ電極２１に接
続されており、他端に相当するｐ型半導体基板が接地さ
れている。
【００２２】本発明の第５の実施の形態における断面構
造を図７に示す。第５の実施の形態は、図３、図４にそ
れぞれ示された第２、第３の実施の形態と同様に、半導
体チップ３５の基板部分が接地されており、基板の表面
にｎ型半導体層３７、３８及び３９が形成されている。
ｐ型半導体基板の表面にエミッタ領域、コレクタ領域が
形成され、ｎ型半導体層４５の表面部分にベース領域が
形成され、エミッタ電極４４、コレクタ電極４６、ベー
ス電極４５が形成されており、ｐｎｐ型バイポーラトラ
ンジスタが構成されている。ｐ型半導体基板の表面にベ
ース領域が形成され、ｎ型半導体層３８の表面部分にコ
レクタ領域が形成され、ｎ型半導体層３９の表面部分に
エミッタ領域が形成され、ベース電極４１、コレクタ電
極４３、エミッタ電極４２が形成され、ｎｐｎ型バイポ
ーラトランジスタが構成されている。ｎ型半導体層３６
が半導体基板の表裏を貫通するように形成され、表面側
はコンデンサ用電極４７に接続され、裏面側はｎ型半導
体膜６１又は金属膜３３に接続されている。さらに、ｎ
型半導体膜６１又は金属膜３３は誘電体３２を介してリ
ードフレーム３１に接合され、リードフレーム３１は金
属ワイヤ７２によりエミッタ電極４２、４４に接続され
ている。
造を図７に示す。第５の実施の形態は、図３、図４にそ
れぞれ示された第２、第３の実施の形態と同様に、半導
体チップ３５の基板部分が接地されており、基板の表面
にｎ型半導体層３７、３８及び３９が形成されている。
ｐ型半導体基板の表面にエミッタ領域、コレクタ領域が
形成され、ｎ型半導体層４５の表面部分にベース領域が
形成され、エミッタ電極４４、コレクタ電極４６、ベー
ス電極４５が形成されており、ｐｎｐ型バイポーラトラ
ンジスタが構成されている。ｐ型半導体基板の表面にベ
ース領域が形成され、ｎ型半導体層３８の表面部分にコ
レクタ領域が形成され、ｎ型半導体層３９の表面部分に
エミッタ領域が形成され、ベース電極４１、コレクタ電
極４３、エミッタ電極４２が形成され、ｎｐｎ型バイポ
ーラトランジスタが構成されている。ｎ型半導体層３６
が半導体基板の表裏を貫通するように形成され、表面側
はコンデンサ用電極４７に接続され、裏面側はｎ型半導
体膜６１又は金属膜３３に接続されている。さらに、ｎ
型半導体膜６１又は金属膜３３は誘電体３２を介してリ
ードフレーム３１に接合され、リードフレーム３１は金
属ワイヤ７２によりエミッタ電極４２、４４に接続され
ている。
【００２３】さらに、第５の実施の形態では、ｎｐｎ型
バイポーラトランジスタのエミッタ電極４２とｐｎｐ型
バイポーラトランジスタのエミッタ電極４４とが一体に
接続されており、このエミッタ電極４２及び４４が金属
ワイヤ７２でリードフレーム３１に接続されている。こ
れにより、コンデンサ用電極４７と、ｎ型半導体層３６
と、金属面６１又はｎ型半導体膜３３と、誘電体３２
と、リードフレーム３１とで、コンデンサが構成され
る。
バイポーラトランジスタのエミッタ電極４２とｐｎｐ型
バイポーラトランジスタのエミッタ電極４４とが一体に
接続されており、このエミッタ電極４２及び４４が金属
ワイヤ７２でリードフレーム３１に接続されている。こ
れにより、コンデンサ用電極４７と、ｎ型半導体層３６
と、金属面６１又はｎ型半導体膜３３と、誘電体３２
と、リードフレーム３１とで、コンデンサが構成され
る。
【００２４】この第５の実施の形態における等価回路を
図８に示す。ｎｐｎ型バイポーラトランジスタのエミッ
タ電極４２とｐｎｐ型バイポーラトランジスタのエミッ
タ電極４４とが接続され、ｐｎｐ型バイポーラトランジ
スタのコレクタ電極４６はｐ型半導体基板を介して接地
されている。また、半導体チップ３５における基板部
分、誘電体３２、フレーム３１を含むコンデンサにおい
て、一端に相当するフレーム３１が金属ワイヤ７２を介
してｐｎｐ型バイポーラトランジスタのエミッタ電極４
４に接続されており、他端に相当するコンデンサ用電極
４７は開放されている。
図８に示す。ｎｐｎ型バイポーラトランジスタのエミッ
タ電極４２とｐｎｐ型バイポーラトランジスタのエミッ
タ電極４４とが接続され、ｐｎｐ型バイポーラトランジ
スタのコレクタ電極４６はｐ型半導体基板を介して接地
されている。また、半導体チップ３５における基板部
分、誘電体３２、フレーム３１を含むコンデンサにおい
て、一端に相当するフレーム３１が金属ワイヤ７２を介
してｐｎｐ型バイポーラトランジスタのエミッタ電極４
４に接続されており、他端に相当するコンデンサ用電極
４７は開放されている。
【００２５】上記第１〜第５の実施の形態によれば、い
ずれもｐ型半導体基板と誘電体とリードフレームとによ
り、半導体チップの面積を増大させることなく、また、
外付け部品とすることなく、半導体チップの裏面側に大
容量のコンデンサを形成することが可能である。よっ
て、回路設計の段階で回路乗数を変更してコンデンサの
容量を小さくする必要がなく、高い設計自由度が得ら
れ、また半導体チップの面積の増大を防止してコストを
低減することができる。
ずれもｐ型半導体基板と誘電体とリードフレームとによ
り、半導体チップの面積を増大させることなく、また、
外付け部品とすることなく、半導体チップの裏面側に大
容量のコンデンサを形成することが可能である。よっ
て、回路設計の段階で回路乗数を変更してコンデンサの
容量を小さくする必要がなく、高い設計自由度が得ら
れ、また半導体チップの面積の増大を防止してコストを
低減することができる。
【００２６】上述した実施の形態は、いずれも一例であ
って本発明を限定するものではない。例えば、半導体基
板としてｐ型半導体基板を用いているが、ｎ型半導体基
板を用いても同様に本発明を適用することができる。ま
た、半導体チップの裏面側に設ける誘電体として絶縁性
の接着剤を用いているが、絶縁性の性質を有するもので
あれば、例えば絶縁性テープ等幅広く用いることができ
る。半導体基板の表面には、実施の形態ではバイポーラ
トランジスタが形成されているが、バイポーラトランジ
スタに限らずＭＯＳ型トランジスタ等、他のどのような
素子が形成されていても本発明を同様に適用することが
できる。
って本発明を限定するものではない。例えば、半導体基
板としてｐ型半導体基板を用いているが、ｎ型半導体基
板を用いても同様に本発明を適用することができる。ま
た、半導体チップの裏面側に設ける誘電体として絶縁性
の接着剤を用いているが、絶縁性の性質を有するもので
あれば、例えば絶縁性テープ等幅広く用いることができ
る。半導体基板の表面には、実施の形態ではバイポーラ
トランジスタが形成されているが、バイポーラトランジ
スタに限らずＭＯＳ型トランジスタ等、他のどのような
素子が形成されていても本発明を同様に適用することが
できる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法は、半導体チップの裏面側を、誘電
体を介してフレーム上に搭載してコンデンサを形成する
ことで、外付け部品とすることなくまた半導体チップの
面積の増大を招くことなく大容量のコンデンサを装置に
内蔵することが可能であり、コストの低減及び設計自由
度の向上を達成することができる。
置及びその製造方法は、半導体チップの裏面側を、誘電
体を介してフレーム上に搭載してコンデンサを形成する
ことで、外付け部品とすることなくまた半導体チップの
面積の増大を招くことなく大容量のコンデンサを装置に
内蔵することが可能であり、コストの低減及び設計自由
度の向上を達成することができる。
【図１】本発明の第１の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図２】同半導体装置に形成された回路と等価な回路の
構成を示した回路図。
構成を示した回路図。
【図３】本発明の第２の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図４】本発明の第３の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図５】本発明の第４の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図６】同半導体装置に形成された回路と等価な回路の
構成を示した回路図。
構成を示した回路図。
【図７】本発明の第５の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図８】同半導体装置に形成された回路と等価な回路の
構成を示した回路図。
構成を示した回路図。
【図９】従来の半導体装置の構造を示した回路図。
１１、３１ リードフレーム １２、３２ 誘電体 １３、３５ 半導体チップ １４、１５、１６、３６、３７、３８、３９ ｎ型半導
体層 １７、４０ シリコン酸化膜 １８、２２、４１、４５ ベース電極 １９、２１、４２、４４ エミッタ電極 ２０、２３、４３、４６ コレクタ電極 ２４、４８ コンデンサ用端子 ３３ 金属膜 ３４ シリコン酸化膜 ４７ コンデンサ用電極 ６１ ｎ型半導体膜 ７１、７２ 金属ワイヤ
体層 １７、４０ シリコン酸化膜 １８、２２、４１、４５ ベース電極 １９、２１、４２、４４ エミッタ電極 ２０、２３、４３、４６ コレクタ電極 ２４、４８ コンデンサ用端子 ３３ 金属膜 ３４ シリコン酸化膜 ４７ コンデンサ用電極 ６１ ｎ型半導体膜 ７１、７２ 金属ワイヤ
Claims (6)
- 【請求項１】基板部分が接地された半導体チップと、 前記半導体チップの裏面側が誘電体を介して搭載された
フレームと、 前記フレームに接続された端子と、 を備え、前記半導体チップの基板部分と、前記誘電体
と、前記端子に接続された前記フレームとでコンデンサ
が形成されることを特徴とする半導体装置。 - 【請求項２】半導体チップと、 前記半導体チップの表面に形成された電極と、 前記電極に接続され、前記半導体チップの表面側と裏面
側とを貫通するように形成された不純物層と、 前記半導体チップの裏面側に、前記不純物層に対応した
領域にコンタクトホールが形成された絶縁膜と、 前記絶縁膜を介して前記半導体チップの裏面側に形成さ
れ、前記コンタクトホールを介して前記半導体チップの
裏面側に露出した前記不純物層に接続された導電膜と、 前記導電膜を介して前記半導体チップの裏面側に形成さ
れた誘電体と、 前記誘電体を介して前記半導体チップが搭載されたフレ
ームと、 前記フレームに接続された端子と、 を備え、前記不純物層を介して前記電極に接続された前
記導電膜と、前記誘電体と、前記端子に接続された前記
フレームとでコンデンサが形成されることを特徴とする
半導体装置。 - 【請求項３】前記誘電体は、絶縁性の接着剤であること
を特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】コンデンサを内蔵する半導体装置を製造す
る方法において、 半導体チップを、誘電体を介してフレーム上に搭載する
工程と、 前記半導体チップの基板部分を接地する工程と、 前記フレームに端子を設ける工程と、 を備え、前記半導体チップの基板部分と、前記誘電体
と、前記端子に接続されたフレームとでコンデンサを形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】コンデンサを内蔵する半導体装置を製造す
る方法において、 半導体チップの表面に電極を形成する工程と、 前記電極に接続され、前記半導体チップの表面側と裏面
側とを貫通する不純物層を前記半導体チップの内部に形
成する工程と、 前記半導体チップの裏面側に、前記不純物層に対応した
領域にコンタクトホールを有する絶縁膜を形成する工程
と、 前記コンタクトホールを介して前記半導体チップの裏面
側に露出した前記不純物層に接続されるように、前記絶
縁膜を介して前記半導体チップの裏面側に導電膜を形成
する工程と、 前記導電膜を介して前記半導体チップの裏面側に誘電体
を形成する工程と、 前記誘電体を介して前記半導体チップをフレーム上に搭
載する工程と、 前記フレームに端子を設ける工程と、 を備え、前記不純物層を介して前記電極に接続された前
記導電膜と、前記誘電体と、前記端子に接続された前記
フレームとでコンデンサが形成されることを特徴とする
半導体装置の製造方法。 - 【請求項６】前記誘電体は、絶縁性の接着剤であること
を特徴とする請求項４又は５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621296A JPH1084081A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621296A JPH1084081A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084081A true JPH1084081A (ja) | 1998-03-31 |
Family
ID=16997446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23621296A Withdrawn JPH1084081A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084081A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2832855A1 (fr) * | 2001-11-27 | 2003-05-30 | St Microelectronics Sa | Circuit monolithique double face |
| JPWO2018155094A1 (ja) * | 2017-02-24 | 2019-11-07 | 日立オートモティブシステムズ株式会社 | 圧力検出装置 |
-
1996
- 1996-09-06 JP JP23621296A patent/JPH1084081A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2832855A1 (fr) * | 2001-11-27 | 2003-05-30 | St Microelectronics Sa | Circuit monolithique double face |
| JPWO2018155094A1 (ja) * | 2017-02-24 | 2019-11-07 | 日立オートモティブシステムズ株式会社 | 圧力検出装置 |
| US11143563B2 (en) | 2017-02-24 | 2021-10-12 | Hitachi Automotive Systems, Ltd. | Pressure detection device with noise resistant pressure sensor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |