KR940004451B1 - 반도체 집적회로장치 - Google Patents

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KR940004451B1
KR940004451B1 KR1019910003524A KR910003524A KR940004451B1 KR 940004451 B1 KR940004451 B1 KR 940004451B1 KR 1019910003524 A KR1019910003524 A KR 1019910003524A KR 910003524 A KR910003524 A KR 910003524A KR 940004451 B1 KR940004451 B1 KR 940004451B1
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슈지 와타나베
히데키 다카다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

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Description

반도체 집적회로장치
제1도는 본 발명의 1실시예에 따른 2층배선구조를 갖춘 반도체 직접회로장치에서의 바이폴라 트랜지스터부 및 전극패드부의 평면패턴을 도시해 놓은 도면,
제2도는 제1도중의 I I-I I선에 따른 단면구조를 도시해 놓은 도면,
제3도는 종래의 반도체 집적회로장치에서의 바이폴라 트랜지스터부 및 전극패드부의 단면구조를 도시해 놓은 도면,
제4도는 종래의 2층배선구조를 갖춘 반도체 직접회로장치에서의 바이폴라 트랜지스터부 및 전극패드부 단면구조를 도시해 놓은 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 에미터배선과 에미터전극과 접속영역
12 : 전극패드와 컬렉터인출전극과 접속영역
30 : p형 반도체 기판 31 : n+매립층
32 : n형 에피택셜층 33 : p+분리영역
34 : 에피택셜층접속영역 35 : 제1절연막
36 : 베이스인출전극(제1층배선) 37 : 에미터전극(제1층배선)
38 : 컬렉터인출전극(제1층배선) 39 : 표면 보호막
40 : 패드개구부 42 : 층간절연막
43 : 에미터배선(제2층배선) 44 : 전극패드(제2층배선)
B베이스영역 E : 에미터영역
BT : 바이폴라 트랜지스터부 EC : 에미터접속영역
BC : 베이스영역 CC : 컬렉터접속영역
[산업상의 이용분야]
본 발명은 다층배선구조를 갖춘 반도체 직접회로장치에서의 전극패드부에 관한 것으로, 특히 고주파신호 처리용 반도체 집적회로장치에 사용되는 것에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집적회로장치에서는 통상 칩주변부에 외부회로접속용 전극패드가 형성되고, 이 전극패드가 배선용 본딩와이어에 의해 반도체 집적회로장치의 외부단자에 접속되는 경우가 많다. 이 경우, 전극패드의 형상, 위치, 치수는 본딩기술의 정밀도에 의존하여 결정되게 되는데, 그 치수는 일반적으로 100μm 전후가 필요로 된다. 또 상기 전극패드는 반도체기판의 절연막상에서 집적회로내부소자의 배선으로 사용되는 금속배선에 의해 형성된다.
제3도는 종래의 반도체 집적회로장치에서의 바이폴라 트랜지스터 및 전극패드부의 단면구조를 나타낸 것으로, 제3도에서 참조부호 30은 p형 반도체기판이고, 31은 n+형 매립층이며, 32n형 에피택셜층, 33은에피택셜층(32)내에서 섬형상의 바이폴라 트랜지스터의 형성영역을 둘러싸도록 형성된 p+분리영역, B는 바이폴라 트랜지스터의 형성영역내에 형성된 베이스영역, E는 베이스영역(B)내에 형성된 에미터영역, 34는 n+형 에피택셜층접속영역, 35는 에피택셜층표면에 형성된 절연막, 36은 상기 절연막(35)의 베이스개구를 통해서 베이스영역(B)에 접속되는 베이스인 출전극, 37은 상기 절연막(35)의 에미터개구를 통해서 에미터영역(E)에 접속되는 에미터전극, 38은 상기 절연막(35)의 컬렉터개구부를 통해서 에피택셜층접속영역(34)에 접속되는 컬렉터인출전극이다. 그리고, 참조부호 39는 상기 각 전극배선상의 표면보호막으로서, 이 표면보호막(39)의 일부에 패드개구부(40)가 형성되어 컬렉터 인출전극(38)의 일부가 전극패드로 되게 된다.
상기 구조의 전극패드부에 있어서는 전극배선. 에피택셜층에 의해 MOS(절연게이트형)구조의 캐피시터를 형성하게 되는데, 이 MOS캐패시터의 용량값(C)은 전극면적을 A, 절연막의 두께를 d, 진공의 유전률을
Figure kpo00001
0비유전율
Figure kpo00002
로 할때, 다음 식으로 표시된다.
C=A.(
Figure kpo00003
0.
Figure kpo00004
)/d........................................................(1)
여기서, A=100μm ×100μm , d=7,000Å이고, 에피택셜층표면의 절연막이 SiO2막인 것으로 하여
Figure kpo00005
=3.9로 하면,
Figure kpo00006
0=8.85×10-14F/cm이므로,
C=10-4(cm2)×[8.85×10-14(F/cm)×3.91]/[7,000×10-8(cm)]
≒0.49(pF)..............................................................(2)
로 된다.
그러나, 이와 같은 값의 전극패드부의 기생용량이 존재하게 되면, 고속동작이 방해받게 되므로, 특히 차단주파수(fT)로서 예컨대 1000Hz정도이상이 요구되는 고주파신호처리용 반도체 집적회로장치에 있어서는 중요한 문제로 되게 된다.
한편, 종래의 2층배선구조를 갖춘 반도체 집적회로장치에서의 전극패드부는 제4도에 나타낸 바와 같이 제1층배선으로 이루어진 컬렉터인출전극(38)상에 이것과 거의 동일한 치수의 제2층배선(금속배선)으로 이루어진 전극패드(41)가 관통구멍(through hole)통해서 직접 접속되어 있고, 이 제2층배선상의 표면보호막(39)의 일부에 패드개구부(40)가 형성되어 있다.
또, 제4도에 있어서, 참조부호 42는 층간절연막이고, 43은 제2층배선으로 이루어진 예컨대 에미터배선이며, 그 이외의 부분은 제3도와 동일하므로 동일한 참조부호를 붙여 나타내었다.
상기 제4도에 나타낸 구조의 전극패드부에 있어서도, 제2층배선. 제1층배선. 절연막. 에피택셜층에 의한 MOS캐패시터가 형성되어 있고, 이 MOS캐피시터의 용량값(C)은 상기(2)식과 거의 동일한 값으로 되어 역시 고속동작특성이 열화된다는 문제가 있게 된다.
이와 같은 문제를 해결하기 위해서는 MOS캐패시터의 용량값(C)을 저하시켜야 하는데, 이를 위해 통상은 절연막두께(d)를 크게 하던가, 전극패드의 전극면적(A)을 작게 하는 것이 고려되고 있다.
그러나, 에피택셜층표면의 절연막두께(d)를 크게 하면 되면, 집적회로내부소자의 접속부분의 절연막에 생기는 단차(段差)가 커져서 배선이 잘록해지거나 단선되기 쉽게 된다는 문제가 있게 된다. 또한 전극패드의 면적(A)은 본딩와이어기술의 정밀도에 의존하여 일정 이상의 면적이 필요하게 되므로 극단적으로 작게 하는 것이 곤란하게 된다.
따라서, 전극패드의 형상을 8각형이나 원형으로 하여 전극면적(A)을 어느 정도 감소시키는 것이 고려되고 있는데, 이 경우 정방형의 전극형상의 면적(A)을 X2으로 하면, 8각형의 전극형상의 면적(A)은 0.79X2으로 되어 MOS캐패시터의 용량값(C)은 83%, 79%정도로 밖에 낮아지지 않게 된다.
즉, 상기한 바와 같이 종래의 반도체 집적회로장치에서는 전극패드부에 기생하는 MOS캐패시터에 의해 고속동작이 열화된다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 특별한 제조공정의 추가나 특별한 고정밀도의 본딩기술을 필요로 하지 않고, 전극패드부에 기생하는 NOS캐패시터의 용량값을 대폭적으로 저하시킬 수 있게 됨으로써 고주파신호처리특성이 대폭으로 개선된 다층배선구조를 갖춘 반도체 집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판과, 이 반도체기판의 표면상에 설치된 제1절연막, 이 제1절연막의 표면상에 선택적으로 설치된 제1층배선, 상기 제1절연막 및 상기 제1층배선상에 설치된 층간절연막, 이 층간절연막의 표면상에 선택적으로 설치된 제2층배선 및, 상기 층간절연막 및 상기 제2층배선의 표면상에 설치되면서 상기 제2층배선에 도달하는 개구부를 구비한 표면보호막을 갖추고서, 상기 개구부에 의해 노출된 상기 제2층배선을 전극패드로 한 반도체 집적회로장치에 있어서, 상기 개구부의 아래에는 상기 제2층배선 또는 상기 반도체기판과 전기적으로 접속되는 상기 제1층배선이 존재하지 않는 것을 특징으로 한다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 전극패드와 반도체기판사이의 절연막의 두께는 층간절연막의 두께와 반도체기판표면상의 절연막의 막두께와의 합계값으로 되고, 또 통상은 층간절연막의 막두께를 반도체기판표면상의 절연막의 막두께보다 크게 설정하므로, 전극패드부에 기생하는 MOS캐패시터의 용량값을 대폭적으로 저하시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 2층배선구조를 갖춘 반도체 집적회로장치에서의 바이폴라 트랜지스터부 및 전극패드부의 평면패턴을 나타낸 것이고, 제2도는 그 I I-I I선에 따른 단면구조를 나타낸 것이다.
제2도에 나타낸 구조는 제4도를 참조하여 설명한 종래의 2층배선구조를 갖춘 반도체 집적회로장치에서의 바이폴라트랜지스터부 및 전극패드부의 구조와 비교할때, 전극패드부의 구조가 다르고 그 이외의 부분은 동일한므로, 제4도와 동일한 참조부호를 붙여 나타내었다.
즉, 참조부호 30은 p형 반도체기판이고, 31은 n+매립층이며, 32는 n형 에피택셜층, 33은 에피택셜층(32)내에서 섬형상의 바이폴라 트랜지스터형성영역을 둘러싸도록 형성된 p+분리영역, B는 바이폴라 트랜지스터 형성영역내에 형성된 베이스영역, E는 베이스영역(B)내에 형성된 에미터영역, 34는 n+형 에피택셜층접속영역, 35는 에피택셜층표면에 형성된 제1절연막(예컨대 SiO2막), 36은 상기 제1절연막(35)의 베이스개구를 통해서 베이스영역(B)에 접속되는 제1배선층으로 이루어진 베이스인 출전극, 37은 상기 제1절연막(35)의 에미터개구를 통해서 접속되는 제1배선층으로 이루어진 에미터전극, 38은 상기 제1절연막(35)의 컬렉터개구를 통해서 에피택셜층 접속영역(34)에 접속되는 제1층배선으로 이루어진 컬렉터인출전극, 42는 상기 제1층배선상에 형성된 층간절연막(예컨대 CVD에 의한SiO2막), 43은 이 층간절연막(42)상에 형성된 제2층배선(금속배선)으로 이루어진 에미터배선, 44는 층간절연막(42)상에 형성된 제2층배선으로 이루어진 전극 패드이다. 그리고, 이 전극패드(44)의 일부와 상기 컬렉터인출전극(38)의 일부가 층간관통구멍을 통해서 접속되어 있고, 상기 제2층배선상의 표면보호막(39)의 일부에 패드개구부(40)가 형성되어 있다.
또, 제1도에 있어서, 참조부호 BT는 바이폴라 트랜지스터(본 예에서는 NPN트랜지스터)부이고, EC는 에미터접속영역이며, BC는 베이스접속영역, CC는 컬렉터접속영역, 11은 에미터배선(43)과 에미터전극(37)과의 접속영역, 12는 전극패드(44)와 컬렉터인출전극(38)과의 접속영역이다.
상기 구조의 전극패드부에 있어서는 제2층배선. 층간절연막. 제1절연막. 에피택셜층에 의한 MOS캐패시터가 형성되게 되지만, 전극패드와 반도체기판사이의 절연막의 두께는 층간절연막(42)의 막두께와 제1절연막(35)의 막두께와의 합계값으로 되고, 또 통상은 층간절연막(42)의 막두께를 제1절연막(35)의 막두께보다 크게 설정하게 되므로, MOS캐패시터의 용량값(C)을 대폭적으로 저하시킬 수 있게 된다.
여기서, 전극면적 A=100μ×100μm, 제1절연막(35)의 두께 d=7,000Å, 층간절연막(42)의 두께 d2=10,000Å이고, 제1절연막(35) 및 층간절연막(42)이 각각 SiO2막인 것으로 하며 비유전율
Figure kpo00007
=3.9로 하면, 진공의 유전율
Figure kpo00008
0=8.85×10-14F/cm이므로, 상기 MOS캐패시터의 용량값(C)은
C=A . (
Figure kpo00009
0.
Figure kpo00010
)/(d+d2)
C=10-4(cm2)×[8.85×10-14(F/cm)×3.91]/[(7,000+10,000)×10-8(cm)]
≒0.20(pF)..............................................................(3)
으로 된다. 이 값을 종래예의 (2)식의 값과 비교하면 약 31%로 대폭 저하된 것을 알 수 있다.
또한, 상기 구조의 전극패드부를 실현할 때, 종래의 2층배선구조를 갖춘 반도체 직접회로장치의 제조공정에 다른 특별한 공정을 추가할 필요가 없고, 특별히 고정밀도의 본딩기술이 필요하지 않게 된다.
또, 상기 실시예에서의 제1절연막(35)으로서는 SiO2막상에 질소막이 겹쳐진 경우도 되고, 층간절연막(42)도 SiO2막에 한정되지 않는다. 또 제1층배선으로서는 금속배선 또는 반도체막(예컨대 폴리실리콘막)이 겹쳐져서 충분히 반응시켜진 것을 이용하는 경우도 된다.
또, 본 발명은 상기 실시예와 같은 2층배선구조를 갖춘 반도체 집적회로장치에 한정되지 않고, 전극패드와 반도체기판의 사이에 층간절연막의 두꺼운 막도 반도체기판표면상의 절연막이 존재하도록 전극패드를 다층배선간절연막상의 상부배선층으로 형성하면 좋고, 3층이상의 다층배선구조를 갖춘 반도체 집적회로장치에도 적용할 수 있다. 이 경우, 전극패드를 직접 최하층의 인출전극에 접속해도 되지만, 전극패드를 중간층의 배선을 통해서 최하층의 인출전극에 접속하도록 해도 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 특별한 제조공정의 추가나, 특별한 고정밀도의 본딩기술등을 필요로 하지 않고, 전극패드부에 기생하는 MOS캐패시터의 용량값을 대폭적으로 저하시킬 수 있게 됨으로써, 고주파 신호처리특성이 대폭 개선된 다층배선구조를 갖춘 반도체 집적회로장치를 실현할 수 있게 된다.

Claims (1)

  1. 반도체기판(30)과 이 반도체기판)(30)의 표면상에 설치된 제1절연막(35), 이 제1절연막(35)의 표면상에 선택적으로 설치된 제1층배선(38), 상기 제1절연막(35) 및 상기 제1층배선(38)상에 설치된 층간절연막(42), 이 층간절연막(42)의 표면상에 선택적으로 설치된 제2층배선(44)및, 상기 층간절연막(42)및 상기 제2층배선(44)의 표면상에 설치되면서 상기 제2층배선(44)에 도달하는 개구부(40)를 구비한 표면보호막(39)을 갖추고서, 상기 개구부(40)에 의해 노출된 상기 제2층배선(44)을 전극패드로 한 반도체 집적회로장치에 있어서, 상기 개구부(40)의 아래에는 상기 제2층배선(44) 또는 상기 반도체기판(30)과 전기적으로 접속되는 상기 제1층배선(38)이 존재하지 않는 것을 특징으로 하는 반도체 집적회로장치.
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