JPH0582733A - 容量素子 - Google Patents
容量素子Info
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- JPH0582733A JPH0582733A JP24306391A JP24306391A JPH0582733A JP H0582733 A JPH0582733 A JP H0582733A JP 24306391 A JP24306391 A JP 24306391A JP 24306391 A JP24306391 A JP 24306391A JP H0582733 A JPH0582733 A JP H0582733A
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Abstract
(57)【要約】
【目的】 容量値の電圧依存性が極めて小さい容量素子
を提供する。 【構成】 容量の下層導電層をＮ+型多結晶シリコン膜
１２とＰ+型多結晶シリコン膜１３で構成し、上層に容
量絶縁膜としてシリコン窒化膜１５、上部電極１６を配
し、容量素子を構成する。下層導電層をＮ+型多結晶シ
リコン膜１２とＰ+型多結晶シリコン膜１３とすること
によって、相反する容量値の電圧依存性を持たせ両者を
並列接続することによって互いの電圧依存性を打ち消
し、電圧依存性が極めて小さい容量素子を実現する。
を提供する。 【構成】 容量の下層導電層をＮ+型多結晶シリコン膜
１２とＰ+型多結晶シリコン膜１３で構成し、上層に容
量絶縁膜としてシリコン窒化膜１５、上部電極１６を配
し、容量素子を構成する。下層導電層をＮ+型多結晶シ
リコン膜１２とＰ+型多結晶シリコン膜１３とすること
によって、相反する容量値の電圧依存性を持たせ両者を
並列接続することによって互いの電圧依存性を打ち消
し、電圧依存性が極めて小さい容量素子を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧依存性の極めて小
さい容量素子の構造に関する。
さい容量素子の構造に関する。
【０００２】
【従来の技術】近年、映像信号処理用ＬＳＩや高精度の
Ａ／Ｄコンバータ等のアナログＬＳＩや、アナログ・デ
ジタルＬＳＩに内蔵するフィルタ素子の精度を向上する
ために、高精度で電圧依存性の小さい容量素子が望まれ
ている。
Ａ／Ｄコンバータ等のアナログＬＳＩや、アナログ・デ
ジタルＬＳＩに内蔵するフィルタ素子の精度を向上する
ために、高精度で電圧依存性の小さい容量素子が望まれ
ている。
【０００３】従来、このような容量素子としては下部電
極として高濃度拡散層や高濃度多結晶シリコン膜、上部
電極としては高濃度多結晶シリコン膜やアルミニウム膜
等の金属膜を用いたものが使用されてきた。
極として高濃度拡散層や高濃度多結晶シリコン膜、上部
電極としては高濃度多結晶シリコン膜やアルミニウム膜
等の金属膜を用いたものが使用されてきた。
【０００４】以下、その構成について図５を参照しなが
ら説明する。図５は、従来の容量素子の断面構造図であ
り、シリコン酸化膜１上にＮ+型多結晶シリコン膜２を
選択的に形成し、その上に層間絶縁膜３を形成する。次
に、フォトレジストを用いて前記層間絶縁膜３のうち容
量形成部分を選択的にエッチング除去した後、容量絶縁
膜としてシリコン窒化膜４を成長する。次に、前記層間
絶縁膜３及びシリコン窒化膜４をフォトレジストを用い
て選択的にエッチング開孔した後、アルミニウム膜を成
長しフォトレジストでパターニングして容量の上部電極
５及び下部電極６を形成する。このようにして、Ｎ+型
多結晶シリコン膜，シリコン窒化膜，アルミニウム膜か
らなる容量素子が形成される。
ら説明する。図５は、従来の容量素子の断面構造図であ
り、シリコン酸化膜１上にＮ+型多結晶シリコン膜２を
選択的に形成し、その上に層間絶縁膜３を形成する。次
に、フォトレジストを用いて前記層間絶縁膜３のうち容
量形成部分を選択的にエッチング除去した後、容量絶縁
膜としてシリコン窒化膜４を成長する。次に、前記層間
絶縁膜３及びシリコン窒化膜４をフォトレジストを用い
て選択的にエッチング開孔した後、アルミニウム膜を成
長しフォトレジストでパターニングして容量の上部電極
５及び下部電極６を形成する。このようにして、Ｎ+型
多結晶シリコン膜，シリコン窒化膜，アルミニウム膜か
らなる容量素子が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
容量素子では、容量下部電極としてＮ+型多結晶シリコ
ン膜２を使用しているため、上部電極５に対して下部電
極が正の電圧関係になった場合には、Ｎ+型多結晶シリ
コン膜２のシリコン窒化膜４側の表面に空乏層が形成さ
れ、容量値が減少する。反対にこの位置にＰ+型多結晶
シリコン膜を使用すると容量下部電極が負の電圧関係に
なった場合に、Ｐ+型多結晶シリコン膜の表面に空乏層
が形成され、容量値が減少する。
容量素子では、容量下部電極としてＮ+型多結晶シリコ
ン膜２を使用しているため、上部電極５に対して下部電
極が正の電圧関係になった場合には、Ｎ+型多結晶シリ
コン膜２のシリコン窒化膜４側の表面に空乏層が形成さ
れ、容量値が減少する。反対にこの位置にＰ+型多結晶
シリコン膜を使用すると容量下部電極が負の電圧関係に
なった場合に、Ｐ+型多結晶シリコン膜の表面に空乏層
が形成され、容量値が減少する。
【０００６】従って、従来の構造を持つ容量素子を用い
てフィルタを構成した場合には、容量値が電圧によって
変化するため、信号に歪が発生し高精度のアナログ信号
処理回路やＡ／Ｄコンバータ等には使用出来ないという
欠点を有していた。
てフィルタを構成した場合には、容量値が電圧によって
変化するため、信号に歪が発生し高精度のアナログ信号
処理回路やＡ／Ｄコンバータ等には使用出来ないという
欠点を有していた。
【０００７】本発明は、上記従来の課題を解決するもの
で、容量値の電圧依存性を極めて小さい容量素子を提供
することを目的とする。
で、容量値の電圧依存性を極めて小さい容量素子を提供
することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明は同一面内に相異なる導電領域を有する下層
半導体層と、前記下層半導体層上に、単層或は積層から
なる容量絶縁膜を介して上層導電性薄膜を有し、重なり
部分に静電容量を形成する構成としている。
に、本発明は同一面内に相異なる導電領域を有する下層
半導体層と、前記下層半導体層上に、単層或は積層から
なる容量絶縁膜を介して上層導電性薄膜を有し、重なり
部分に静電容量を形成する構成としている。
【０００９】
【作用】本発明は前述した構成により、下部容量電極で
ある下層半導体層が、Ｎ型半導体とＰ型半導体とで形成
されているため容量に印加する電圧に対する容量値の電
圧依存性が相反する。この相反する電圧依存性を持つ容
量素子を並列接続することによって互いの電圧依存性を
打ち消す。
ある下層半導体層が、Ｎ型半導体とＰ型半導体とで形成
されているため容量に印加する電圧に対する容量値の電
圧依存性が相反する。この相反する電圧依存性を持つ容
量素子を並列接続することによって互いの電圧依存性を
打ち消す。
【００１０】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の第１の実施例における容量
素子の断面構造図を示すものである。シリコン酸化膜１
上に厚さ約４００nmの多結晶シリコン膜を成長し、フォ
トレジストを用いて容量下部電極をパターン形成する。
次に、フォトレジストをマスクにしてＮ型不純物として
Ａｓ等を１×１０16cm-2、Ｐ型不純物としてＢ等を１×
１０16cm-2各々イオン注入した後、不活性ガス中で熱処
理をしてＮ+型多結晶シリコン膜８及びＰ+型多結晶シリ
コン膜９を形成する。次に、厚さ約５００nmのシリコン
酸化膜等の層間絶縁膜３を成長した後、フォトレジスト
をマスクに前記層間絶縁膜３のうち容量形成部分をエッ
チング開孔する。更に、容量絶縁膜として厚さ約５０nm
のシリコン窒化膜４を成長する。次にフォトレジストを
マスクに前記層間絶縁膜３を選択的にエッチングし下部
電極のコンタクト孔を開孔した後、厚さ約１μｍのアル
ミニウム膜を成長する。最後にフォトレジストをマスク
に前記アルミニウム膜を選択的にエッチングして上部電
極５、第１下部電極６及び第２下部電極７を形成する。
この第１下部電極６と第２下部電極７は電気的に接続し
て使用する。
素子の断面構造図を示すものである。シリコン酸化膜１
上に厚さ約４００nmの多結晶シリコン膜を成長し、フォ
トレジストを用いて容量下部電極をパターン形成する。
次に、フォトレジストをマスクにしてＮ型不純物として
Ａｓ等を１×１０16cm-2、Ｐ型不純物としてＢ等を１×
１０16cm-2各々イオン注入した後、不活性ガス中で熱処
理をしてＮ+型多結晶シリコン膜８及びＰ+型多結晶シリ
コン膜９を形成する。次に、厚さ約５００nmのシリコン
酸化膜等の層間絶縁膜３を成長した後、フォトレジスト
をマスクに前記層間絶縁膜３のうち容量形成部分をエッ
チング開孔する。更に、容量絶縁膜として厚さ約５０nm
のシリコン窒化膜４を成長する。次にフォトレジストを
マスクに前記層間絶縁膜３を選択的にエッチングし下部
電極のコンタクト孔を開孔した後、厚さ約１μｍのアル
ミニウム膜を成長する。最後にフォトレジストをマスク
に前記アルミニウム膜を選択的にエッチングして上部電
極５、第１下部電極６及び第２下部電極７を形成する。
この第１下部電極６と第２下部電極７は電気的に接続し
て使用する。
【００１２】図２は本発明の第１の実施例における容量
素子の等価回路図を示したものである。ＣN２１はＮ+型
多結晶シリコン膜８，シリコン窒化膜４及び上部電極５
で構成される容量素子であり、ＣP２２はＰ+型多結晶シ
リコン膜９，シリコン窒化膜４及び上部電極５で構成さ
れる容量素子である。本発明の容量素子は前記容量素子
ＣN２１とＣP２２の並列容量となっている。２３はＣN
２１とＣP２２の並列容量の上部電極５に対応する端
子、２４は第１下部電極６と第２下部電極７に対応する
端子である。
素子の等価回路図を示したものである。ＣN２１はＮ+型
多結晶シリコン膜８，シリコン窒化膜４及び上部電極５
で構成される容量素子であり、ＣP２２はＰ+型多結晶シ
リコン膜９，シリコン窒化膜４及び上部電極５で構成さ
れる容量素子である。本発明の容量素子は前記容量素子
ＣN２１とＣP２２の並列容量となっている。２３はＣN
２１とＣP２２の並列容量の上部電極５に対応する端
子、２４は第１下部電極６と第２下部電極７に対応する
端子である。
【００１３】図３はＮ+型多結晶シリコン膜８，Ｐ+型多
結晶シリコン膜９の不純物濃度を等しいとした場合の、
容量素子ＣN２１と容量素子ＣP２２の各々の容量値の電
圧依存性を示したものである。図中、Ｃmaxは最大容量
値でＣN２１或はＣP２２を平行平板容量としたときの単
位面積容量値であり、Ｃminは最小容量値でＮ+型多結晶
シリコン膜８及びＰ+型多結晶シリコン膜９のシリコン
窒化膜４側表面にチャネルが形成されたときの単位面積
容量値である。このＣminは次の（数１）で表現出来
る。
結晶シリコン膜９の不純物濃度を等しいとした場合の、
容量素子ＣN２１と容量素子ＣP２２の各々の容量値の電
圧依存性を示したものである。図中、Ｃmaxは最大容量
値でＣN２１或はＣP２２を平行平板容量としたときの単
位面積容量値であり、Ｃminは最小容量値でＮ+型多結晶
シリコン膜８及びＰ+型多結晶シリコン膜９のシリコン
窒化膜４側表面にチャネルが形成されたときの単位面積
容量値である。このＣminは次の（数１）で表現出来
る。
【００１４】
【数１】
【００１５】本実施例の多結晶シリコン膜形成条件では
多結晶シリコン膜の不純物濃度ＮB＝２．５×１０20cm
-3となるのでＣmax＝１．３８×１０-7（Ｆ／cm2）、Ｃ
min＝１．３４×１０-7（Ｆ／cm-2）となる。また容量
値の電圧依存性は次の（数２）の空乏近似式で表現する
ことが出来る。
多結晶シリコン膜の不純物濃度ＮB＝２．５×１０20cm
-3となるのでＣmax＝１．３８×１０-7（Ｆ／cm2）、Ｃ
min＝１．３４×１０-7（Ｆ／cm-2）となる。また容量
値の電圧依存性は次の（数２）の空乏近似式で表現する
ことが出来る。
【００１６】
【数２】
【００１７】Ｎ+型多結晶シリコン膜８を下部電極とす
る容量ＣN２１では上部電極５の印加電圧Ｖを、Ｎ+型多
結晶シリコン膜８に対して正の方向に増加させると、容
量値は増加し、負の方向に増加させると反対に減少す
る。一方、Ｐ+型多結晶シリコン膜９を容量下部電極と
する容量ＣP２２では、容量ＣN２１と反対の電圧依存性
を持つ。本実施例の数値を用いるとＣN２１及びＣP２２
の容量値の平均電圧変化率△Ｃ／Ｃは共に等しく約５０
０ppm／Ｖとなる。３１，３２は容量ＣN２１とＣ P２２
の容量電圧曲線であり、３３はＣN２１とＣP２２の並列
容量ＣTの容量電圧曲線である。前述した理由によっ
て、ＣN２１とＣP２２は相反する電圧依存性を有するた
め両者を並列接続したＣTの容量電圧曲線３３は電圧依
存性を持たなくなる。
る容量ＣN２１では上部電極５の印加電圧Ｖを、Ｎ+型多
結晶シリコン膜８に対して正の方向に増加させると、容
量値は増加し、負の方向に増加させると反対に減少す
る。一方、Ｐ+型多結晶シリコン膜９を容量下部電極と
する容量ＣP２２では、容量ＣN２１と反対の電圧依存性
を持つ。本実施例の数値を用いるとＣN２１及びＣP２２
の容量値の平均電圧変化率△Ｃ／Ｃは共に等しく約５０
０ppm／Ｖとなる。３１，３２は容量ＣN２１とＣ P２２
の容量電圧曲線であり、３３はＣN２１とＣP２２の並列
容量ＣTの容量電圧曲線である。前述した理由によっ
て、ＣN２１とＣP２２は相反する電圧依存性を有するた
め両者を並列接続したＣTの容量電圧曲線３３は電圧依
存性を持たなくなる。
【００１８】以上のように本実施例によれば、容量の一
方の電極である多結晶シリコン膜をＮ+型多結晶シリコ
ン膜８とＰ+型多結晶シリコン膜９で構成し、互いに反
対の電圧依存性を持つ容量素子の並列接続とすることに
よって、互いの電圧依存性を打ち消すことが出来、極め
て電圧依存性の小さい容量素子を実現することが出来
る。
方の電極である多結晶シリコン膜をＮ+型多結晶シリコ
ン膜８とＰ+型多結晶シリコン膜９で構成し、互いに反
対の電圧依存性を持つ容量素子の並列接続とすることに
よって、互いの電圧依存性を打ち消すことが出来、極め
て電圧依存性の小さい容量素子を実現することが出来
る。
【００１９】図４は本発明の第２の実施例を示す容量素
子の断面構造図である。Ｎ型シリコン基板４１に、フォ
トレジストをマスクにＮ型不純物としてＡｓ等を５×１
０15cm-2、Ｐ型不純物としてＢ等を５×１０15cm-2イオ
ン注入した後、１０００℃で約６０分程度酸化してＮ+
型拡散層４２，Ｐ+型拡散層４３及び厚さ約５００nmの
シリコン酸化膜４４を形成する。次に、フォトレジスト
をマスクにシリコン酸化膜４４を選択的にエッチング開
孔し、容量絶縁膜として厚さ約５０nmのシリコン窒化膜
４５を成長する。次に、フォトレジストをマスクに前記
シリコン酸化膜４４とシリコン窒化膜４５を選択的にエ
ッチングして下部電極のコンタクト孔を開孔し、厚さ約
１μｍのアルミニウム膜を成長する。次に、このアルミ
ニウム膜を選択的にエッチングして上部電極４６，第１
下部電極４７及び第２下部電極４８を形成する。図１の
構成と異なるのは容量の一方の電極として、多結晶シリ
コン膜の代わりに拡散層とした点である。第２の実施例
は第１の実施例と同様の動作をする。
子の断面構造図である。Ｎ型シリコン基板４１に、フォ
トレジストをマスクにＮ型不純物としてＡｓ等を５×１
０15cm-2、Ｐ型不純物としてＢ等を５×１０15cm-2イオ
ン注入した後、１０００℃で約６０分程度酸化してＮ+
型拡散層４２，Ｐ+型拡散層４３及び厚さ約５００nmの
シリコン酸化膜４４を形成する。次に、フォトレジスト
をマスクにシリコン酸化膜４４を選択的にエッチング開
孔し、容量絶縁膜として厚さ約５０nmのシリコン窒化膜
４５を成長する。次に、フォトレジストをマスクに前記
シリコン酸化膜４４とシリコン窒化膜４５を選択的にエ
ッチングして下部電極のコンタクト孔を開孔し、厚さ約
１μｍのアルミニウム膜を成長する。次に、このアルミ
ニウム膜を選択的にエッチングして上部電極４６，第１
下部電極４７及び第２下部電極４８を形成する。図１の
構成と異なるのは容量の一方の電極として、多結晶シリ
コン膜の代わりに拡散層とした点である。第２の実施例
は第１の実施例と同様の動作をする。
【００２０】尚、下層半導体層のＮ型，Ｐ型の不純物濃
度が異なる場合にはＮ型及びＰ型半導体層領域の面積比
を調整することによって、電圧依存性を打ち消すことが
出来る。第１の実施例では下部電極材料としてＮ+型多
結晶シリコン膜８，Ｐ+型多結晶シリコン膜９を用いた
が各々Ｎ+型アモルファスシリコン膜，Ｐ+型アモルファ
スシリコン膜としてもよい。第２の実施例ではＮ型シリ
コン基板４１を用いているが、Ｐ型シリコン基板として
もよい。更に、アルミニウム膜の代わりに金属シリサイ
ド膜や高融点金属を使用出来ることは言うまでもない。
度が異なる場合にはＮ型及びＰ型半導体層領域の面積比
を調整することによって、電圧依存性を打ち消すことが
出来る。第１の実施例では下部電極材料としてＮ+型多
結晶シリコン膜８，Ｐ+型多結晶シリコン膜９を用いた
が各々Ｎ+型アモルファスシリコン膜，Ｐ+型アモルファ
スシリコン膜としてもよい。第２の実施例ではＮ型シリ
コン基板４１を用いているが、Ｐ型シリコン基板として
もよい。更に、アルミニウム膜の代わりに金属シリサイ
ド膜や高融点金属を使用出来ることは言うまでもない。
【００２１】
【発明の効果】以上の実施例から明らかなように、本発
明によれば相反する電圧依存性を持つ容量素子を並列接
続して互いの電圧依存性を打ち消しているので、極めて
電圧依存性の小さい容量素子が実現でき、フィルタ等で
発生する歪を大幅に低減出来る効果がある。
明によれば相反する電圧依存性を持つ容量素子を並列接
続して互いの電圧依存性を打ち消しているので、極めて
電圧依存性の小さい容量素子が実現でき、フィルタ等で
発生する歪を大幅に低減出来る効果がある。
【図１】本発明の第１の実施例による容量素子の断面構
造図
造図
【図２】本発明の第１の実施例による容量素子の等価回
路図
路図
【図３】本発明の第１の実施例による容量素子の容量値
の電圧依存性を示す図
の電圧依存性を示す図
【図４】本発明の第２の実施例による容量素子の断面構
造図
造図
【図５】従来の容量素子の断面構造図
４ シリコン窒化膜 ５ 上部電極 ６ 第１下部電極 ７ 第２下部電極 ８ Ｎ+型多結晶シリコン膜 ９ Ｐ+型多結晶シリコン膜 ４２ Ｎ+型拡散層 ４３ Ｐ+型拡散層 ４５ シリコン窒化膜 ４６ 上部電極 ４７ 第１下部電極 ４８ 第２下部電極
Claims (1)
- 【請求項１】同一面内に相異なる導電領域を有する下層
半導体層と前記下層半導体層上に単層或は積層からなる
容量絶縁膜を介して上層導電性薄膜を有し、重なり部分
に静電容量を形成することを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243063A JP2828181B2 (ja) | 1991-09-24 | 1991-09-24 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243063A JP2828181B2 (ja) | 1991-09-24 | 1991-09-24 | 容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582733A true JPH0582733A (ja) | 1993-04-02 |
| JP2828181B2 JP2828181B2 (ja) | 1998-11-25 |
Family
ID=17098248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243063A Expired - Fee Related JP2828181B2 (ja) | 1991-09-24 | 1991-09-24 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828181B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| US6303957B1 (en) * | 1997-03-24 | 2001-10-16 | Seiko Epson Corporation | Semiconductor capacitance device and semiconductor devices using the same |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JP2012222302A (ja) * | 2011-04-13 | 2012-11-12 | Asahi Kasei Electronics Co Ltd | 半導体抵抗素子及び半導体抵抗素子を有する半導体モジュール |
Citations (3)
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|---|---|---|---|---|
| JPS58111361A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体集積回路におけるブ−トストラツプ容量 |
| JPH02240958A (ja) * | 1989-03-14 | 1990-09-25 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH0374867A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electron Corp | 容量素子 |
-
1991
- 1991-09-24 JP JP3243063A patent/JP2828181B2/ja not_active Expired - Fee Related
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| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| JP2012222302A (ja) * | 2011-04-13 | 2012-11-12 | Asahi Kasei Electronics Co Ltd | 半導体抵抗素子及び半導体抵抗素子を有する半導体モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2828181B2 (ja) | 1998-11-25 |
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