JPH0374867A - 容量素子 - Google Patents
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- JPH0374867A JPH0374867A JP21095689A JP21095689A JPH0374867A JP H0374867 A JPH0374867 A JP H0374867A JP 21095689 A JP21095689 A JP 21095689A JP 21095689 A JP21095689 A JP 21095689A JP H0374867 A JPH0374867 A JP H0374867A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高精度の容量を得られる電圧可変形の容量素子
に関するものである。
に関するものである。
従来の技術
近年、アナログ・デジタル集積回路の分野ではアナログ
回路の高精度化が進み、フィルター回路等の無調整化が
必要となってきており、半導体集積回路チップ上に高精
度の容量素子を形成することが要望されている。
回路の高精度化が進み、フィルター回路等の無調整化が
必要となってきており、半導体集積回路チップ上に高精
度の容量素子を形成することが要望されている。
以下に、従来の容量素子について説明する。第５図は従
来のＭＩＳＩ容量素子の断面図を示すものである。第５
図において、５１はＮ型シリコン基板、５２はＬＯＣＯ
８，５３は容量絶縁膜、５４はＮ中型多結晶シリコン膜
、５５はＮ生型拡散層、５６は層間絶縁膜、５７は上部
引出し電極、５８は下部引出し電極である。
来のＭＩＳＩ容量素子の断面図を示すものである。第５
図において、５１はＮ型シリコン基板、５２はＬＯＣＯ
８，５３は容量絶縁膜、５４はＮ中型多結晶シリコン膜
、５５はＮ生型拡散層、５６は層間絶縁膜、５７は上部
引出し電極、５８は下部引出し電極である。
以上のように構成されたＭＩＳＩ容量素子について以下
にその動作について説明する。真空の誘電率をεｏ１容
量絶縁膜５３の比誘電率をεに１その膜厚をｔ、Ｎ生型
多結晶シリコン膜５４の面積をＳとすると、ＭＩＳＩ容
量素子の容量値Ｃは次式で与えられる。
にその動作について説明する。真空の誘電率をεｏ１容
量絶縁膜５３の比誘電率をεに１その膜厚をｔ、Ｎ生型
多結晶シリコン膜５４の面積をＳとすると、ＭＩＳＩ容
量素子の容量値Ｃは次式で与えられる。
Ｃ＝Ｓ・εｏ・εに／ｌ （３，１）Ｎ十型拡
散Ｍ５５の不純物濃度は通常Ｉ Ｘ １０２０ｃ！ｍ″
″３程度であり、Ｎ＋型型数散層５５側伸びる空乏層幅
は、容量絶縁膜５３の膜厚ｔに比べ十分小さく無視する
ことができる。従って、ＭＩＳＩ容量素子の容量値はＮ
生型多結晶シリコン膜５４の面積Ｓ１容量絶縁膜５３の
膜厚ｔ１比誘電率εにで決定される。
散Ｍ５５の不純物濃度は通常Ｉ Ｘ １０２０ｃ！ｍ″
″３程度であり、Ｎ＋型型数散層５５側伸びる空乏層幅
は、容量絶縁膜５３の膜厚ｔに比べ十分小さく無視する
ことができる。従って、ＭＩＳＩ容量素子の容量値はＮ
生型多結晶シリコン膜５４の面積Ｓ１容量絶縁膜５３の
膜厚ｔ１比誘電率εにで決定される。
発明が解決しようとする課題
しかしながら、上記の従来構成のＭＩＳＩ容量素子では
、容量絶縁膜５３の膜厚ｔ、比誘電率εｋ及びＮ生型多
結晶シリコン膜５４の面積Ｓの製造ばらつきのためにそ
の容量値が変動してしまい、高い絶対精度を有する容量
素子を実現できにくいという欠点を有していた。
、容量絶縁膜５３の膜厚ｔ、比誘電率εｋ及びＮ生型多
結晶シリコン膜５４の面積Ｓの製造ばらつきのためにそ
の容量値が変動してしまい、高い絶対精度を有する容量
素子を実現できにくいという欠点を有していた。
本発明は上記従来の課題を解決するもので、制御電極と
共通電極間に印加する制御電圧値を変化させることによ
り容量値を可変とし、製造ばらつきに起因する容量値の
設計値との誤差を補正し、所望の容量値を得ることがで
きるようにした高精度の容量素子を提供することを目的
とする。
共通電極間に印加する制御電圧値を変化させることによ
り容量値を可変とし、製造ばらつきに起因する容量値の
設計値との誤差を補正し、所望の容量値を得ることがで
きるようにした高精度の容量素子を提供することを目的
とする。
課題を解決するための手段
この目的を達成するために、第１の発明に係る容量素子
は絶縁層上に選択的に形成された第１の半導体膜を有し
、この第１の半導体膜上に容量絶縁膜を有し、さらにこ
の上に第２及び第３の半導体膜を有し、前記第２の半導
体膜と第３の半導体膜はＰＮ接合を介して隣接してなり
、前記第１の半導体膜を信号電極、第２の半導体膜を共
通電極、第３の半導体膜を制御電極とした構成を有する
ことを特徴としている。
は絶縁層上に選択的に形成された第１の半導体膜を有し
、この第１の半導体膜上に容量絶縁膜を有し、さらにこ
の上に第２及び第３の半導体膜を有し、前記第２の半導
体膜と第３の半導体膜はＰＮ接合を介して隣接してなり
、前記第１の半導体膜を信号電極、第２の半導体膜を共
通電極、第３の半導体膜を制御電極とした構成を有する
ことを特徴としている。
また、第２の発明に係る容量素子は、絶縁膜上に選択的
に形成された第１の半導体膜を有し、この第１の半導体
膜上に容量絶縁膜を有し、さらにこの上に第２及び第３
の半導体膜を有し、前記第３の半導体膜の一部がＰＮ接
合を介して第２の半導体膜上に位置してなり、前記第１
の半導体膜を信号電極、第２の半導体膜を共通電極、第
３の半導体膜を制御電極としたことを特徴としている。
に形成された第１の半導体膜を有し、この第１の半導体
膜上に容量絶縁膜を有し、さらにこの上に第２及び第３
の半導体膜を有し、前記第３の半導体膜の一部がＰＮ接
合を介して第２の半導体膜上に位置してなり、前記第１
の半導体膜を信号電極、第２の半導体膜を共通電極、第
３の半導体膜を制御電極としたことを特徴としている。
さらに、第３の発明に係る容量素子は、半導体基板の該
表面領域に島状に形成された第１の半導体領域を有し、
前記第１の半導体領域中に第１の半導体領域よりも浅い
拡散深さを有し且つ第１の半導体領域とＰＮ接合を介し
てなる第２の半導体領域を有し、前記第１の半導体領域
上と第２の半導体領域上の少なくとも一部に容量絶縁膜
を介して、第１の半導体膜を有し、前記第１の半導体領
域を共通電極、第２の半導体領域を制御電極、第１の半
導体膜を信号電極としたことを特徴としている。
表面領域に島状に形成された第１の半導体領域を有し、
前記第１の半導体領域中に第１の半導体領域よりも浅い
拡散深さを有し且つ第１の半導体領域とＰＮ接合を介し
てなる第２の半導体領域を有し、前記第１の半導体領域
上と第２の半導体領域上の少なくとも一部に容量絶縁膜
を介して、第１の半導体膜を有し、前記第１の半導体領
域を共通電極、第２の半導体領域を制御電極、第１の半
導体膜を信号電極としたことを特徴としている。
作用
以下、第１の発明の作用について説明する。第１の発明
に係る構成によって、第１の半導体膜からなる信号電極
と第２の半導体膜からなる共通電極間で第１１ｅ＆！膜
容量が構成され、第１の半導体膜と第３の半導体膜から
なる制御電極間にも同様に第２絶縁膜容量が形成される
。
に係る構成によって、第１の半導体膜からなる信号電極
と第２の半導体膜からなる共通電極間で第１１ｅ＆！膜
容量が構成され、第１の半導体膜と第３の半導体膜から
なる制御電極間にも同様に第２絶縁膜容量が形成される
。
一方、共通電極の第２の半導体膜と制御電極の第３の半
導体膜間にはＰＮ接合が形成されるため、第２の半導体
膜と第３の半導体膜との間には前記ＰＮ接合による寄生
容量が存在する。よって、前記第１絶縁膜容量には第２
絶縁膜容量と前記寄生のＰＮ接合容量が直列接続された
容量が並列に接続されることになる。この寄生ＰＮ接合
容量は、その両端即ち第２の半導体膜と第３の半導体膜
間に印加する制御電圧値を変化させることによりその容
量値を変化させることができる。従って、第３の半導体
膜を制御電極として共通電極である第２の半導体膜との
間に制御電圧を印加すれば、前記第１絶縁膜容量、第２
絶縁膜容量及び寄生ＰＮ接合容量の合成容量値を変化さ
せることができる。
導体膜間にはＰＮ接合が形成されるため、第２の半導体
膜と第３の半導体膜との間には前記ＰＮ接合による寄生
容量が存在する。よって、前記第１絶縁膜容量には第２
絶縁膜容量と前記寄生のＰＮ接合容量が直列接続された
容量が並列に接続されることになる。この寄生ＰＮ接合
容量は、その両端即ち第２の半導体膜と第３の半導体膜
間に印加する制御電圧値を変化させることによりその容
量値を変化させることができる。従って、第３の半導体
膜を制御電極として共通電極である第２の半導体膜との
間に制御電圧を印加すれば、前記第１絶縁膜容量、第２
絶縁膜容量及び寄生ＰＮ接合容量の合成容量値を変化さ
せることができる。
即ち、前記合成容量値の製造ばらつきに起因する設計値
との誤差を補正して所望の容量値を得ることが可能とな
る。しかも、その容量値は第２の半導体膜と第３の半導
体膜間に印加する制御電圧値のみに依存して変化するた
め、制御電圧を一定値に保持することにより、第１絶縁
膜容量の両端即ち信号電極と共通電極間に印加される信
号電圧が変化しても所望の容量値から変化しないように
することが可能となり、高精度の容量素子を実現できる
。また、容量絶縁膜の膜厚をフィールド絶縁膜の膜厚よ
りも薄くすることによりフィールド絶縁膜による寄生容
量の影響を低減することもできる。尚、第２．第３の発
明も同様の作用を有する。
との誤差を補正して所望の容量値を得ることが可能とな
る。しかも、その容量値は第２の半導体膜と第３の半導
体膜間に印加する制御電圧値のみに依存して変化するた
め、制御電圧を一定値に保持することにより、第１絶縁
膜容量の両端即ち信号電極と共通電極間に印加される信
号電圧が変化しても所望の容量値から変化しないように
することが可能となり、高精度の容量素子を実現できる
。また、容量絶縁膜の膜厚をフィールド絶縁膜の膜厚よ
りも薄くすることによりフィールド絶縁膜による寄生容
量の影響を低減することもできる。尚、第２．第３の発
明も同様の作用を有する。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は第１の実施例に係る高精度容量素子の断面図を
示したものである。第１図において、シリコン酸化膜、
シリコン窒化膜等のフィールド絶縁膜１上に膜厚が約４
００ｎｍの多結晶シリコン膜等の半導体膜を成長し、Ｐ
またはＡｓ等のＮ型の不純物をイオン注入またはガスド
ーピング等により不純物濃度が約Ｉ Ｘ １０ ”ｃｍ
−３ないしｌ×１０”（Ｊ−３のＮ中型半導体膜とし、
これを選択的にエツチングしてＮ中型半導体膜２を形成
する。
示したものである。第１図において、シリコン酸化膜、
シリコン窒化膜等のフィールド絶縁膜１上に膜厚が約４
００ｎｍの多結晶シリコン膜等の半導体膜を成長し、Ｐ
またはＡｓ等のＮ型の不純物をイオン注入またはガスド
ーピング等により不純物濃度が約Ｉ Ｘ １０ ”ｃｍ
−３ないしｌ×１０”（Ｊ−３のＮ中型半導体膜とし、
これを選択的にエツチングしてＮ中型半導体膜２を形成
する。
次に、熱酸化法またはＣＶＤ法等により膜厚が約５０ｎ
ｍのシリコン酸化膜、シリコン窒化膜等の容量絶縁膜３
を形成する。次に、膜厚が約４００ｎｍの多結晶シリコ
ン膜等の半導体膜を成長させ、レジストマスクを用いて
選択的に半導体膜をエツチングした後、同じくレジスト
マスクを用いて選択的にＰまたはＡｓ等のＮ型不純物を
約４Ｘ１０１３備−２イオン注入してＮ十型半導体膜４
を形成する。同様に、選択的にＢまたはＢＦ２等のＰ型
不純物を約４ Ｘ Ｉ Ｑ １５ｃｍ−２イオン注入し
、Ｐ＋型半導体膜５を形成する。次に眉間絶縁膜６とし
てシリコン酸化膜、シリコン窒化膜等を堆積させ、コン
タクト窓開けを行なった後、アルミ等の金属を蒸着また
はスパッタリングで成長させ、選択的にエツチングして
信号電極７．共通電極８．ＩＩＪ御電極電極９成する。
ｍのシリコン酸化膜、シリコン窒化膜等の容量絶縁膜３
を形成する。次に、膜厚が約４００ｎｍの多結晶シリコ
ン膜等の半導体膜を成長させ、レジストマスクを用いて
選択的に半導体膜をエツチングした後、同じくレジスト
マスクを用いて選択的にＰまたはＡｓ等のＮ型不純物を
約４Ｘ１０１３備−２イオン注入してＮ十型半導体膜４
を形成する。同様に、選択的にＢまたはＢＦ２等のＰ型
不純物を約４ Ｘ Ｉ Ｑ １５ｃｍ−２イオン注入し
、Ｐ＋型半導体膜５を形成する。次に眉間絶縁膜６とし
てシリコン酸化膜、シリコン窒化膜等を堆積させ、コン
タクト窓開けを行なった後、アルミ等の金属を蒸着また
はスパッタリングで成長させ、選択的にエツチングして
信号電極７．共通電極８．ＩＩＪ御電極電極９成する。
尚、Ｎ中型半導体膜２及び４をＰ＋型半導体膜に、Ｐ＋
型半導体膜５をＮ中型半導体膜にしても良い。
型半導体膜５をＮ中型半導体膜にしても良い。
第２図は第２の実施例に係る高精度容量素子の断面図を
示したものである。第２図において、シリコン酸化膜や
シリコン窒化膜等のフィールド絶縁膜２１上に半導体膜
として膜厚が約４００ｎｍの多結晶シリコン膜を戒長し
、ＰまたはＡｓ等のＮ型の不純物をイオン注入またはガ
スドーピング等により不純物濃度が約ｌ Ｘ １０”（
Ｍｌ−３ないしＩ Ｘ １０”ｃｗ＊−３のＮ中型半導
体膜とし、これを選択的にエツチングしてＮ半型半導体
膜２２を形成する。次に、熱酸化法またはＣＶＤ法等に
より膜厚が約５０ｎｍのシリコン酸化膜やシリコン窒化
膜等の容量絶縁膜２３を形成する。次に、膜厚が約４０
０ｎｍの多結晶シリコン膜等の半導体膜を成長させ、Ｂ
またはＢＦ２等のＰ型不純物を約４ Ｘ １０ ”ｃｍ
−”イオン注入した後、レジストマスクを用いて半導体
膜を選択的にエツチングしてＰ＋型半導体膜２４を形成
する。次に、膜厚が約４０ｎｍの多結晶シリコン膜等の
半導体膜を成長させ、ＰまたはＡｓのＮ型不純物を約４
Ｘ１０１３ｅｍｌ−”イオン注入した後、レジストマス
クを用いて半導体膜を選択的にエツチングしてＮ＋型型
半体体膜２５形成する。次に眉間絶縁膜２６としてシリ
コン酸化膜やシリコン窒化膜等を堆積させ、コンタクト
窓開けを行なった後、アルミ等の金属を蒸着またはスパ
ッタリングで成長させ、選択的にエツチングして信号電
極２７．共通電極２８．制御電極２９を形成する。尚、
Ｎ半型半導体膜２２及び２５をＰ＋型半導体膜に、Ｐ＋
型半導体膜２４をＮ中型半導体膜としても良い。
示したものである。第２図において、シリコン酸化膜や
シリコン窒化膜等のフィールド絶縁膜２１上に半導体膜
として膜厚が約４００ｎｍの多結晶シリコン膜を戒長し
、ＰまたはＡｓ等のＮ型の不純物をイオン注入またはガ
スドーピング等により不純物濃度が約ｌ Ｘ １０”（
Ｍｌ−３ないしＩ Ｘ １０”ｃｗ＊−３のＮ中型半導
体膜とし、これを選択的にエツチングしてＮ半型半導体
膜２２を形成する。次に、熱酸化法またはＣＶＤ法等に
より膜厚が約５０ｎｍのシリコン酸化膜やシリコン窒化
膜等の容量絶縁膜２３を形成する。次に、膜厚が約４０
０ｎｍの多結晶シリコン膜等の半導体膜を成長させ、Ｂ
またはＢＦ２等のＰ型不純物を約４ Ｘ １０ ”ｃｍ
−”イオン注入した後、レジストマスクを用いて半導体
膜を選択的にエツチングしてＰ＋型半導体膜２４を形成
する。次に、膜厚が約４０ｎｍの多結晶シリコン膜等の
半導体膜を成長させ、ＰまたはＡｓのＮ型不純物を約４
Ｘ１０１３ｅｍｌ−”イオン注入した後、レジストマス
クを用いて半導体膜を選択的にエツチングしてＮ＋型型
半体体膜２５形成する。次に眉間絶縁膜２６としてシリ
コン酸化膜やシリコン窒化膜等を堆積させ、コンタクト
窓開けを行なった後、アルミ等の金属を蒸着またはスパ
ッタリングで成長させ、選択的にエツチングして信号電
極２７．共通電極２８．制御電極２９を形成する。尚、
Ｎ半型半導体膜２２及び２５をＰ＋型半導体膜に、Ｐ＋
型半導体膜２４をＮ中型半導体膜としても良い。
第３図は第３の実施例に係る高精度容量素子の断面図を
示したものである。第３図において、シリコン等のＮ型
（例えばＡｓ、Ｐ等）半導体基板３１に熱拡散またはイ
オン注入によりＢ、ＢＦ２等のＰ型不純物を選択的に導
入して不純物濃度がｌＸ１０１７ないしＩ Ｘ １０
ｌ０ｃｔＩｌ−３のＰ＋型拡散層３２を形成する。次に
前記Ｐ＋型拡散層３２の中に選択的に熱拡散またはイオ
ン注入によりＡｓ。
示したものである。第３図において、シリコン等のＮ型
（例えばＡｓ、Ｐ等）半導体基板３１に熱拡散またはイ
オン注入によりＢ、ＢＦ２等のＰ型不純物を選択的に導
入して不純物濃度がｌＸ１０１７ないしＩ Ｘ １０
ｌ０ｃｔＩｌ−３のＰ＋型拡散層３２を形成する。次に
前記Ｐ＋型拡散層３２の中に選択的に熱拡散またはイオ
ン注入によりＡｓ。
Ｐ等のＮ型不純物を導入して不純物濃度がｌＸ１０１７
ないしＩ Ｘ １０”ａｍ−”のＮ中型拡散層３３を形
成する。次に、熱酸化法またはＣＶＤ法等により膜厚が
約５０ｎｍのシリコン酸化膜やシリコン窒化膜等の容量
絶縁膜３４を形成する。次に、半導体膜として膜厚が約
４００ｎｍの多結晶シリコン膜を成長させ、ＰまたはＡ
ｓ等のＮ型不純物を４ Ｘ １０＋５ｃｍ−２イオン注
入した後、レジストマスクを用いて半導体膜を選択的に
エツチングしてＮ串型半導体膜３５を形成する。次に眉
間絶縁１Ｉ３６としてシリコン酸化膜やシリコン窒化膜
等を堆積させ、コンタクト窓開けを行なった後、アルミ
等の金属を蒸着またはスパッタリングで成長させ、選択
的にエツチングして制御電極３７゜信号電極３８．共通
電極３９を形成する。尚、Ｎ型シリコン基板３１をＰ型
シリコン基板に、Ｐ＋型拡散層３２をＮ＋型型数散層、
Ｎ中型拡散層３３をＰ生型拡散層に、Ｎ串型半導体膜３
５をＰ生型半導体膜にしても良い。
ないしＩ Ｘ １０”ａｍ−”のＮ中型拡散層３３を形
成する。次に、熱酸化法またはＣＶＤ法等により膜厚が
約５０ｎｍのシリコン酸化膜やシリコン窒化膜等の容量
絶縁膜３４を形成する。次に、半導体膜として膜厚が約
４００ｎｍの多結晶シリコン膜を成長させ、ＰまたはＡ
ｓ等のＮ型不純物を４ Ｘ １０＋５ｃｍ−２イオン注
入した後、レジストマスクを用いて半導体膜を選択的に
エツチングしてＮ串型半導体膜３５を形成する。次に眉
間絶縁１Ｉ３６としてシリコン酸化膜やシリコン窒化膜
等を堆積させ、コンタクト窓開けを行なった後、アルミ
等の金属を蒸着またはスパッタリングで成長させ、選択
的にエツチングして制御電極３７゜信号電極３８．共通
電極３９を形成する。尚、Ｎ型シリコン基板３１をＰ型
シリコン基板に、Ｐ＋型拡散層３２をＮ＋型型数散層、
Ｎ中型拡散層３３をＰ生型拡散層に、Ｎ串型半導体膜３
５をＰ生型半導体膜にしても良い。
第４図は上記３つの実施例のうち第１の実施例に係る高
精度容量素子の等価回路図を示したもので、４１は第１
絶縁膜容量、４２は第２絶縁膜容量、４３はＰＮ接合容
量、４４は共通電極、４５は信号電極、４６は制御電極
、Ｖｏは直流バイアス電圧、ｖｓは信号電圧、ｖｏは制
御電圧である。
精度容量素子の等価回路図を示したもので、４１は第１
絶縁膜容量、４２は第２絶縁膜容量、４３はＰＮ接合容
量、４４は共通電極、４５は信号電極、４６は制御電極
、Ｖｏは直流バイアス電圧、ｖｓは信号電圧、ｖｏは制
御電圧である。
上記のように構成された第１の実施例の高精度容量素子
について、以下その動作を説明する。
について、以下その動作を説明する。
Ｎ半型半導体膜４の面積をＳＮ、Ｐ＋型半導体膜５の面
積をＳｐ、半導体膜４及び５の膜厚をｔ ＳＥ％容量絶
縁膜３の膜厚をｄとし、Ｎ＋型型半体体膜４Ｐ＋型半導
体膜５との境界部分の長さをＬとすると、第１絶縁膜容
量４１（Ｃ＋）、第２絶縁膜容量４２ （Ｃ２）、ＰＮ
接合容量４３（Ｃｘ）及び端子４４と４５間の合成容量
Ｃｒは各々次の式で表現される。
積をＳｐ、半導体膜４及び５の膜厚をｔ ＳＥ％容量絶
縁膜３の膜厚をｄとし、Ｎ＋型型半体体膜４Ｐ＋型半導
体膜５との境界部分の長さをＬとすると、第１絶縁膜容
量４１（Ｃ＋）、第２絶縁膜容量４２ （Ｃ２）、ＰＮ
接合容量４３（Ｃｘ）及び端子４４と４５間の合成容量
Ｃｒは各々次の式で表現される。
Ｃ１＝Ｓｐ−ｅｏ・ｅ＋／ｄ （３，２）Ｃ
２＝ＳＮ・ｅｏ・ε１／ｄ （３，３）Ｃｘ＝
Ｌ＠ｔｓＥ・ （ｑ・ｅｏ・ε５Ｅ−ＮＡ・ＮＤ／（２
（φ＋Ｖｃ） （ＮＡ十Ｎｏ）））”（３，４） ＣＴ＝ ＣＩ＋ Ｃ２・Ｃｘ／ （Ｃ２＋ ＣＸ）（３
゜ ５） 但し、 ｑ ：電子の電荷量 Ｃ０：真空の誘電率 εＩ ：容量絶縁膜の比誘電率 εｓＥ＝半導体膜の比誘電率 φ ：ＰＮ接合の拡散電位差 ＮＡ ：Ｐ生型半導体膜の不純物濃度 ＮＤ：Ｎ＋型半導体膜の不純物濃度 ｖｃ ：制御電圧 である。
２＝ＳＮ・ｅｏ・ε１／ｄ （３，３）Ｃｘ＝
Ｌ＠ｔｓＥ・ （ｑ・ｅｏ・ε５Ｅ−ＮＡ・ＮＤ／（２
（φ＋Ｖｃ） （ＮＡ十Ｎｏ）））”（３，４） ＣＴ＝ ＣＩ＋ Ｃ２・Ｃｘ／ （Ｃ２＋ ＣＸ）（３
゜ ５） 但し、 ｑ ：電子の電荷量 Ｃ０：真空の誘電率 εＩ ：容量絶縁膜の比誘電率 εｓＥ＝半導体膜の比誘電率 φ ：ＰＮ接合の拡散電位差 ＮＡ ：Ｐ生型半導体膜の不純物濃度 ＮＤ：Ｎ＋型半導体膜の不純物濃度 ｖｃ ：制御電圧 である。
今、ε＋ ＝３．９．ε５Ｅ＝１１．８、ｄ＝５０ｎｍ
、ｔｓＨ＝４００ｎｍ、Ｓｐ ＝１５００ｕｍ２、Ｓ
Ｎ ＝３０００μｍ２、Ｌ＝５００μｍ、ＮＡ ＝
１ 、 ＯＸ １０”ａｍ−’、Ｎｏ＝１．０Ｘ１０
”（Ｍｌ−３とするとφ＝１．０６ （Ｖ）となるので
、ＣＩ＋ ｃ、、、ｃｘは次の値となる。
、ｔｓＨ＝４００ｎｍ、Ｓｐ ＝１５００ｕｍ２、Ｓ
Ｎ ＝３０００μｍ２、Ｌ＝５００μｍ、ＮＡ ＝
１ 、 ＯＸ １０”ａｍ−’、Ｎｏ＝１．０Ｘ１０
”（Ｍｌ−３とするとφ＝１．０６ （Ｖ）となるので
、ＣＩ＋ ｃ、、、ｃｘは次の値となる。
Ｃ＋＝１．０４ （ｐＦ） （３，６）Ｃ
２＝２．０７ （ｐＦ） （３，７）Ｃ，
＝０．５８／（１，０６＋Ｖ）”（ｐＦ）（３，８） 制御電圧ＶｏをＯから５（ｖ）まで変化させると合成容
量Ｃ，は１．４８（ｐＦ）がら１．２６（ｐＦ）まで変
化する。以上のようにＰＮ接合容量Ｃｘの両端に印加す
る制御電圧ＶＣを変化させることにより合成容１１Ｃを
変化させることができるので、製造ばらつきで合成容量
値と設計値との間で誤差が生じても制御電圧Ｖｃを調整
することにより、合成容量０丁を所望の値に調整するこ
とができる。更に、合成容量ｃＴは制御電圧Ｖｃによっ
てのみ変化するので、ＶＣを一定とすることで信号回路
の中で使用しても信号電圧Ｖｓの変化の影響を受けない
高精度容量素子を実現できる。
２＝２．０７ （ｐＦ） （３，７）Ｃ，
＝０．５８／（１，０６＋Ｖ）”（ｐＦ）（３，８） 制御電圧ＶｏをＯから５（ｖ）まで変化させると合成容
量Ｃ，は１．４８（ｐＦ）がら１．２６（ｐＦ）まで変
化する。以上のようにＰＮ接合容量Ｃｘの両端に印加す
る制御電圧ＶＣを変化させることにより合成容１１Ｃを
変化させることができるので、製造ばらつきで合成容量
値と設計値との間で誤差が生じても制御電圧Ｖｃを調整
することにより、合成容量０丁を所望の値に調整するこ
とができる。更に、合成容量ｃＴは制御電圧Ｖｃによっ
てのみ変化するので、ＶＣを一定とすることで信号回路
の中で使用しても信号電圧Ｖｓの変化の影響を受けない
高精度容量素子を実現できる。
尚、容量の調整範囲はＣ２・Ｃｘ／ （Ｃ２＋ＣＸ）の
制御電圧に対する依存性で決定されるが、Ｃ２の値をＣ
ｘに比べて十分大きくとっておけば、Ｃｘで近似できる
ので、ＣｘとＣＩの比を調整することで容量の調整範囲
を設定することができる。第２及び第３の実施例につい
ても第１の実施例と同様の動作である。また、第１．第
２及び第３の実施例では半導体膜として多結晶シリコン
膜を用いているが、アモルファスシリコン膜や化合物半
導体膜を使用しても良く、フィールド絶縁膜や容量絶縁
膜としてシリコン酸化膜やシリコン窒化膜の代わりに化
合物半導体の酸化膜や窒化膜及びその他の絶縁膜を用い
ても同様の効果が得られる。更に、半導体基板としてシ
リコン基板の代わりに化合物半導体基板を使用しても同
様の効果を得ることができるのは明白である。
制御電圧に対する依存性で決定されるが、Ｃ２の値をＣ
ｘに比べて十分大きくとっておけば、Ｃｘで近似できる
ので、ＣｘとＣＩの比を調整することで容量の調整範囲
を設定することができる。第２及び第３の実施例につい
ても第１の実施例と同様の動作である。また、第１．第
２及び第３の実施例では半導体膜として多結晶シリコン
膜を用いているが、アモルファスシリコン膜や化合物半
導体膜を使用しても良く、フィールド絶縁膜や容量絶縁
膜としてシリコン酸化膜やシリコン窒化膜の代わりに化
合物半導体の酸化膜や窒化膜及びその他の絶縁膜を用い
ても同様の効果が得られる。更に、半導体基板としてシ
リコン基板の代わりに化合物半導体基板を使用しても同
様の効果を得ることができるのは明白である。
発明の効果
以上のように、本発明は第１の絶縁膜容量に第２の絶縁
膜容量とＰＮ接合容量を直列に接続した容量を並列に接
続した構成として、前記ＰＮ接合容量をＰＮ接合の両端
に印加する制御電圧値を変化させることにより変化させ
、全体の合成容量値を可変としたもので、制御電圧値を
変化させることにより精度良く所望の容量値に調整する
ことができる。しかも信号電圧の影響を受けない高精度
容量素子として直接信号回路の中に使用することができ
る。
膜容量とＰＮ接合容量を直列に接続した容量を並列に接
続した構成として、前記ＰＮ接合容量をＰＮ接合の両端
に印加する制御電圧値を変化させることにより変化させ
、全体の合成容量値を可変としたもので、制御電圧値を
変化させることにより精度良く所望の容量値に調整する
ことができる。しかも信号電圧の影響を受けない高精度
容量素子として直接信号回路の中に使用することができ
る。
第１図、第２図及び第３図は各々本発明の第１の実施例
、第２の実施例及び第３の実施例に係る高精度容量素子
の断面図、第４図は第１の実施例に係る高精度容量素子
の等価回路図、第５図は従来のＭＩＳ型容量素子の断面
図である。 １・・・・・・フィールド絶縁膜、２・・・・・・Ｎ＋
型半導体膜、３・・・・・・容量絶縁膜、４・・・・・
・Ｎ生型半導体膜、５・・・・・・Ｐ生型半導体膜、７
・・・・・・信号電極、８・・・・・・共通電極、９・
・・・・・制御電極、２１・・・・・・フィールド絶縁
膜、２２・・・・・・Ｎ生型半導体膜、２３・・・・・
・容量絶縁膜、２４・・・・・・Ｐ生型半導体膜、２５
・・・・・・Ｎ生型半導体膜、２７・・・・・・共通電
極、２８・・・・・・信号電極、２９・・・・・・制御
電極、３１・・・・・・半導体基板、３２・・・・・・
Ｐ生型拡散層、３３・・・・・・Ｎ生型拡散層、３４・
・・・・・容量絶縁膜、３５・・・・・・Ｎ＋型半導体
膜、３７・・・・・・制御電極、３８・・・・・・信号
電極、３９・・・・・・共通電極、４１・・・・・・第
１絶縁膜容量、４２・・・・・・第２絶縁膜容量、４３
・・・・・・ＰＮ接合容量、４４・・・・・・共通電極
、４５・・・・・・信号電極、４６・・・・・・制御電
極、５１・・・・・・Ｎ型シリコン基板、５３・・・・
・・容量絶縁膜、５４・・・・・・Ｎ中型多結晶シリコ
ン膜。
、第２の実施例及び第３の実施例に係る高精度容量素子
の断面図、第４図は第１の実施例に係る高精度容量素子
の等価回路図、第５図は従来のＭＩＳ型容量素子の断面
図である。 １・・・・・・フィールド絶縁膜、２・・・・・・Ｎ＋
型半導体膜、３・・・・・・容量絶縁膜、４・・・・・
・Ｎ生型半導体膜、５・・・・・・Ｐ生型半導体膜、７
・・・・・・信号電極、８・・・・・・共通電極、９・
・・・・・制御電極、２１・・・・・・フィールド絶縁
膜、２２・・・・・・Ｎ生型半導体膜、２３・・・・・
・容量絶縁膜、２４・・・・・・Ｐ生型半導体膜、２５
・・・・・・Ｎ生型半導体膜、２７・・・・・・共通電
極、２８・・・・・・信号電極、２９・・・・・・制御
電極、３１・・・・・・半導体基板、３２・・・・・・
Ｐ生型拡散層、３３・・・・・・Ｎ生型拡散層、３４・
・・・・・容量絶縁膜、３５・・・・・・Ｎ＋型半導体
膜、３７・・・・・・制御電極、３８・・・・・・信号
電極、３９・・・・・・共通電極、４１・・・・・・第
１絶縁膜容量、４２・・・・・・第２絶縁膜容量、４３
・・・・・・ＰＮ接合容量、４４・・・・・・共通電極
、４５・・・・・・信号電極、４６・・・・・・制御電
極、５１・・・・・・Ｎ型シリコン基板、５３・・・・
・・容量絶縁膜、５４・・・・・・Ｎ中型多結晶シリコ
ン膜。
Claims (3)
- （１）絶縁層上に選択的に形成された第１の半導体膜を
有し、この第１の半導体膜上に容量絶縁膜を有し、さら
にこの上に第２及び第３の半導体膜を有し、前記第２の
半導体膜と第３の半導体膜はＰＮ接合を介して隣接して
なり、前記第１の半導体膜を信号電極、第２の半導体膜
を共通電極、第３の半導体膜を制御電極とした容量素子
。 - （２）絶縁層上に選択的に形成された第１の半導体膜を
有し、この第１の半導体膜上に容量絶縁膜を有し、さら
にこの上に第２及び第３の半導体膜を有し、前記第３の
半導体膜の一部がＰＮ接合を介して第２の半導体膜上に
位置してなり、前記第１の半導体膜を信号電極、第２の
半導体膜を共通電極、第３の半導体膜を制御電極とした
容量素子。 - （３）半導体基板の該表面領域に島状に形成された第１
の半導体領域を有し、前記第１の半導体領域中に第１の
半導体領域よりも浅い拡散深さを有し且つ第１の半導体
領域とＰＮ接合を介してなる第２の半導体領域を有し、
前記第１の半導体領域上と第２の半導体領域上の少なく
とも一部に容量絶縁膜を介して、第１の半導体膜を有し
、前記第１の半導体領域を共通電極、第２の半導体領域
を制御電極、第１の半導体膜を信号電極とした容量素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21095689A JPH0374867A (ja) | 1989-08-16 | 1989-08-16 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21095689A JPH0374867A (ja) | 1989-08-16 | 1989-08-16 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374867A true JPH0374867A (ja) | 1991-03-29 |
Family
ID=16597895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21095689A Pending JPH0374867A (ja) | 1989-08-16 | 1989-08-16 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582733A (ja) * | 1991-09-24 | 1993-04-02 | Matsushita Electron Corp | 容量素子 |
| US5576565A (en) * | 1993-03-31 | 1996-11-19 | Matsushita Electric Industrial Co., Ltd. | MIS capacitor and a semiconductor device utilizing said MIS capacitor |
-
1989
- 1989-08-16 JP JP21095689A patent/JPH0374867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582733A (ja) * | 1991-09-24 | 1993-04-02 | Matsushita Electron Corp | 容量素子 |
| US5576565A (en) * | 1993-03-31 | 1996-11-19 | Matsushita Electric Industrial Co., Ltd. | MIS capacitor and a semiconductor device utilizing said MIS capacitor |
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