JP3254715B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3254715B2 JP3254715B2 JP06003592A JP6003592A JP3254715B2 JP 3254715 B2 JP3254715 B2 JP 3254715B2 JP 06003592 A JP06003592 A JP 06003592A JP 6003592 A JP6003592 A JP 6003592A JP 3254715 B2 JP3254715 B2 JP 3254715B2
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Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板上に大
容量のキャパシタとトランジスタ、抵抗等の素子とを集
積化した主として高周波回路に用いる半導体装置の製造
方法に関する。
容量のキャパシタとトランジスタ、抵抗等の素子とを集
積化した主として高周波回路に用いる半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩に伴い半導体装
置の集積度はめざましい勢いで向上してきた。特に半導
体装置を構成するトランジスタについては微細加工技術
の開発によりサブミクロン化が可能となってきている。
またキャパシタについても小容量の場合には窒化珪素膜
または窒化珪素膜と酸化珪素膜との２層構造からなる絶
縁膜の超薄膜化技術により小型化が進められている。
置の集積度はめざましい勢いで向上してきた。特に半導
体装置を構成するトランジスタについては微細加工技術
の開発によりサブミクロン化が可能となってきている。
またキャパシタについても小容量の場合には窒化珪素膜
または窒化珪素膜と酸化珪素膜との２層構造からなる絶
縁膜の超薄膜化技術により小型化が進められている。
【０００３】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、キャパシタの誘電体として用いる窒化珪
素膜または酸化珪素膜の誘電率が小さいため（誘電率＜
７）キャパシタがそのチップ面積に占める割合が非常に
大きくなり、バイパスコンデンサのように大きな容量値
を必要とするキャパシタを形成することが困難であっ
た。
来の構成では、キャパシタの誘電体として用いる窒化珪
素膜または酸化珪素膜の誘電率が小さいため（誘電率＜
７）キャパシタがそのチップ面積に占める割合が非常に
大きくなり、バイパスコンデンサのように大きな容量値
を必要とするキャパシタを形成することが困難であっ
た。
【０００４】本発明は上記の従来の課題を解決するもの
で、ますます高集積化が進む半導体装置の分野でチップ
面積に占める割合が小さい大容量のキャパシタを半導体
基板上に形成した半導体装置の製造方法を提供すること
を目的とする。
で、ますます高集積化が進む半導体装置の分野でチップ
面積に占める割合が小さい大容量のキャパシタを半導体
基板上に形成した半導体装置の製造方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、ガリウムおよびヒ
素を有する半導体基板に不純物領域を形成する工程と、
前記ヒ素が前記半導体基板から抜けることを防止するた
めの第１の窒化珪素膜を前記不純物領域上及び前記半導
体基板上に形成する工程と、前記不純物領域をアニール
するアニール工程と、前記第１の窒化珪素膜の上に第１
の金属電極を形成する工程と、前記第１の金属電極の上
に誘電体層の材料を塗布し、前記誘電体層の材料をアニ
ールして前記誘電体層を形成する誘電体層形成工程と、
前記誘電体層の上に第２の金属電極を形成する工程と、
前記第２の金属電極、前記誘電体層および前記第１の金
属電極をエッチングして、キャパシタを形成する工程
と、前記キャパシタの上部を含んで前記半導体基板の全
面に絶縁膜を形成する工程と、少なくとも前記キャパシ
タを被膜するように前記絶縁膜上に第２の窒化珪素膜を
形成する工程および前記第１の金属電極および前記第２
の金属電極をそれぞれ前記半導体基板に形成された回路
素子または配線に接続する工程とを有するものである。
に本発明の半導体装置の製造方法は、ガリウムおよびヒ
素を有する半導体基板に不純物領域を形成する工程と、
前記ヒ素が前記半導体基板から抜けることを防止するた
めの第１の窒化珪素膜を前記不純物領域上及び前記半導
体基板上に形成する工程と、前記不純物領域をアニール
するアニール工程と、前記第１の窒化珪素膜の上に第１
の金属電極を形成する工程と、前記第１の金属電極の上
に誘電体層の材料を塗布し、前記誘電体層の材料をアニ
ールして前記誘電体層を形成する誘電体層形成工程と、
前記誘電体層の上に第２の金属電極を形成する工程と、
前記第２の金属電極、前記誘電体層および前記第１の金
属電極をエッチングして、キャパシタを形成する工程
と、前記キャパシタの上部を含んで前記半導体基板の全
面に絶縁膜を形成する工程と、少なくとも前記キャパシ
タを被膜するように前記絶縁膜上に第２の窒化珪素膜を
形成する工程および前記第１の金属電極および前記第２
の金属電極をそれぞれ前記半導体基板に形成された回路
素子または配線に接続する工程とを有するものである。
【０００６】この構成によって、デバイスの特性を劣化
させることなく半導体装置を製造することができる。
させることなく半導体装置を製造することができる。
【０００７】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例における半
導体装置の要部断面図であり、誘電体がチタン酸バリウ
ムストロンチウム（ＢａxＳｒ1-xＴｉＯ3 ；以下ＢＳＴ
Ｏと略す）薄膜の例を示している。ＧａＡｓ基板１の上
に、活性領域２を有するショットキーゲート電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと略す）２ａおよび抵抗
素子２ｂ、ＢＳＴＯ膜を誘電体とするキャパシタ２ｃ等
が集積化されている。キャパシタ２ｃは、ＳｉＮ膜３お
よびＳｉＯ2 膜４の上に白金チタン（Ｐｔ／Ｔｉ）膜等
からなる下部電極５、誘電体としてのＢＳＴＯ膜６、Ｐ
ｔ膜等からなる上部電極７を積層して形成されている。
なお８はＳｉＯ2 膜、９はオーミック電極、１０はＭＥ
ＳＦＥＴ２ａのゲート電極、１０ａはキャパシタ２ｃの
取り出し電極、１１はＳｉＮ膜等からなる層間絶縁膜、
１２は金チタン（Ａｕ／Ｔｉ）膜等からなる配線であ
る。
しながら説明する。図１は本発明の一実施例における半
導体装置の要部断面図であり、誘電体がチタン酸バリウ
ムストロンチウム（ＢａxＳｒ1-xＴｉＯ3 ；以下ＢＳＴ
Ｏと略す）薄膜の例を示している。ＧａＡｓ基板１の上
に、活性領域２を有するショットキーゲート電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと略す）２ａおよび抵抗
素子２ｂ、ＢＳＴＯ膜を誘電体とするキャパシタ２ｃ等
が集積化されている。キャパシタ２ｃは、ＳｉＮ膜３お
よびＳｉＯ2 膜４の上に白金チタン（Ｐｔ／Ｔｉ）膜等
からなる下部電極５、誘電体としてのＢＳＴＯ膜６、Ｐ
ｔ膜等からなる上部電極７を積層して形成されている。
なお８はＳｉＯ2 膜、９はオーミック電極、１０はＭＥ
ＳＦＥＴ２ａのゲート電極、１０ａはキャパシタ２ｃの
取り出し電極、１１はＳｉＮ膜等からなる層間絶縁膜、
１２は金チタン（Ａｕ／Ｔｉ）膜等からなる配線であ
る。
【０００８】次に本発明の一実施例における半導体装置
の製造方法について説明する。図２（ａ）〜（ｈ）は同
半導体装置の製造工程図であり、ＢＳＴＯ膜を誘電体と
して用いた例を示している。まず図２（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板１にＳｉイオンを加速電圧
７０ＫｅＶ、ドーズ量１ｘ１０13の条件でレジストをマ
スクとして選択的にイオン注入し、ＭＥＳＦＥＴ２ａお
よび抵抗２ｂの活性領域２を作製する。次にプラズマＣ
ＶＤ法を用いてＧａＡＳ基板１の両面にＳｉＮ膜３を１
５００Åの厚さに形成し、アルゴンガス雰囲気中で８４
０度、１時間のアニールを行い注入不純物の活性化を行
う（裏面のＳｉＮ膜は省略した）。このＳｉＮ膜３は注
入領域のアニールおよび後述のＢＳＴＯ膜アニール工程
の際にＧａＡｓ基板１からＡｓが抜けるのを防止する。
次に図２（ｂ）に示すように、ＧａＡｓ基板１の表面に
約３０００Å厚さのＳｉＯ2 膜４をＣＶＤ法で堆積す
る。その上に下部電極５（Ｐｔ／Ｔｉ）を形成した後、
Ｂａ、Ｓｔ、Ｔｉを含有するアルコラートのゾル・ゲル
液をスピンコートにより回転数をコントロールしながら
塗布し、酸素雰囲気中で摂氏７５０度、１分間の焼成を
行って約２５００Å厚さのＢＳＴＯ膜６を形成する。次
に図２（ｃ）に示すように、キャパシタ２ｃの上部電極
７となるＰｔ層を形成し、キャパシタ２ｃとなる部分以
外の上部電極７およびＢＳＴＯ膜６をアルゴンイオンに
よるイオンミリングを用いて加速電圧１ｋｅＶ、真空度
１０-4ｔｏｒｒの条件でフォトレジストマスクを用いて
選択的にエッチングし除去する。次に図２（ｄ）に示す
ように、上記の工程と同一の条件でフォトレジストマス
クを用いてイオンミリングし下部電極５のパターニング
を行いキャパシタ２ｃを形成する。さらにフォトレジス
トマスクを用いてＳｉＯ2 膜４をフッ酸によるウェット
エッチングにより除去し、ＳｉＮ膜３をフレオンガス
（ＣＦ４）を用いたプラズマエッチングによって除去す
ることでＧａＡＳ基板１を露出させる。次に図２（ｅ）
に示すように、４０００Å厚さのＳｉＯ2膜８を常圧Ｃ
ＶＤ法によりＧａＡｓ基板１の全面に形成する。次に図
２（ｆ）に示すように、フォトレジストマスクを用いて
ＳｉＯ2 膜８に開口部を設けた後マスクを残した状態で
金ゲルマニウムニッケル／金（ＡｕＧｅＮｉ／Ａｕ）膜
をそれぞれ２５００Å／２０００Åの厚さに真空蒸着す
る。次にフォトレジストを除去することによって不要部
のＡｕＧｅＮｉ／Ａｕ膜をリフトオフし、摂氏５００
度、５分間アルゴン雰囲気中で合金化してオーミック電
極９を形成する。次に図２（ｇ）に示すように、フォト
レジストマスクを用いて選択的にゲート部のＳｉＯ2 膜
８をエッチングし、Ｔｉ／Ｐｔ／Ａｕを５００Å／１５
００Å／２０００Åの厚さに真空蒸着してゲート電極１
０およびキャパシタ２ｃの取り出し電極１０ａを形成す
る。次に図２（ｈ）に示すように、プラズマＣＶＤ法に
よりＳｉＮ膜１１を５０００Åの厚さに堆積した後フォ
トレジストをマスクとしＣＦ４ガスを用いた反応性イオ
ンエッチングにより開口部を形成する。この上にＴｉ／
Ａｕを各々５００Å／５０００Åの厚さに堆積し、フォ
トレジストマスクを用いてイオンミリングによってエッ
チングし配線形成する。その後必要であれば保護膜とし
て酸化珪素膜を５０００Å程度の厚さに堆積し、必要な
部分を開孔して半導体装置が完成する。
の製造方法について説明する。図２（ａ）〜（ｈ）は同
半導体装置の製造工程図であり、ＢＳＴＯ膜を誘電体と
して用いた例を示している。まず図２（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板１にＳｉイオンを加速電圧
７０ＫｅＶ、ドーズ量１ｘ１０13の条件でレジストをマ
スクとして選択的にイオン注入し、ＭＥＳＦＥＴ２ａお
よび抵抗２ｂの活性領域２を作製する。次にプラズマＣ
ＶＤ法を用いてＧａＡＳ基板１の両面にＳｉＮ膜３を１
５００Åの厚さに形成し、アルゴンガス雰囲気中で８４
０度、１時間のアニールを行い注入不純物の活性化を行
う（裏面のＳｉＮ膜は省略した）。このＳｉＮ膜３は注
入領域のアニールおよび後述のＢＳＴＯ膜アニール工程
の際にＧａＡｓ基板１からＡｓが抜けるのを防止する。
次に図２（ｂ）に示すように、ＧａＡｓ基板１の表面に
約３０００Å厚さのＳｉＯ2 膜４をＣＶＤ法で堆積す
る。その上に下部電極５（Ｐｔ／Ｔｉ）を形成した後、
Ｂａ、Ｓｔ、Ｔｉを含有するアルコラートのゾル・ゲル
液をスピンコートにより回転数をコントロールしながら
塗布し、酸素雰囲気中で摂氏７５０度、１分間の焼成を
行って約２５００Å厚さのＢＳＴＯ膜６を形成する。次
に図２（ｃ）に示すように、キャパシタ２ｃの上部電極
７となるＰｔ層を形成し、キャパシタ２ｃとなる部分以
外の上部電極７およびＢＳＴＯ膜６をアルゴンイオンに
よるイオンミリングを用いて加速電圧１ｋｅＶ、真空度
１０-4ｔｏｒｒの条件でフォトレジストマスクを用いて
選択的にエッチングし除去する。次に図２（ｄ）に示す
ように、上記の工程と同一の条件でフォトレジストマス
クを用いてイオンミリングし下部電極５のパターニング
を行いキャパシタ２ｃを形成する。さらにフォトレジス
トマスクを用いてＳｉＯ2 膜４をフッ酸によるウェット
エッチングにより除去し、ＳｉＮ膜３をフレオンガス
（ＣＦ４）を用いたプラズマエッチングによって除去す
ることでＧａＡＳ基板１を露出させる。次に図２（ｅ）
に示すように、４０００Å厚さのＳｉＯ2膜８を常圧Ｃ
ＶＤ法によりＧａＡｓ基板１の全面に形成する。次に図
２（ｆ）に示すように、フォトレジストマスクを用いて
ＳｉＯ2 膜８に開口部を設けた後マスクを残した状態で
金ゲルマニウムニッケル／金（ＡｕＧｅＮｉ／Ａｕ）膜
をそれぞれ２５００Å／２０００Åの厚さに真空蒸着す
る。次にフォトレジストを除去することによって不要部
のＡｕＧｅＮｉ／Ａｕ膜をリフトオフし、摂氏５００
度、５分間アルゴン雰囲気中で合金化してオーミック電
極９を形成する。次に図２（ｇ）に示すように、フォト
レジストマスクを用いて選択的にゲート部のＳｉＯ2 膜
８をエッチングし、Ｔｉ／Ｐｔ／Ａｕを５００Å／１５
００Å／２０００Åの厚さに真空蒸着してゲート電極１
０およびキャパシタ２ｃの取り出し電極１０ａを形成す
る。次に図２（ｈ）に示すように、プラズマＣＶＤ法に
よりＳｉＮ膜１１を５０００Åの厚さに堆積した後フォ
トレジストをマスクとしＣＦ４ガスを用いた反応性イオ
ンエッチングにより開口部を形成する。この上にＴｉ／
Ａｕを各々５００Å／５０００Åの厚さに堆積し、フォ
トレジストマスクを用いてイオンミリングによってエッ
チングし配線形成する。その後必要であれば保護膜とし
て酸化珪素膜を５０００Å程度の厚さに堆積し、必要な
部分を開孔して半導体装置が完成する。
【０００９】次に本発明の一実施例における半導体装置
に形成されたキャパシタの特性について説明する。図３
はチタン酸バリウムストロンチウム（ＢＳＴＯ）誘電体
の特性図である。参考のためにＳｉＮ膜およびＳｉＯ2
膜の特性と比較した。図３において、横軸は誘電体材
料、縦軸は左側が誘電率で右側が膜厚１００ｎｍで１０
００ｐＦのキャパシタを作製するために必要なキャパシ
タ面積を示した。ＢＳＴＯ膜の誘電率は３２０であり、
ＳｉＯ2 膜の７１倍、ＳｉＮ膜の４９倍あるため、ＢＳ
ＴＯ膜を誘電体として用いたキャパシタではその面積を
それぞれＳｉＯ2 の１／７１、ＳｉＮの１／４９にでき
る。
に形成されたキャパシタの特性について説明する。図３
はチタン酸バリウムストロンチウム（ＢＳＴＯ）誘電体
の特性図である。参考のためにＳｉＮ膜およびＳｉＯ2
膜の特性と比較した。図３において、横軸は誘電体材
料、縦軸は左側が誘電率で右側が膜厚１００ｎｍで１０
００ｐＦのキャパシタを作製するために必要なキャパシ
タ面積を示した。ＢＳＴＯ膜の誘電率は３２０であり、
ＳｉＯ2 膜の７１倍、ＳｉＮ膜の４９倍あるため、ＢＳ
ＴＯ膜を誘電体として用いたキャパシタではその面積を
それぞれＳｉＯ2 の１／７１、ＳｉＮの１／４９にでき
る。
【００１０】図４はＢＳＴＯ膜を誘電体とするキャパシ
タの周波数特性図であり、ＢＳＴＯ（ＢａxＳｒ1-xＴｉ
Ｏ3 ）膜の組成比ｘが０．７の場合を示している。図４
に示すように高周波特性は２ＧＨｚを越えており、ｘ＝
０．７以下であればＵＨＦ帯をカバーできることにな
る。なおこのＢＳＴＯ膜は従来のＳｉＯ2 膜と比較して
７０倍以上の誘電率を有している。
タの周波数特性図であり、ＢＳＴＯ（ＢａxＳｒ1-xＴｉ
Ｏ3 ）膜の組成比ｘが０．７の場合を示している。図４
に示すように高周波特性は２ＧＨｚを越えており、ｘ＝
０．７以下であればＵＨＦ帯をカバーできることにな
る。なおこのＢＳＴＯ膜は従来のＳｉＯ2 膜と比較して
７０倍以上の誘電率を有している。
【００１１】図５はＢＳＴＯ膜を誘電体とするキャパシ
タの温度変化を示す図である。図５に示すように、−２
５℃〜８５℃における容量の変化は１０％以下であり、
ＢＳＴＯセラミックで製作されるキャパシタ（ｘ＝０．
７）で生じる相変化による容量変化はここでは現れてい
ない。
タの温度変化を示す図である。図５に示すように、−２
５℃〜８５℃における容量の変化は１０％以下であり、
ＢＳＴＯセラミックで製作されるキャパシタ（ｘ＝０．
７）で生じる相変化による容量変化はここでは現れてい
ない。
【００１２】実施例に示した半導体装置の製造方法によ
ればキャパシタ２ｃは窒化珪素膜で上下が完全に被覆さ
れていることからＢａやＳｒによる重金属による汚染が
ＭＥＳＦＥＴ２ａ等へ影響することがない。またキャパ
シタ２ｃを高温処理する際の温度がイオン注入不純物を
アニールするのに必要な温度よりも充分に低いことか
ら、ＭＥＳＦＥＴ２ａのしきい値や抵抗２ｂの値を変化
させることがない。また、ＭＥＳＦＥＴ２ａのオーミッ
ク電極９のアロイ温度はキャパシタ２ｃ形成の高温処理
よりも低いためにＢＳＴＯ膜６の劣化の問題もない。
ればキャパシタ２ｃは窒化珪素膜で上下が完全に被覆さ
れていることからＢａやＳｒによる重金属による汚染が
ＭＥＳＦＥＴ２ａ等へ影響することがない。またキャパ
シタ２ｃを高温処理する際の温度がイオン注入不純物を
アニールするのに必要な温度よりも充分に低いことか
ら、ＭＥＳＦＥＴ２ａのしきい値や抵抗２ｂの値を変化
させることがない。また、ＭＥＳＦＥＴ２ａのオーミッ
ク電極９のアロイ温度はキャパシタ２ｃ形成の高温処理
よりも低いためにＢＳＴＯ膜６の劣化の問題もない。
【００１３】このように、イオン注入のアニールの際の
高温プロセスを最初に、次にＢＳＴＯ膜６の高温処理、
続いて電極９形成時のアロイの順で全てのデバイスの特
性を劣化させることなくＭＥＳＦＥＴ２ａおよび抵抗２
ｂとキャパシタ２ｃを集積化することができる。
高温プロセスを最初に、次にＢＳＴＯ膜６の高温処理、
続いて電極９形成時のアロイの順で全てのデバイスの特
性を劣化させることなくＭＥＳＦＥＴ２ａおよび抵抗２
ｂとキャパシタ２ｃを集積化することができる。
【００１４】
【発明の効果】以上のように本発明は、ガリウムおよび
ヒ素を有する半導体基板に不純物領域を形成する工程
と、前記ヒ素が前記半導体基板から抜けることを防止す
るための第１の窒化珪素膜を前記不純物領域上及び前記
半導体基板上に形成する工程と、前記不純物領域をアニ
ールするアニール工程と、前記第１の窒化珪素膜の上に
第１の金属電極を形成する工程と、前記第１の金属電極
の上に誘電体層の材料を塗布し、前記誘電体層の材料を
アニールして前記誘電体層を形成する誘電体層形成工程
と、前記誘電体層の上に第２の金属電極を形成する工程
と、前記第２の金属電極、前記誘電体層および前記第１
の金属電極をエッチングして、キャパシタを形成する工
程と、前記キャパシタの上部を含んで前記半導体基板の
全面に絶縁膜を形成する工程と、少なくとも前記キャパ
シタを被膜するように前記絶縁膜上に第２の窒化珪素膜
を形成する工程および前記第１の金属電極および前記第
２の金属電極をそれぞれ前記半導体基板に形成された回
路素子または配線に接続する工程とを有することによ
り、デバイスの特性を劣化させることなく半導体装置を
製造することができる。
ヒ素を有する半導体基板に不純物領域を形成する工程
と、前記ヒ素が前記半導体基板から抜けることを防止す
るための第１の窒化珪素膜を前記不純物領域上及び前記
半導体基板上に形成する工程と、前記不純物領域をアニ
ールするアニール工程と、前記第１の窒化珪素膜の上に
第１の金属電極を形成する工程と、前記第１の金属電極
の上に誘電体層の材料を塗布し、前記誘電体層の材料を
アニールして前記誘電体層を形成する誘電体層形成工程
と、前記誘電体層の上に第２の金属電極を形成する工程
と、前記第２の金属電極、前記誘電体層および前記第１
の金属電極をエッチングして、キャパシタを形成する工
程と、前記キャパシタの上部を含んで前記半導体基板の
全面に絶縁膜を形成する工程と、少なくとも前記キャパ
シタを被膜するように前記絶縁膜上に第２の窒化珪素膜
を形成する工程および前記第１の金属電極および前記第
２の金属電極をそれぞれ前記半導体基板に形成された回
路素子または配線に接続する工程とを有することによ
り、デバイスの特性を劣化させることなく半導体装置を
製造することができる。
【図１】本発明の一実施例における半導体装置の要部断
面図
面図
【図２】（ａ）〜（ｈ）は同半導体装置の製造工程図
【図３】チタン酸バリウムストロンチウム（ＢＳＴＯ）
誘電体の特性図
誘電体の特性図
【図４】チタン酸バリウムストロンチウム（ＢＳＴＯ）
膜を誘電体とするキャパシタの周波数特性図
膜を誘電体とするキャパシタの周波数特性図
【図５】チタン酸バリウムストロンチウム（ＢＳＴＯ）
膜を誘電体とするキャパシタの温度変化を示す図
膜を誘電体とするキャパシタの温度変化を示す図
１ ＧａＡｓ基板（半導体基板） ２ａ ショットキーゲート電界効果トランジスタ（回路
素子） ２ｂ 抵抗（回路素子） ２ｃ キャパシタ ５ 下部電極（電極） ６ ＢＳＴＯ膜（ペロブスカイト構造となる複合金属酸
化物薄膜） ７ 上部電極（電極）
素子） ２ｂ 抵抗（回路素子） ２ｃ キャパシタ ５ 下部電極（電極） ６ ＢＳＴＯ膜（ペロブスカイト構造となる複合金属酸
化物薄膜） ７ 上部電極（電極）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−14862（ＪＰ，Ａ) 特開 平２−207563（ＪＰ，Ａ) 特開 昭62−213148（ＪＰ，Ａ) 特開 平３−212970（ＪＰ，Ａ) 特開 昭63−40312（ＪＰ，Ａ) 特開 平４−221848（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 ガリウムおよびヒ素を有する半導体基板
に不純物領域を形成する工程と、前記ヒ素が前記半導体
基板から抜けることを防止するための第１の窒化珪素膜
を前記不純物領域上及び前記半導体基板上に形成する工
程と、前記不純物領域をアニールするアニール工程と、
前記第１の窒化珪素膜の上に第１の金属電極を形成する
工程と、前記第１の金属電極の上に誘電体層の材料を塗
布し、前記誘電体層の材料をアニールして前記誘電体層
を形成する誘電体層形成工程と、前記誘電体層の上に第
２の金属電極を形成する工程と、前記第２の金属電極、
前記誘電体層および前記第１の金属電極をエッチングし
て、キャパシタを形成する工程と、前記キャパシタの上
部を含んで前記半導体基板の全面に絶縁膜を形成する工
程と、少なくとも前記キャパシタを被膜するように前記
絶縁膜上に第２の窒化珪素膜を形成する工程および前記
第１の金属電極および前記第２の金属電極をそれぞれ前
記半導体基板に形成された回路素子または配線に接続す
る工程とを有する半導体装置の製造方法。 - 【請求項２】 前記誘電体層形成工程における前記誘電
体層の材料をアニールする温度が、１気圧以上のオゾン
または酸素雰囲気中、摂氏６００度以上で９００度以下
であり、かつ前記アニール工程における前記不純物領域
をアニールする温度以下であることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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