JPH04280470A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多結晶シリコンよりな
る折り曲げ型高抵抗素子を有する半導体装置の製造方法
に関するものである。

【０００２】

【従来の技術】従来、多結晶シリコンよりなる折り曲げ
型高抵抗素子を有する半導体装置としては、例えばスタ
ティック・ランダムアクセス・メモリ（ＳＲＡＭ）が挙
げられる。

【０００３】かかるＳＲＡＭのメモリ・セルは、例えば
図３に示す構成例となっている。この例において、メモ
リ素子は、４個のＭＯＳトランジスタ１０１，１０３，
１０５，１０７と２個の負荷抵抗１０９，１１１として
の高抵抗素子とが図示のように配線されて１個のメモリ
・セルが構成される。駆動ＭＯＳトランジスタ１０１，
１０３は、電源線１１３，１１５が互いのゲート電極１
１７，１１９に交差接続されたフリップフロップ回路を
形成し、高抵抗素子１０９，１１１は、それぞれ駆動Ｍ
ＯＳトランジスタ１０１，１０３の負荷であり、電源線
上に配置される。このため、電源線から供給される電荷
が高抵抗素子１０９，１１１を通過し、交差配線された
相互の駆動トランジスタのゲート電極１１７，１１９に
供給されて蓄積され、駆動ＭＯＳトランジスタ１０１，
１０３のフリップフロップ動作を行わせる。また、転送
ＭＯＳトランジスタ１０５，１０７は、ワード線Ｗから
の制御信号を受けて、オン・オフ動作を行い、データ線
Ｂ，Ｂ’からのデータをフリップ・フロップ回路へ書き
込み、またはフリップ・フロップ回路からデータを読み
だす動作が行われる。

【０００４】ところで、高集積ＳＲＡＭに用いられる高
抵抗素子は、微細抵抗体において１０９　〜１０１２オ
ームの高抵抗値を達成する必要があるが、そのためには
高抵抗素子の抵抗長を長くする必要がある。高抵抗値を
達成する高抵抗素子をポリシリコンなどの半導体素子で
形成した場合に、抵抗長を十分に維持し、しかも集積化
を上げるため、高抵抗素子を折り曲げ型としているもの
がある。このように高抵抗素子を折り曲げ型とすると、
例えば従来型の高抵抗素子に比べ設計抵抗長を１／２〜
２／３程度まで短くとることができる。

【０００５】このような折り曲げ型の高抵抗素子（Ｆｏ
ｌｄｅｄ　Ｒｅｓｉｓｔｏｒ　）としては、例えば、特
開昭６３−８０５６６号公報に開示されており、それを
図４に示す。図において、図３に示した２個のうちの一
方の転送ＭＯＳトランジスタ１０５と、これに接続され
た駆動ＭＯＳトランジスタ１０１のゲート１１９および
高抵抗素子１０９がＰ型基板１２１上に形成されている
。Ｐ型基板１２１と駆動ＭＯＳトランジスタ１０１のゲ
ート１１９との間には、ＬＯＣＯＳ構造の絶縁膜１２３
が形成され、駆動ＭＯＳトランジスタ１０１のゲート１
１９と高抵抗素子１０９との間、または折り曲げられた
高抵抗素子１０９の間には、層間絶縁膜１２５、１２７
が形成されている。また、高抵抗素子１０９は、低濃度
にドープされた多結晶シリコンより形成され、各層の高
抵抗素子は一方の端部に設けられたコンタクトホール１
２９により接続され、同様に高抵抗素子の末端は、コン
タクトホール１３１に形成された電源供給用のアルミニ
ウム配線１３３と接触している。

【０００６】

【発明が解決しようとする課題】上述した従来の折り曲
げ型の高抵抗素子は、多結晶シリコンを絶縁膜１２７を
介して折り曲げた多層構造としている。このような多層
構造の場合には、多結晶シリコン間の層間絶縁膜の形成
およびコンタクトホール（またはスルーホール）の形成
などの工程が必要となっている。

【０００７】この発明の目的は、折り曲げ型高抵抗素子
の断面積を小さくし、かつ長さを長くすることができ、
しかも工程数を減らすことができる半導体装置の製造方
法を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、上記課題を解
決するため、多結晶シリコンよりなる折り曲げ型高抵抗
素子を形成するに当たり、所定厚さの多結晶シリコンを
基板上に堆積し、レジストを堆積し、このレジストにパ
ターニングを施し、堆積された多結晶シリコンに酸素イ
オンを、多結晶シリコンの膜厚のほぼ中間位置に打ち込
みのピーク量がくるような所定注入エネルギーにて、所
定のドーズ量にてイオン注入し、多結晶シリコンをエッ
チングし、熱処理を施すことを特徴とする半導体装置の
製造方法を提供する。

【０００９】好ましくは、多結晶シリコンの厚さを５０
０〜２０００Åとするのがよい。さらに好ましくは、酸
素イオンの注入エネルギーを１０〜５０ＫｅＶとするの
がよい。

【００１０】

【作用】本発明によれば、高抵抗素子用の多結晶シリコ
ンを形成した後、酸素イオンを多結晶シリコン中に注入
して多結晶シリコン中に酸化膜を形成することにより、
折り曲げ型高抵抗素子を形成するため、工程上では、多
結晶シリコンの積層のための工程や、多結晶シリコン間
の絶縁をとるための層間絶縁膜の形成の工程またはコン
タクトホールの形成工程などが省略することができる。 また、多結晶シリコンの膜厚を、折り曲げ型高抵抗素子
の全体の厚さより、薄くすることができる。ただし、堆
積時の多結晶シリコンの膜厚を５００〜２０００Åとす
るのがよい。多結晶シリコンの膜厚を５００Åより小さ
くすると多結晶シリコンを分離する酸化膜を形成する効
果がない。即ち、多結晶シリコンが形成する抵抗体が薄
くなりすぎて、抵抗体として役目を果たさなくなるおそ
れがある。また多結晶シリコンの膜厚が２０００Åを超
えると、微細化に要求されるスケールサイズ、例えば、
長さ２．０μｍで１０１２オーム程度の高抵抗体を形成
することは本方法においても達成することができない。 したがって、多結晶シリコンの膜厚の実用的な範囲とし
ては、５００〜２０００Åとするのが好ましい。

【００１１】酸素イオンを多結晶シリコンに注入し、多
結晶シリコンのほぼ中間位置に酸化膜を形成するように
、注入エネルギーを選択する。この注入エネルギーによ
り酸素イオンの飛程が決まり、所定の深さの位置でイオ
ン濃度の集中する。このイオン濃度が集中位置に酸化膜
を形成することとなる。このイオンの飛程と深さ方向の
イオンの分布については、ＬＳＳ理論と呼ばれている体
系から説明が加えられている。この理論において、打ち
込まれたイオンの深さ方向のイオンの濃度分布はガウス
的に近似でき、ピーク値を所定の（投影）飛程距離で有
する。これを飛程の平均値ＲＰ　と称する。イオンの飛
程距離は打ち込みエネルギーおよびイオン種の関数であ
る。したがって、本発明では飛程の平均値ＲＰ　が多結
晶シリコンの膜厚のほぼ中間に位置するように打ち込み
エネルギーを制御する。好ましくは、膜厚５００〜２０
００Åの多結晶シリコンにおいて、酸素イオンの注入エ
ネルギーを１０〜５０ＫｅＶとするのがよいことが分か
っている。

【００１２】熱処理後形成される多結晶シリコン中の酸
化膜の厚さは、少なくとも１５０Åあれば、実用的な電
圧０〜６Ｖに対する耐圧を有するので十分である。

【００１３】また、酸素イオンのイオン注入により多結
晶シリコン中に形成される酸化膜は、所定の酸素イオン
濃度を有していなければ、所望の絶縁性を達成すること
ができない。したがって、酸化膜の膜厚として５０〜２
００Åを得ようとする場合には、イオン注入の際のドー
ズ量を１×１０１７〜１×１０１８／ｃｍ２　とするの
がよい。

【００１４】また、熱処理は、イオン注入されて、多結
晶シリコン中にガウス分布する酸素イオンをＳｉと結合
し、ＳｉＯ．ＳｉＯ２　を形成するような結合化が行わ
れ、この酸素イオンとＳｉとの結合により酸化膜が形成
される。また、酸化膜を形成せずに、多結晶シリコン中
に拡散する余分の酸素イオンは、多結晶シリコンの抵抗
率を上げる働きがあり、これは高抵抗素子としての多結
晶シリコンに有利に働く。このことは、高抵抗を短い距
離で得るためには、必要な要件である。ところで、熱処
理の条件としては、８００℃〜１０００℃で３０分〜１
２０分という条件が望ましい。

【００１５】

【実施例】以下に本発明の方法を実施する具体例につい
て説明する。

【００１６】図１は、本発明の製造方法に従って、基板
上に高抵抗素子を形成する各段階を示す図であり、これ
ら図中、（ａ）〜（ｅ）は、連続する各工程における高
抵抗素子の断面を示している。

【００１７】（ａ）　　基板１１にｎ型またはｐ型ドー
パントを所定領域にマスクを用いて注入し、高濃度にド
ープされたｎ＋　層またはｐ＋　層１３を形成する。次
いで、ＣＶＤ法により二酸化珪素などの絶縁膜１５を形
成する。この絶縁膜１５の膜厚としては、０．１〜１．
０μｍとする。これにマスクを用いてコンタクトホール
を形成する。次いで、多結晶シリコン１９をＣＶＤ法に
より成膜し、膜厚５００〜２００Åの厚さとする。この
多結晶シリコン１９の膜厚は、スタティックＲＡＭ等の
セル面積により決まってくる。多結晶シリコンは高抵抗
素子として働くように、予め所定の導電率となるように
不純物を注入して、熱処理を加えて拡散および活性化処
理を施しておいてもよい。ただし、後工程で酸素をイオ
ンを注入する際に酸素イオンにより抵抗値が高くなるの
で、その高くなる量を見込んでおくか、酸素イオン注入
だけで所定の抵抗値１０９　〜１０１２Ｏｈｍを得られ
るようにしてもよい。以上の工程により、　　基板と高
ドープされたｎ＋　層（またはｐ＋　層）１３を介して
接続された多結晶シリコン１９が得られた半導体素子の
断面を図１の（ａ）に示す。

【００１８】（ｂ）　　次に、酸素イオンの注入を行う
ため、多結晶シリコン１９上にレジスト材料２１を塗布
し、パターニングを行って、酸素イオン注入を行う領域
に窓を形成する。この工程後の半導体装置の断面を図１
の（ｂ）に示す。

【００１９】（ｃ）　　酸素イオンをイオン注入する。 この注入時の注入条件として、酸素イオンの平均飛程Ｒ
Ｐ　が多結晶シリコンのほぼ中間位置となるように注入
エネルギーを制御する。この注入エネルギーの実用的な
例として、膜厚５００〜２０００Åの多結晶シリコンの
場合、１０ＫｅＶ〜５０ＫｅＶが好ましい。またイオン
注入の際の酸素イオンのドーズ量は、高抵抗素子を製造
した後の使用時に印加電圧に対して十分な耐圧を有する
ような、ＳｉＯ２　の膜厚を形成するような量を選択す
る。 また、多結晶シリコン１９に拡散する酸素イオンにより
、多結晶シリコン１９の抵抗値が１０９　〜１０１２Ｏ
ｈｍ／ｍｍ程度となる量とする。以上の工程により、多
結晶シリコン１９中にガウス分布に集中した酸素イオン
が得られる。これを図１の（ｃ）に示す。

【００２０】（ｄ）　　多結晶シリコン１９に対し、マ
スク等でパターニングを施し、多結晶シリコンに対する
選択的エッチングを施し、高抵抗素子を切りだす。次い
でレジスト２１を除去し、高ドープされたｎ＋　層（ま
たはｐ＋　層）１３と多結晶シリコンとの電気的な接続
がとられ、かつ注入した酸素イオンが多結晶シリコン１
９中でＳｉと結合し、所定の絶縁性の酸化膜を形成する
ように、熱処理を施す。この熱処理は、前述したように
、８００℃〜１０００℃で３０分〜１２０分という条件
で行われるが、例えばＳＲＡＭ用メモリ・セルを形成す
る場合の高抵抗素子で前述した条件にて酸素イオン注入
を行った場合には、９５０℃で３０分という条件が特に
好ましい。熱処理により薄い酸化膜が形成された場合に
は、その酸化膜を除去するために、軽いエッチングを施
す。 以上の工程により、ほぼ中間に酸化膜２５が形成された
多結晶シリコン１９よりなる高抵抗素子が得られる。こ
れを図１の（ｄ）に示す。

【００２１】切りだされ、熱処理が施された高抵抗素子
を覆うように、ＰＳＧまたはＢＰＳＧ、Ｓｉ３　Ｎ４　
等の層間絶縁膜２３を全体に形成する。

【００２２】（ｅ）　　コンタクトホールを開けるため
、所定の領域に窓を有するレジストを形成し、エッチン
グして、コンタクトホール２７を形成する。次いで、例
えばＡｌ等の金属配線と高抵抗素子としての多結晶シリ
コン１９との電気的な接続をとり、また、過電流が流れ
ず、不所望なボールアップ現象を生じないように電位差
を緩和するため、コンタクトホール２７を通して、Ｐ，
Ａｓ，またはＢ等の不純物イオンを注入して、ｎ＋　ま
たはｐ＋　の緩和層２９を形成する。その後、緩和層２
９と多結晶シリコン１９との電気的接続が良好となるよ
うに、熱処理を施す。この熱処理条件は、８００℃〜９
５０℃で３０分〜６０分とする。熱処理により薄い酸化
膜が形成された場合には、前述したのと同様に、その酸
化膜を除去するために、軽いエッチングを施す。さらに
、金属配線材料をＰＶＤ等により堆積し、パターニング
を施して、多結晶シリコン１９および酸化膜２５より成
る高抵抗素子との接続がなされる。これを図１の（ｅ）
に示す。

【００２３】以上、本発明の製造方法を実施する具体例
について説明したが、この発明は、例えば、従来技術で
説明したＳＲＡＭ用のメモリ・セルを形成する場合に適
用することができる。図２には、本発明の製造方法を用
いてＳＲＡＭ用メモリ・セルを形成した場合の高抵抗素
子の部分を示す図である。この図２において、図１と同
様の部分には、同一の符号を付している。簡単に説明す
ると、転送ＭＯＳトランジスタ４１に隣接して、駆動Ｍ
ＯＳトランジスタの電極４５が形成され、絶縁膜１５が
堆積されてその電極４５の一方の側に相当する領域にコ
ンタクトホールが開けられ、そこにイオン注入によりｎ
−　またはｎ＋　層１３が形成された後、さらにその上
に高抵抗素子となるポリシリコン１９が堆積され、酸素
イオン注入によりポリシリコン１９のほぼ中央に酸化膜
２５が形成され、層間絶縁膜２３が全面に塗布され、さ
らに高抵抗素子としてのポリシリコン１９の一方の側に
相当する領域にコンタクトホールを開け、イオン注入に
よりｎ−　またはｎ＋　層２９を形成し、アルミニウム
などの金属配線３１をＰＶＤなどにより堆積させてパタ
ーニングすることによりこの高抵抗素子を有するＳＲＡ
Ｍ用メモリ・セルが得られる。

【００２４】本発明の製造方法により得られた高抵抗素
子は、従来の折り曲げ型高抵抗素子に比べて、膜厚を例
えば１／２に、かつ長さを２倍にすることができ、しか
も酸素イオンの注入による副次的な効果として高い抵抗
値を得ることもできるので、微細な面積の中に高い抵抗
率を有する抵抗体を得ることができる。また、この折り
曲げ型高抵抗素子を形成する方法は、工程数をかなり省
略することができるという利点もある。

【００２５】以上本発明の高抵抗素子の製造方法につい
て説明したがこの高抵抗素子を製造する方法は、例えば
キャパシタを製造する場合についても応用可能であり、
ほぼ同様の工程にてキャパシタ、例えばスタックト・キ
ャパシタを製造することができる。また折り曲げ型高抵
抗素子とキャパシタとを同時に製造するこも可能である
。

【００２６】

【発明の効果】以上説明したところから明らかなように
、本発明によれば、高抵抗素子用の多結晶シリコンを形
成した後、酸素イオンを多結晶シリコン中に注入して多
結晶シリコン中に酸化膜を形成することにより、折り曲
げ型高抵抗素子を形成するため、工程上では、多結晶シ
リコンの積層のための工程や、多結晶シリコン間の絶縁
をとるための層間絶縁膜の形成の工程またはコンタクト
ホールの形成工程などが省略することができる。従来の
折り曲げ型高抵抗素子に比べて、膜厚を例えば１／２に
、かつ長さを２倍にすることができ、しかも酸素イオン
の注入による副次的な効果として高い抵抗値を得ること
もできるので、微細な面積の中に高い抵抗率を有する抵
抗体を得ることができる。

【図面の簡単な説明】

【図１】　　本発明の製造方法の（ａ）〜（ｅ）の工程
を説明する説明図である。

【図２】　　本発明の製造方法により得られた高抵抗素
子を有するメモリ・セルの構造を示す断面図である。

【図３】　　高抵抗素子を使用するＳＲＡＭによるメモ
リ・セルの回路構成を示す回路図である。

【図４】　　従来の高抵抗素子の構造を示す断面図であ
る。

【符号の説明】

１１　　基板、 １３　　ｎ−　層またはｎ　＋層、 １５　　絶縁膜、 １７，２７　　コンタクトホール、 １９　　多結晶シリコン、 ２１　　レジスト、 ２３　　層間絶縁膜、 ２５　　酸化膜、 ２９　　緩和層、 ３１　　金属配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　多結晶シリコンよりなる折り曲げ型高
   抵抗素子を形成するに当たり、所定厚さの多結晶シリコ
   ンを基板上に堆積し、レジストを堆積し、このレジスト
   にパターニングを施し、堆積された多結晶シリコンに酸
   素イオンを、多結晶シリコンの膜厚のほぼ中間位置に打
   ち込みのピーク量がくるような所定注入エネルギーにて
   、所定のドーズ量にてイオン注入し、多結晶シリコンを
   エッチングし、熱処理を施すことを特徴とする半導体装
   置の製造方法。
2. 【請求項２】　　前記多結晶シリコンの厚さを５００〜
   ２０００Åとしてなる請求項１記載の半導体装置の製造
   方法。
3. 【請求項３】　　前記酸素イオンの注入エネルギーを１
   ０〜５０ＫｅＶとしてなる請求項１または請求項２記載
   の半導体装置の製造方法。