JP2006505824A - 液晶ディスプレイ用のフレーム・バッファ画素回路 - Google Patents

Abstract

２つの制御トランジスタ（図６）と別個のコンデンサとを有する改良フレーム・バッファ画素回路を、メモリ・コンデンサとしてメモリ・トランジスタの前に挿入することによって、誘導される電荷を除去し、メモリ・コンデンサと液晶ディスプレイ（ＬＣＤ）コンデンサとの間の電荷共有問題を解決し、高いコントラスト比を得る。画素電極回路の後段に比較器を挿入し、サブ・フレーム周波数を低下させてグレー・レベルを表す場合にのみＯＮ及びＯＦＦを表現する二進ディスプレイを駆動するためにフレーム・バッファ画素を用いることができる。

Description

本発明は、表示システム用の画素回路に関し、更に特定すれば、液晶ディスプレイ用のフレーム・バッファ画素回路に関する。

図１は、関連技術の表示装置１０を示す。該装置は、画素回路表示パネル２０を含み、フレーム・メモリ４０を有する表示制御回路３０がこれを制御する。関連技術の画素回路ディスプレイは、カラー毎に８ビットよりも多いグレー・スケール（階調度）表現、及びラップトップ・コンピュータやパーソナル・ディジタル・アシスタント（ＰＤＡ）装置のように、給電に優れた表示装置を可能とするよう低い動作電圧を必要とする。関連技術の画素回路は、アドレス選択のためにアドレス・ドライバを利用し、表示中における画像の書き込み及び読み出しサイクルのために走査ドライバを利用する。

図２は、液晶ディスプレイ用のフレーム・バッファ画素に関連する従来技術である。初期状態において、ＷＲＩＴＥ（書き込み）信号がＯＮとなっているデータ書き込み時間中、データ・レベルに比例する電圧が、メモリ・コンデンサＣ_ｍｅｍに充電されている。次いで、データの書き込みが終了した後に、ＲＥＡＤ（読み出し）信号が印加されると、充電されている電圧はコンデンサＣ_{ｐｉｘｅｌ}に転送される。フレーム・バッファ画素によって、新たな画像のための新たなデータをＣ_ｍｅｍにロードしながら、以前に蓄積された画像を表示することが可能となる。

従来技術のフレーム・バッファ画素回路には、種々の欠点がある。例えば、メモリ・コンデンサＣ_ｍｅｍとコンデンサＣ_ｌｃｄとの間で電荷の共有があり、図３の（Ｃ）〜（Ｅ）に示すように、ＲＥＡＤ信号がＯＮになると、２つのコンデンサが短絡する。図３の（Ｃ）に示すメモリ・コンデンサＣ_ｍｅｍの電圧レベル、及び図３の（Ｅ）に示すコンデンサＣ_ｌｃｄの電圧レベルは、ＲＥＡＤ信号を印加した後には等しくなる。これを図３の（Ｄ）に示す。したがって、メモリ・コンデンサＣ_ｍｅｍの容量は、電荷共有問題を極力抑えるためには、コンデンサＣ_ｌｄｃの容量よりも遥かに大きくなければならない。しかしながら、メモリ・コンデンサＣ_ｍｅｍを極めて大きくしたとしても、電荷共有効果のために、いくらかの電圧降下が常に生じる。

加えて、コンデンサＣ_ｌｃｄには電荷排出手段（電荷ドレイン）がない。即ち、直前の画像に関連してコンデンサＣ_ｌｃｄのノードに残留している電荷が、新たな画像のために書き込まれる新たな電圧を妨害する。具体的には、コンデンサＣ_ｌｃｄの実際の電圧レベルは、図３の（Ｅ）に示すように、直前の画像電圧に応じて変動する。
更に、コンデンサＣ_ｌｃｄは、電源電力によって駆動されるのではなく、メモリ・コンデンサＣ_ｍｅｍからの電荷によって駆動される。したがって、コンデンサＣ_ｌｃｄは、最初にその保持時間及びメモリ・コンデンサＣ_ｍｅｍの容量に関して最適化しなければならない。これらの欠点のために、従来技術のフレーム・バッファ画素では、明度やコントラストが低くなっている。

図４は、第２の関連技術のフレーム・バッファ画素回路である。フレーム・バッファ画素は、メモリ・コンデンサとして、ＮＭＯＳトランジスタＭ３のゲート酸化物を利用する。ＷＲＩＴＥ信号がＯＮになるデータ書き込み時間中、データ・レベルに応じた電圧がＭ３のゲート・コンデンサに蓄積される。データの書き込みが終了すると、ＲＥＡＤ信号に対応するプルアップ信号がＯＮに切り換えられ、画素電極（例えば、Ｃ_ｌｃｄコンデンサ）を充電する。プルアップ信号を印加する前に、プルダウン信号により、画素電極内にそれまで蓄積されていた電荷を全て放電する。Ｃ_ｌｃｄコンデンサの電荷を放電させることによって正しい電圧を表示することが、特に、新たな画像のデータ・レベルが直前の画像データ・レベルよりも低いときに確保される。

図４のフレーム・バッファ画素のシミュレーション結果を図５に示す。図５（Ｅ）に示すように、Ｃ_ｌｃｄコンデンサと接地の間に別の経路を形成するＭ３のゲート・コンデンサによって、望ましくない電荷が画素電極に誘導される。これら２つのコンデンサは、分圧器として動作し、データ書き込み時間中にＣ_ｌｃｄコンデンサにおいて誘導される電圧を決定する。図５を参照すると、シミュレーションにおいて用いたパラメータでは、メモリ・コンデンサにおける電圧の約１／３がデータ書き込み時間中に誘導される。これは、図５（Ｃ）及び図５（Ｅ）に示す通りである。誘導された電荷は、画質、特にコントラスト比に影響を及ぼす。電荷誘導の問題を低減するために、ゲート容量Ｃ_ｇｓのＣ_ｌｃｄ容量に対する比率を高めるとよく、更に蓄積されている電荷を少なくとも１フレーム時間保持するとよい。したがって、高コントラスト比を達成するためには、画素回路は、ゲート容量値を大きくするためにかなりの空間が必要となる。何故なら、このゲート容量値は、フレーム時間がミリ秒単位の殆どの用途において、蓄積されている電圧を保持するためには、液晶ディスプレイ（ＬＣＤ）のコンデンサよりも遥かに高くなければならないからである。

以上の参照事項は、更に別の又は代わりの詳細、特徴及び／又は技術的背景の該当する教示に対応する場合には、ここで引用したことにより本明細書にも含まれるものとする。

本発明の目的は、少なくとも前述の問題及び／又は欠点を解決し、少なくとも以下に記載する利点を得ることである。
本発明の別の目的は、短い書き込み時間で高いコントラスト比を達成し、高品質の画像を表示することができるように改良したフレーム・バッファ画素回路を提供することである。

フレーム・バッファ画素回路の好適な実施形態では、２つの別個のコンデンサを利用し、データ書き込み及び読み取り時間中に誘発される電荷を最少に抑え、暗レベルをその最低明度に保持し、これによりデータ書き込み時間を短縮することによって、更に高いコントラスト比を得る。別個のコンデンサの容量は、相互に依存せず、したがって蓄積されている電荷を１フレーム時間保持するだけ時定数が十分長くなるように、独立して設計することができる。別個のコンデンサの容量は、ゲート容量とは逆に、電圧に依存しない。ＬＣＤコンデンサＣ_ｌｃｄを電源によって直接駆動し、ＬＣＤコンデンサに流入する電流を、メモリ・コンデンサに蓄積されている電圧レベルによって制御する。更に、メモリ・コンデンサＣ_ｍｅｍとＬＣＤコンデンサＣ_ｌｃｄとの間には電荷共有がない。データＲＥＡＤ信号がオンのときにのみ電荷が誘導されるが、しかしながら、電荷誘導量は、全てのデータ・レベルに対して同一である。したがって、電荷誘導はグレー・レベルを変化させることはなく、ＬＣＤコンデンサにおいて誘導される電荷も、最少サイズのトランジスタを用いることによって最少に抑えることができる。フレーム・バッファ画素回路の好適な実施形態では、画素電極（即ち、ＬＣＤコンデンサ）Ｃ_ｌｃｄの後ろに、アナログ／パルス幅変調（ＰＷＭ）変換器を配することができる。即ち、基準電圧がＶｒｅｆの比較器に画素コンデンサＣ_{ｐｉｘｅｌ}を接続して、ＰＷＭパルスを発生し、強誘電体液晶ディスプレイやディジタル・ミラー・ディスプレイ（ＤＭＤ）のような二進ディスプレイを駆動し、サブ・フレーム周波数を大幅に低下させることが好ましい。

前述の利点を有するこの画素回路は、ＴＦＴ ＬＣＤ、シリコン上液晶（ＬＣＯＳ）、エレクトロルミネッセンス（ＥＬ）ディスプレイ、プラズマ・ディスプレイ・パネル（ＰＤＰ）及び電界放出ディスプレイ（ＦＥＤ）、フィールド順次カラー・ディスプレイ、投影ディスプレイ、ならびに、頭部装着ディスプレイ（ＨＭＤ）といった直視ディスプレイのような、能動駆動を用いる殆どのディスプレイに適用することができる。また、この技法は、ＬＣＯＳビーム偏向器、フェーズド・アレイ・ビーム偏向器においても用いることができ、シリコン基板バックプレーンを採用する反射式ディスプレイには特に有効である。
本発明のその他の利点、目的、及び特徴は、部分的に以下に続く説明に明記されており、部分的に以下のことを調べることによって当業者には明白となり、あるいは本発明の実施から習得することができる。本発明の目的及び利点は、添付した特許請求の範囲に特定的に指摘したように実現及び達成することができる。

図面を参照しながら、本発明について詳細に説明する。図面においては、同様の参照番号は同様のエレメントを示すこととする。
これより、本発明の好適な実施形態について、添付図面を参照しながら説明する。図６は、第１の改良したフレーム・バッファ画素回路である。この改良したフレーム・バッファ画素回路では、図４の従来技術のフレーム・バッファ画素回路内に、メモリ・コンデンサＣ_ｍｅｍを追加して、トランジスタＭ３が、接地への追加経路を形成するＣ_ｌｃｄコンデンサと共に発生させる電荷誘導問題を解消する。従来技術のフレーム・バッファ回路にコンデンサＣ_ｍｅｍを追加した後では画質は著しく向上する。トランジスタＭ３は最小サイズのトランジスタで作ることが好ましい。更に、以下で説明するが、コンデンサＣ_ｇｓ及びＣ_ｌｃｄの値は、最良の画質が得られるように、最適化することができる。

図７は、第２の改良したフレーム・バッファ画素回路を示す。この第２の改良したフレーム・バッファ画素回路では、制御又はパス・トランジスタとして、２つの電界効果トランジスタ（ＦＥＴ）Ｍ１及びＭ２を用いている。入力信号がＲＥＡＤ信号に対応するプルアップ・トランジスタＭ４が、メモリ・トランジスタＭ３の後段と、ＬＣＤコンデンサＣ_ｌｃｄ及びプルダウン・トランジスタＭ５との間に結合されている、この回路では、ＷＲＩＴＥ信号がＯＮのとき、パス・トランジスタＭ１及びＭ２が、トランジスタＭ３のゲートに画素データ値を通過させる。この時点では、トランジスタＭ３は導通状態にはない。これは、プルアップ信号が低レベルに保持されているので、トランジスタＭ４又はＭ５のいずれのソース及びドレイン電極にも電流が流れないからである。

データ値をロードした後に、トランジスタＭ１及びＭ２をオフにすることが好ましい。これによって、トランジスタＭ３のゲート上に蓄積されている新たな画素データ値を保持する。その後、直前のデータ値の表示の終了時に、プルダウン信号を高に切り換え、トランジスタＭ５をオンに切り換えて、画素電極Ｃ_ｌｃｄ上にある全ての電荷を放電する。その後、プルアップ信号を低に切り換え、トランジスタＭ５をオフにする。次いで、プルアップ信号を高に切換、トランジスタをＭ４オンにすると、トランジスタＭ３を電流が流れる。トランジスタＭ３のゲート上に保持されているデータ値により電流量が制御され、この電流量は、ＲＥＡＤ信号が印加されているとき、電圧レベルに比例して画素電極Ｃ_ｌｃｄに充電される電圧を決定する。この実施形態における２つのパス・トランジスタの構成は、多くの点で有利である。第１に、２つのパス・トランジスタを用いることによって、１つのノードにおける電圧が他方のノードに確実に転送されることが保証される。対照的に、トランジスタを１つだけ用いる場合、印加電圧の低又は高範囲において、電圧降下がある。例えば、ＮＭＯＳを用いた場合、上側レール電圧ＶＤＤを印加すると、ＶＤＤ−Ｖｔｈが他方のノードに転送される。Ｖｔｈは、ＮＭＯＳの閾値電圧である。ＰＭＯＳでは、下側レール電圧の入力に対して、ＶＳＳ＋Ｖｔｈが他方のノードに転送される。

第２に、トランジスタＭ４はゲート・コンデンサＭ３及び画素コンデンサＣ_ｌｃｄを切断するので、電荷共有及び電荷誘導の問題が解消する。最初に、データ・レベルに応じた電圧が、データ書き込み時間中に、メモリ・コンデンサ、即ちトランジスタＭ３のゲート・コンデンサに充電される。２つのコンデンサはトランジスタＭ４により分離されているので、データ書き込み時間中に誘導される電荷はない。これは、図８（Ｃ）及び図８（Ｄ）に明確に示されている。

図８は、図７に示した改良したフレーム・バッファ画素に対して行ったシミュレーションの結果を示す。図８の（Ｅ）において、Ｃ_ｌｃｄコンデンサにおける電圧は、各データ・レベル毎に、フレーム時間全体にわたって安定状態を保っており、ＷＲＩＴＥ信号がオンのときにはＬＣＤには誘導電荷はない。特に、トランジスタＭ３のＣ_ｇｓ及びＣ_ｌｃｄの値は、独立して最適化され、各コンデンサ内に蓄積されている電荷を１フレーム時間保持することができる。これは、２つのコンデンサを接続する寄生経路がないからである。最も暗いレベルは、その最も低い明度レベルに留まり、フレーム時間全体で変化はなく、コントラストは、明度変化が無くても増加する。即ち、コントラストは、別個のコンデンサを用いるか又はゲート・コンデンサを用いるかには依存しない。したがって、以前に蓄積された画像は、著しい劣化がなく表示することができる。最適化に関しては、間にあるトランジスタＭ４があらゆる可能な寄生電気経路を切断するので、トランジスタＭ３及びＣ_ｌｃｄに対するＣ_ｇｓを独立して最適化できる。しかしながら、トランジスタＭ４のＣ_ｇｓ及びＣ_ｌｃｄとの別の電気経路があり、ＲＥＡＤ信号がオンになると、電荷がＣ_ｌｃｄにおいて誘導される。データ読み取り時間中にＣ_ｌｃｄにおいて誘導された電荷は、トランジスタＭ３のＣ_ｇｓにどのような電圧が充電されているかには関係なく同一である。これは、トランジスタＭ４のＣ_ｇｓ及びＣ_ｌｃｄを最適化するためには重要ではない。したがって、最小サイズのトランジスタをトランジスタＭ４に用いることが望ましい。

更に、この画素回路に用いられるゲート容量は、図９に示すように、ゲートに印加される電圧に依存する。図９において、ゲート・コンデンサの値は、ＮＭＯＳ及びＰＭＯＳの幅をそれぞれ７．５μｍ及び７．３μｍ、長さをそれぞれ９．２μｍ及び９．５μｍとした、図８に示す個々のシミュレーションから取得する。ＰＭＯＳ及びＮＭＯＳの閾値電圧は、それぞれ、０．９４Ｖ及び０．７７Ｖである。デバイスのゲートに印加される電圧が、該デバイスの閾値電圧に近くなると、ゲート容量が減少し始める。したがって、ゲート・コンデンサを蓄積コンデンサとして有する画素には、容量が一定しないという欠点があり、トランジスタＭ３に蓄積される電圧はトランジスタＭ３の閾値電圧よりも大きくなければならない。

また、ＲＥＡＤ信号がオンのとき、メモリ・コンデンサに印加される電圧のためにＣ_ｌｃｄに誘導電荷がなくても、トランジスタＭ４のＶ_ｇｓのＣ_ｌｃｄ容量に対する比が同等であれば、Ｃ_ｌｃｄに電荷が誘導される可能性がある。誘導電荷は、メモリに蓄積されている電圧には係わらず、同一であり、したがってコントラストの減少を招くことはない。
図８の（Ｅ）は、表示データ・レベルが０のとき、データ読み取り時間中にＣ_ｌｃｄコンデンサに誘導される電荷を示す。これは、トランジスタＭ４の寄生容量から生じたものであり、トランジスタＭ４は、コンデンサＣ_ｌｃｄと、接地までの電気経路を形成する。しかし、この誘導電荷は、トランジスタＭ４のゲート・コンデンサを最小にし、Ｃ_ｌｃｄの容量を最大にすることによって、容易に低減することができる。このようにしても、コンデンサＣ_ｌｃｄ及びトランジスタＭ３の寄生コンデンサＣ_ｇｓの最適化は、独立して行うことができる。

図１０は、本発明に係るフレーム・バッファ画素回路の第１の好適な実施形態を示す。この好適な実施形態では、画素回路は、別個のコンデンサＣ_ｍｅｍを含み、トランジスタＭ３の前に挿入されている。Ｃ_ｍｅｍはメモリ・コンデンサであり、ＣＭＯＳトランジスタの寄生ゲート・コンデンサに取って代わるために用いられる。この別のコンデンサＣ_ｍｅｍを有する画素回路は、データ書き込み及び読み取り期間中のＣ_ｌｃｄにおける誘導電荷を除去し、暗レベルをその最低明度に保持することによって、コントラストを高める。このように、フレーム・バッファ画素の設計は、追加した別個のコンデンサのために一層容易となる。２つのコンデンサＣ_ｍｅｍ及びＣ_ｌｃｄの最適化は、独立して行うことができる。更に、コンデンサＣ_ｍｅｍの容量は、蓄積されている電圧に依存せず、一方、ゲート容量は、蓄積されている電圧に応じてその値を変化させる。蓄積されている電圧は、電圧レベルに係わらず、同じ期間保持することができる。適したコンデンサであれば、任意のものでコンデンサＣ_ｍｅｍを形成するために用いることができる。しかしながら、コンデンサＣ_ｍｅｍは、ＡＭＩ０．５μｍ二重ポリ三重金属ＣＭＯＳプロセスのように、二重ＰＯＬＹ層を有する典型的なＣＭＯＳプロセスを用いることによって製作することが好ましい。この回路では、サブ・フレーム周波数及び画素サイズが相関付けられている。フレーム周波数が６０Ｈｚのフィールド・シーケンシャル・カラー・ディスプレイでは、全サブ・フレーム周波数は１８０Ｈｚであり、サブ・フレーム時間は約５．５ｍｓｅｃである。サブ・フレーム周波数が高くなる程、電圧保持時間、即ち、ＲＣ時間は短縮する。このため、コンデンサ・サイズに比例するＲＣ時間が短縮するので、画素も縮小する。コンデンサのサイズは、画素内の大面積を占める。また、この回路では、コンデンサを最適化することもできる。ある期間蓄積された電圧を保持するようにコンデンサのサイズを決定することによって、この最適化を実行する。コンデンサＣ_ｍｅｍ及びＣ_ｌｃｄは、同じサブ・フレーム時間だけ蓄積されている電圧を保持するように独立して決定することができるので、コンデンサは同一とすることができる。フレーム周波数が６０ＨｚでなければならないＴＦＴディスプレイでは、約１００ｆｆの容量を用いれば、蓄積されている電圧の９５％を１６．７ｍｓｅｃ保持することができる。サブ・フレーム周波数が３倍高いフィールド・シーケンシャル・カラー・ディスプレイでは、約３０ｆｆの容量が必要であり、これはＴＦＴディスプレイの容量の１／３である。

この実施形態によれば、図１１（Ａ）〜図１１（Ｅ）に示すように、蓄積コンデンサＣ_ｍｅｍとＬＣＤコンデンサＣ_ｌｃｄとの間には電荷共有がない。ＬＣＤ電極において誘導される電荷は、最小サイズのトランジスタを用いることによって、最少に抑えることができる。ＬＣＤ電極は、電源によって直接駆動され、充電される電圧は、メモリ・コンデンサＣ_ｍｅｍに蓄積される電圧レベルによって制御される。この画素回路では、各コンデンサは、蓄積されている電荷を１フレーム期間保持するだけ時定数が十分長くなるように、独立して各コンデンサを設計することができる。即ち、別個のコンデンサの容量は、蓄積された電圧レベルには依存しない。加えて、明度とコントラストとの間にトレードオフはない。したがって、明度及びコントラストを同時に改良することができる。また、データ書き込み時間は、フレーム期間のみによって制限される。これは、データの書き込み及び直前の画像の表示が同時に行われるからである。このデータ書き込み時間の制限によって、データ処理時間の負担、特にシフト・レジスタの動作速度を和らげることができるが、非フレーム・バッファ画素は、より多くの目視時間（viewing time）を得るために、データ書き込み時間ができるだけ速くなければならない。このため、フレーム・バッファ画素回路は、データ書き込み時間を短縮することによって、高品質の画像が得られる。

更に、フレーム・バッファ画素回路のこの実施形態は、ディスプレイ、特に、フィールド・シーケンシャル・カラー・ディスプレイの明度低下を補う。フレーム・バッファ画素技術は、ＨＡＮ（ハイブリッド整合ネマティック）、ＯＢＣ（光学的補償複屈折）、ＥＣＢ（電気的制御複屈折）、ＦＬＣ（強誘電体液晶）のような、あらゆる形態のアナログ液晶（ＬＣ）モードとでも用いることができる。中でも、フレーム・バッファ画素回路の設計において極めて高い柔軟性があり、メモリ・コンデンサ及び液晶コンデンサには、殆どあらゆる種類のコンデンサを用いることができる。

例えば、ＮＭＯＳ及びＰＭＯＳトランジスタの組み合わせを、ＮＭＯＳ及びＰＭＯＳトランジスタの電圧依存特性を補償するコンデンサとして用いることができる。メモリとしてＰＭＯＳ及びＮＭＯＳのゲート・コンデンサを並列に用いた場合、総容量は、２つのコンデンサの合計となり、組み合わせたコンデンサには閾値電圧付近で急激な減少は生じない。例えば、ＮＭＯＳコンデンサでは、約０．７ＶのＮＭＯＳの閾値電圧付近で容量の低下が生ずるが、組み合わせた場合には、ＰＭＯＳの閾値のために、ＮＭＯＳの閾値におけるＮＭＯＳゲート・コンデンサの減少に対して耐性がある。これは、ゲート容量は影響を受けないからである。図１２は、このように構成した回路を示す。

図１３は、本発明の別の好適な実施形態によるフレーム・バッファ画素回路を示す。図１３を参照すると、トランジスタＭ３は、好ましくは、ＰＭＯＳである。ＰＭＯＳをＰＵＬＬ ＵＰ及びＲＥＡＤ信号それぞれの逆の信号に接続する。何故なら、これらのトランジスタは、回路において電流源となるゲート・トランジスタとして作用するからである。この実施形態では、トランジスタＭ３、Ｍ４及びＭ５は、ＰＭＯＳトランジスタとするとよい。この場合、画素電圧は、ＶＳＳからＧＮＤまで変化する。ここで、ＶＳＳ＜０である。更に、トランジスタＭ３、Ｍ４、及びＭ５に対するパルスの極性は、適切に動作するために、逆にする必要がある。更に、データも負となる。加えて、第１実施形態及び第２実施形態の双方では、トランジスタＭ２を省略することができるが、フレーム・バッファ回路の一般的な機能又は性能のいずれも失うことはなく、従来のフレーム・バッファ回路に対する利点のいずれも失うことはない。

図１４は、本発明の第３の好適な実施形態を示す。この方式では、アナログ／ＰＷＭ（パルス幅変調）変換器を備えたフレーム・バッファ画素回路が示されている。画素電極の後段に比較器が挿入されている。この比較器は、画素コンデンサに蓄積されている電圧と、画素電極に充電するときに同時に全体に供給される電圧Ｖ_ｒｅｆとを比較する。Ｖ_{ｐｉｘｅｌ}＞Ｖ_ｒｅｆの場合、画素電極における電圧は５ボルト、即ち、駆動電圧（ＶＤＤ）であり、Ｖ_{ｐｉｘｅｌ}＜Ｖ_ｒｅｆの場合、画素電極における電圧は０ボルト、即ち、接地（ＧＮＤ）である。比較器から発生するＰＷＭパルスは、強誘電液晶ディスプレイ（ＦＬＣＤ）やディジタル・ミラー・ディスプレイ（ＤＭＤ：digital mirror display）のような二進ディスプレイを、低いサブ・フレーム周波数で駆動する際に用いられる。この実施形態では、比較器の追加は、アナログ・ディスプレイを駆動するために考えられたものである。図１５に示すように、電圧Ｖ_ｒｅｆの形状により、５ボルト・レベル及び０ボルト・レベルをどれくらい長く維持するかが決定される。

図１６は、グローバル基準電圧Ｖ_ｒｅｆ及び蓄積画素電圧Ｖ_{ｐｉｘｅｌ}によって発生するＰＷＭ波形を示す。共通電極をＶＤＤ又はＧＮＤに保持した状態で、画素電極におけるＰＷＭ波形は、二進デバイスをＯＮ又はＯＦＦのいずれかに切り換える。画素電圧に応じて、ＯＮ時間又はＯＦＦ時間が決定され、低いサブ・フレーム周波数で、二進のグレー・レベル表現が可能となる。典型的な二進デバイスは、変形可能マイクロ・ミラー・デバイス（ＤＭＤ：deformable micro mirror device）や強誘電体液晶ディスプレイ（ＦＬＣＤ）のように、フィールド・シーケンシャル・カラー法を用いてフル・カラー画像を実現するデバイスである。ＰＷＭ波形は、切り換え回数を大幅に減少し、その結果、切り換え回数の減少によって、ＤＭＤの寿命が延び、ＦＬＣＤの切り換え時間の負担が軽減し、より多くのグレー・スケール・レベルが可能になる。言い換えると、切り換え時間の短縮によって、画像表示の高画質化を達成する。更に、Ｖ_ｒｅｆの波形は、図１７に示すように、ガンマ補正を適用することによって変化させることができる。光の強度はアナログ電圧に線形に比例しないのが通例であるので、より良い画像を生成するためにはガンマ補償が好ましい。

本発明のフレーム・バッファ画素回路は、フィールド順次カラー・ディスプレイに応用することができる。フィールド・シーケンシャル・カラー・ディスプレイは、３パネル・ディスプレイよりも明度は低いが、その光学構造は非常に簡潔である。また、この回路は、反射式及び透過式ディスプレイにも応用することができる。シリコン上液晶（ＬＣＯＳ）のような、シリコン基板バックプレーンを通常採用している反射式ディスプレイの方が効果的であろう。更に、本回路は、燐酸緩衝塩類溶液（ＰＢＳ：phosphate buffered saline）ディスプレイ・システムのような、直視ディスプレイや投影ディスプレイにも応用することができる。直視ディスプレイは、頭部装着ディスプレイ（ＨＭＤ）、モニタ用ディスプレイ、パーソナル・ディジタル・アシスタント（ＰＤＡ）、ビュー・ファインダなどを含む。フィールド順次カラーを用いた投影ディスプレイの例を図１８及び図１９に示す。図１８では、フィールド・シーケンシャル・カラーを用いた１パネル投影ディスプレイを示す。図１９では、部分的フィールド・シーケンシャル・カラーを用いた２パネル投影ディスプレイを示す。フレーム・バッファ画素回路の主な目的は、コントラストを損なうことなく、明度を高めることである。本発明は、これらの用途には効果的であるが、更に、３パネル投影ディスプレイに応用して、システムの明度を一層高めることもできる。

以上、好適な実施形態に関連付けて本発明について説明した。この開示を読んだ後では当業者に明白となる改良や変更は、本願の技術的思想及び範囲に該当するものとする。
前述の実施形態及び利点は、単なる例示であり、本発明を限定するように解釈すべきではない。本教示は、他の種類の装置にも容易に応用することができる。本発明の説明は例示であり、特許請求の範囲を限定しないことを意図している。多くの代替、変更、及び変形が当業者には明白であろう。特許請求の範囲において、ミーンズ・プラス・ファンクション項は、明記した機能を実行するようにこの中で記載した構造、及び構造的同等物だけでなく同等な構造も包含することを意図するものとする。

関連技術の画素パネル・ディスプレイの全体的構造を示す図である。 第１の関連技術のフレーム・バッファ画素回路を示す図である。 図２のフレーム・バッファ画素回路に対するシミュレーション結果を示す図である。 第２の関連技術のフレーム・バッファ画素回路を示す図である。 図４のフレーム・バッファ画素回路に対するシミュレーション結果を示す図である。 改良したフレーム・バッファ画素回路を示す図である。 本発明の別の好適な実施形態によるフレーム・バッファ画素回路を示す図である。 図６のフレーム・バッファ画素回路に対するシミュレーション結果を示す図である。 ゲートに印加される電圧に依存するゲート容量の表を示す図である。 本発明の好適な実施形態による、ＣＭＯＳを有するフレーム・バッファ画素回路を示す図である。 図１０の好適な実施形態のフレーム・バッファ画素に対するシミュレーション結果であり、時間に対するノードにおける電圧レベルを示す図である。 ＮＭＯＳ及びＰＭＯＳトランジスタを用いて実施した、本発明の一実施形態の図である。 本発明の好適な実施形態による、ＰＭＯＳを用いたフレーム・バッファ画素回路を示す図である。 本発明の好適な実施形態による、コンデンサを用いたフレーム・バッファ画素回路を示す回路図である。 本発明の一実施形態による、どのようにしてＰＷＭウエハを生産するのかを示す図である。 図１３の画素電圧及び基準電圧から発生したＰＷＭ波形を表す図である。 ガンマ補正を適用するために変化させた基準電圧の波形を表す図である。 本発明の好適な実施形態による、フィールド・シーケンシャル・カラーを用いた１パネル投影ディスプレイを示す図である。 本発明の好適な実施形態による、部分的フィールド・シーケンシャル・カラーを用いた２パネル投影ディスプレイを示す図である。

Claims (35)

1. フレーム・バッファ画素システムにおいて、
   １フレーム期間中に充電された第１データ値を蓄積する蓄積ユニットと、
   前記第１データ値の蓄積を可能にする第１コントローラと、
   １フレーム期間中に第２データを表示するための第２蓄積ユニットと、
   前記第２蓄積ユニットに蓄積された第２データ値を表示するディスプレイと、
   前記第２蓄積ユニットをイネーブルして、表示を開始する第２コントローラと、
   表示の後に、前記データ値を排出する排出部と、
   前記排出を可能にする第３コントローラと
   を備えていることを特徴とするフレーム・バッファ画素システム。
2. 請求項１記載のシステムにおいて、前記第１蓄積ユニットは、前記蓄積したデータ値とは独立した容量を有するコンデンサと、ゲート・トランジスタとからなることを特徴とするシステム。
3. 請求項２記載のシステムにおいて、前記コンデンサは、二重のＰＯＬＹ層を有する相補型金属酸化物半導体（ＣＭＯＳ）からなることを特徴とするシステム。
4. 請求項２記載のシステムにおいて、前記ゲート・トランジスタは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであることを特徴とするシステム。
5. 請求項１記載のシステムにおいて、前記第１コントローラは、電界効果トランジスタ（ＦＥＴ）であることを特徴とするシステム。
6. 請求項５記載のシステムにおいて、前記第１コントローラは、書き込み信号及び反転された書き込み信号によってそれぞれ制御されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたパス・ゲートからなることを特徴とするシステム。
7. 請求項１記載のシステムにおいて、前記第２コントローラは、読み出し信号に対するゲートからなることを特徴とするシステム。
8. 請求項１記載のシステムにおいて、前記ディスプレイは、蓄積された電荷を１フレーム期間保持するように独立して最適化することができるコンデンサを備えていることを特徴とするシステム。
9. 請求項１記載のシステムにおいて、前記第３コントローラは、プルダウン信号に接続されているゲートからなることを特徴とするシステム。
10. 請求項１記載のシステムにおいて、前記ディスプレイは、液晶表示コンデンサであることを特徴とするシステム。
11. バッファ・フレーム画素システムにおいて、
    １フレーム期間中に充電された第１データ値を蓄積する第１蓄積ユニットと、
    前記第１データ値の蓄積を可能にする第１コントローラと、
    １フレーム期間に、第２データ値を表示するための第２蓄積ユニットと、
    前記第２蓄積ユニットに蓄積されている第２データ値を表示するディスプレイと、
    前記第２蓄積ユニットをイネーブルして、前記表示を開始させる第２コントローラと、
    表示の後に、前記データ値を排出する排出部と、
    前記排出を可能にする第３コントローラと、
    前記第２蓄積ユニットの後段に挿入されたアナログ／パルス幅変調（ＰＷＭ）変換器と
    を備えていることを特徴とするフレーム・バッファ画素システム。
12. 請求項１１記載のシステムにおいて、前記第１蓄積ユニットは、前記蓄積されたデータ値とは独立した容量を有するコンデンサと、ゲート・トランジスタとからなることを特徴とするシステム。
13. 請求項１２記載のシステムにおいて、前記コンデンサは、二重のＰＯＬＹ層を有する相補型金属酸化物半導体（ＣＭＯＳ）からなることを特徴とするシステム。
14. 請求項１２記載のシステムにおいて、前記ゲート・トランジスタは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタからなることを特徴とするシステム。
15. 請求項１１記載のシステムにおいて、前記第１コントローラは、電界効果トランジスタ（ＦＥＴ）からなることを特徴とするシステム。
16. 請求項１５記載のシステムにおいて、前記第１コントローラは、書き込み信号及び反転された書き込み信号によってそれぞれ制御されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたパス・ゲートからなることを特徴とするシステム。
17. 請求項１１記載のシステムにおいて、前記第２コントローラは、読み出し信号に接続されたゲートからなることを特徴とするシステム。
18. 請求項１１記載のシステムにおいて、前記ディスプレイは、蓄積された電荷を１フレーム期間中保持するように独立して最適化することができるコンデンサを備えていることを特徴とするシステム。
19. 請求項１１記載のシステムにおいて、前記第３コントローラは、プルダウン信号に接続されているゲートからなることを特徴とするシステム。
20. 請求項１１記載のシステムにおいて、前記変換器は、画素コンデンサと、基準電圧と、比較器とを備えていることを特徴とするシステム。
21. 請求項２０記載のシステムにおいて、前記基準電圧は、前記フレーム・バッファ画素から発生される電圧範囲内で振動する振幅を有することを特徴とするシステム。
22. アナログ・フレーム・バッファ画素システムにおいて、
    第１アナログ・データを蓄積する第１蓄積ユニットと、
    前記第１蓄積ユニット内における前記第１アナログ・データの蓄積を可能にする第１コントローラと、
    前記第１アナログ・データに比例し、表示すべきグレー・スケール画素値に対応する第２アナログ・データを蓄積する第２蓄積ユニットと、
    前記第２蓄積ユニットに蓄積されている第２アナログ・データに対応する画素値を表示するディスプレイと、
    前記第２アナログ・データの前記第２蓄積ユニットへの蓄積を可能にする第２コントローラと、
    前記画素値を表示した後、前記第２蓄積ユニットから電圧を排出する排出部と
    を備えていることを特徴とするアナログ・フレーム・バッファ画素システム。
23. 請求項２２記載のシステムにおいて、前記第１蓄積ユニットは、該第１蓄積ユニットに蓄積されている第１データとは独立した容量を有するコンデンサからなり、該コンデンサがパス・ゲートに結合されていることを特徴とするシステム。
24. 請求項２３記載のシステムにおいて、前記コンデンサは、二重のＰＯＬＹ層を有する相補型金属酸化物半導体（ＣＯＭＳ）からなることを特徴とするシステム。
25. 請求項２３記載のシステムにおいて、前記パス・ゲートは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの少なくとも一方を含むことを特徴とするシステム。
26. 請求項２２記載のシステムにおいて、前記第１コントローラは、電界効果トランジスタ（ＦＥＴ）からなることを特徴とするシステム。
27. 請求項２６記載のシステムにおいて、前記第１コントローラは、書き込み信号及び反転された書き込み信号によってそれぞれ制御されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含むパス・ゲートからなることを特徴とするシステム。
28. 請求項２２記載のシステムにおいて、前記第２コントローラは、ゲートが読み出し信号に結合されているトランジスタを備えていることを特徴とするシステム。
29. 請求項２２記載のシステムにおいて、前記ディスプレイは、画素電極とコンデンサとを備えており、該コンデンサは、１フレーム期間中、前記画素値に対応する電荷を保持するように独立して最適化されていることを特徴とするシステム。
30. 請求項２２記載のシステムにおいて、前記排出部は、ゲートがプルダウン信号端子に接続されているトランジスタを備えていることを特徴とするシステム。
31. 請求項２２記載のシステムにおいて、前記ディスプレイは液晶ディスプレイであることを特徴とするシステム。
32. 請求項２２記載のシステムにおいて、該システムは更に、
    前記第２蓄積ユニットの出力に接続されているアナログ／パルス幅変調（ＰＷＭ）変換器を備えていることを特徴とするシステム。
33. 請求項２２記載のシステムにおいて、
    該システムは更に、コンデンサを含み、前記第２蓄積ユニットに接続されている電源を備えており、
    前記第２コントローラは、前記第２アナログ・データに対応する値まで、前記電源から前記第２蓄積ユニットのコンデンサへの充電を行い、前記第２コントローラは、前記第１アナログ値に基づいて、前記第２電源から前記第１蓄積ユニットを介して前記第２蓄積ユニットのコンデンサへの充電を行うよう制御することを特徴とするシステム。
34. 表示システム用フレーム・バッファ画素回路であって、
    第１アナログ・データを蓄積する第１蓄積ユニットと、
    前記第１蓄積ユニットに蓄積された第１アナログ・データに比例する第２アナログ・データを蓄積する第２蓄積ユニットと、
    前記第２蓄積ユニットにおける前記第２アナログ・データの蓄積を可能にするために、前記第１蓄積ユニットを前記第２蓄積ユニットに結合させるコントローラと、
    前記第２蓄積ユニットに蓄積されている第２アナログ・データに対応する画素値を表示するための画素電極と
    を備えていることを特徴とするフレーム・バッファ画素回路。
35. 請求項３４記載の回路において、
    該回路は更に、コンデンサを含み前記第２蓄積ユニットに接続されている電源を備えており、
    前記コントローラは、前記電源から、前記第１アナログ値に基づいて、前記第２アナログ・データに対応する値まで、前記第２蓄積ユニットのコンデンサを充電するように制御する
    ことを特徴とする回路。

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