JP3461757B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3461757B2 JP3461757B2 JP16817499A JP16817499A JP3461757B2 JP 3461757 B2 JP3461757 B2 JP 3461757B2 JP 16817499 A JP16817499 A JP 16817499A JP 16817499 A JP16817499 A JP 16817499A JP 3461757 B2 JP3461757 B2 JP 3461757B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- display device
- crystal display
- tft
- scanning line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 137
- 239000003990 capacitor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 9
- 239000003086 colorant Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 17
- 206010047571 Visual impairment Diseases 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 238000002834 transmittance Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PIRAJFSIUUNUPY-UHFFFAOYSA-N [Sn]=O.[In].[Sn]=O.[In] Chemical compound [Sn]=O.[In].[Sn]=O.[In] PIRAJFSIUUNUPY-UHFFFAOYSA-N 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0261—Improving the quality of display appearance in the context of movement of objects on the screen or movement of the observer relative to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、アクティブマト
リクス型液晶表示装置に関する。
リクス型液晶表示装置に関する。
【０００２】
【従来の技術】従来、アクティブマトリクス型液晶表示
装置としては、図１３に示すものがある。この液晶表示
装置は、複数の走査線ＧＬ１，ＧＬ２，・・・と複数の
信号線ＳＬ１，・・・とを互いに交差するように配置す
ると共に、上記走査線ＧＬ１，ＧＬ２，・・・と信号線
ＳＬ１，・・・との各交差部ごとに画素容量（液晶容量
と同じ。）Ｃｐの画素電極４とＴＦＴ（Thin Film Tran
sistor:薄膜トランジスタ)素子５１を有する。そして、
例えば、走査線ＧＬ１が高電位になると、その走査線Ｇ
Ｌ１にゲート電極が接続されたＴＦＴ素子５１がオン
（導通）状態となって、信号線ＳＬ１から所定の信号電
圧が画素容量Ｃｐに印加される。その後、上記走査線Ｓ
Ｌ１が低電位になると、上記ＴＦＴ素子５１がオフ（非
導通）状態となり、画素容量Ｃｐはコンデンサと見なせ
るため、その充電電荷が保持されたままとなって、液晶
は所定の配向状態を保つことができる。この動作を１フ
レーム中に全走査線ＧＬ１，ＧＬ２・・・について行な
うことにより１画面の映像を作り出すことができる。
装置としては、図１３に示すものがある。この液晶表示
装置は、複数の走査線ＧＬ１，ＧＬ２，・・・と複数の
信号線ＳＬ１，・・・とを互いに交差するように配置す
ると共に、上記走査線ＧＬ１，ＧＬ２，・・・と信号線
ＳＬ１，・・・との各交差部ごとに画素容量（液晶容量
と同じ。）Ｃｐの画素電極４とＴＦＴ（Thin Film Tran
sistor:薄膜トランジスタ)素子５１を有する。そして、
例えば、走査線ＧＬ１が高電位になると、その走査線Ｇ
Ｌ１にゲート電極が接続されたＴＦＴ素子５１がオン
（導通）状態となって、信号線ＳＬ１から所定の信号電
圧が画素容量Ｃｐに印加される。その後、上記走査線Ｓ
Ｌ１が低電位になると、上記ＴＦＴ素子５１がオフ（非
導通）状態となり、画素容量Ｃｐはコンデンサと見なせ
るため、その充電電荷が保持されたままとなって、液晶
は所定の配向状態を保つことができる。この動作を１フ
レーム中に全走査線ＧＬ１，ＧＬ２・・・について行な
うことにより１画面の映像を作り出すことができる。
【０００３】このようなアクティブマトリクス型液晶表
示装置はテレビ画面やワードプロセッサの表示に広く用
いられている。
示装置はテレビ画面やワードプロセッサの表示に広く用
いられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のアクティブマトリクス型液晶表示装置では、以下の
ような問題がある。
来のアクティブマトリクス型液晶表示装置では、以下の
ような問題がある。
【０００５】電圧が印加されるときの液晶は、前のフレ
ームの信号状態により様々な配向状態をなしている。し
たがって、画素容量Ｃｐは、両電極の間に液晶を挟んだ
コンデンサであるため、液晶の配向状態によって様々な
容量となり得る。つまり、画像データで決定される所定
の電圧を用いて液晶容量からなる画素容量Ｃｐに充電す
る場合、たとえ同じ信号（電圧）であっても、充電時の
液晶の配向状態によって充電される電荷量が異なるわけ
である。
ームの信号状態により様々な配向状態をなしている。し
たがって、画素容量Ｃｐは、両電極の間に液晶を挟んだ
コンデンサであるため、液晶の配向状態によって様々な
容量となり得る。つまり、画像データで決定される所定
の電圧を用いて液晶容量からなる画素容量Ｃｐに充電す
る場合、たとえ同じ信号（電圧）であっても、充電時の
液晶の配向状態によって充電される電荷量が異なるわけ
である。
【０００６】これによる画質品位の低下を、ツイステッ
ドネマチック（以下、ＴＮと省略する。）液晶を用いた
ノーマリホワイト・アクティブマトリクス型液晶表示装
置で説明する。ＴＮ液晶の印加電圧−透過率の特性曲線
を図１４に、印加電圧−誘電率の特性曲線を図１５に示
す。
ドネマチック（以下、ＴＮと省略する。）液晶を用いた
ノーマリホワイト・アクティブマトリクス型液晶表示装
置で説明する。ＴＮ液晶の印加電圧−透過率の特性曲線
を図１４に、印加電圧−誘電率の特性曲線を図１５に示
す。
【０００７】例えば、白表示をずつと続けていた画素
に、突然黒表示をさせるとする。このとき、黒表示の１
フレーム目の電圧印加（充電）は、白表示を行なってい
る液晶の配向状態に対してなされる。図１４，１５に示
すように、白状態の液晶の誘電率は黒状態の液晶の誘電
率より小さいので、白表示状態で黒表示の信号電圧が液
晶に印加された場合、液晶が応答することによって誘電
率が増加し、液晶の応答が十分速くても、電荷量が保存
するため、結果的に、１フレーム後の電圧は小さくな
る。
に、突然黒表示をさせるとする。このとき、黒表示の１
フレーム目の電圧印加（充電）は、白表示を行なってい
る液晶の配向状態に対してなされる。図１４，１５に示
すように、白状態の液晶の誘電率は黒状態の液晶の誘電
率より小さいので、白表示状態で黒表示の信号電圧が液
晶に印加された場合、液晶が応答することによって誘電
率が増加し、液晶の応答が十分速くても、電荷量が保存
するため、結果的に、１フレーム後の電圧は小さくな
る。
【０００８】このように、黒表示にすべき時に印加電圧
が不足し、図１４において、黒表示をする電圧になる前
の電圧の表示、すなわち灰色の表示となってしまう。動
画像の表示においては、この現象は人間の目には残像と
して認知される。白表示から黒表示へ切り換えたときの
液晶の印加電圧の変化を図１６に、透過率の変化を図１
７に示す。結果として、図１７のような階段状の応答波
形となり、残像の存在が明らかである。
が不足し、図１４において、黒表示をする電圧になる前
の電圧の表示、すなわち灰色の表示となってしまう。動
画像の表示においては、この現象は人間の目には残像と
して認知される。白表示から黒表示へ切り換えたときの
液晶の印加電圧の変化を図１６に、透過率の変化を図１
７に示す。結果として、図１７のような階段状の応答波
形となり、残像の存在が明らかである。
【０００９】この現象を改善するために、液晶容量に並
列に補助容量を設けることもあるが、上記原理により応
答時の液晶の容量変化は必ずあるので、完全に残像現象
を消すことはできない。また、極めて大きい補助容量を
設けることにより、液晶の容量変化を無視できる程度に
することも考えられるが、この時は電気的負荷の増加に
よる充電率の低下、大補助容量による画素の開口率の低
下が起こり、他のデメリットが大きくて不適切である。
よって、一般的には液晶容量と補助容量とはほぼ等しい
大きさに選ばれることが多く、結局、上記残像は存在す
ることになる。
列に補助容量を設けることもあるが、上記原理により応
答時の液晶の容量変化は必ずあるので、完全に残像現象
を消すことはできない。また、極めて大きい補助容量を
設けることにより、液晶の容量変化を無視できる程度に
することも考えられるが、この時は電気的負荷の増加に
よる充電率の低下、大補助容量による画素の開口率の低
下が起こり、他のデメリットが大きくて不適切である。
よって、一般的には液晶容量と補助容量とはほぼ等しい
大きさに選ばれることが多く、結局、上記残像は存在す
ることになる。
【００１０】そこで、この発明の課題は、液晶の応答時
の誘電率（電圧）の変化に起因する残像現象を少なくす
ることである。
の誘電率（電圧）の変化に起因する残像現象を少なくす
ることである。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、この発明のアクティブマトリクス型液晶表示装置
は、複数の走査線と複数の信号線とが互いに交差するよ
うに配置されると共に、上記走査線と信号線との各交差
部ごとに画素電極、メモリ容量、第１、第２、第３のＴ
ＦＴ素子を有するＴＦＴ基板と、対向電極を有する対向
基板と、上記ＴＦＴ基板と対向基板とに挟持される液晶
層とを備え、上記第１、第２、第３のＴＦＴ素子のゲー
ト電極は上記走査線に接続され、上記第１のＴＦＴ素子
は、上記メモリ容量に上記信号線から電荷を供給するか
否かを制御し、上記第２のＴＦＴ素子は、上記メモリ容
量に蓄積された電荷を上記画素電極に供給するか否かを
制御し、上記第３のＴＦＴ素子は、上記画素電極を所定
の電位の配線に接続するか否かを制御し、上記第１、第
２、第３のＴＦＴ素子が、１つのｎ型ＭＯＳ（Metal Ox
ide Semiconductor）と２つのｐ型ＭＯＳで構成される
か、あるいは、１つのｐ型ＭＯＳと２つのｎ型ＭＯＳで
構成されることを特徴としている。
め、この発明のアクティブマトリクス型液晶表示装置
は、複数の走査線と複数の信号線とが互いに交差するよ
うに配置されると共に、上記走査線と信号線との各交差
部ごとに画素電極、メモリ容量、第１、第２、第３のＴ
ＦＴ素子を有するＴＦＴ基板と、対向電極を有する対向
基板と、上記ＴＦＴ基板と対向基板とに挟持される液晶
層とを備え、上記第１、第２、第３のＴＦＴ素子のゲー
ト電極は上記走査線に接続され、上記第１のＴＦＴ素子
は、上記メモリ容量に上記信号線から電荷を供給するか
否かを制御し、上記第２のＴＦＴ素子は、上記メモリ容
量に蓄積された電荷を上記画素電極に供給するか否かを
制御し、上記第３のＴＦＴ素子は、上記画素電極を所定
の電位の配線に接続するか否かを制御し、上記第１、第
２、第３のＴＦＴ素子が、１つのｎ型ＭＯＳ（Metal Ox
ide Semiconductor）と２つのｐ型ＭＯＳで構成される
か、あるいは、１つのｐ型ＭＯＳと２つのｎ型ＭＯＳで
構成されることを特徴としている。
【００１２】今、ある走査線を選択したときの動作を考
える。
える。
【００１３】ここでは、第１、３のＴＦＴ素子がｎ型Ｍ
ＯＳ、第２のＴＦＴ素子がｐ型ＭＯＳであるとする。こ
のとき、上記走査線の選択は走査線を高電位にすること
によってなされる。
ＯＳ、第２のＴＦＴ素子がｐ型ＭＯＳであるとする。こ
のとき、上記走査線の選択は走査線を高電位にすること
によってなされる。
【００１４】上記走査線を高電位にして選択すると、第
１、第３のＴＦＴ素子はｎ型ＭＯＳであるからオン状態
になり、一方、第２のＴＦＴ素子はｐ型ＭＯＳであるか
らオフ状態になる。そのため、上記信号線から信号電圧
が第１のＴＦＴ素子を通ってメモリ容量に印加される。
上記メモリ容量は、例えば、電極、絶縁膜等により形成
されているので、液晶のように容量変化をすることな
く、したがって、このメモリ容量には、信号電圧に対し
て極めて厳密に定まった電荷量を充電することができ
る。これと同時に、上記画素電極は、オン状態の第３の
ＴＦＴ素子を通して上記所定電位の配線に接続されてい
るから、液晶容量の電荷が放電される。
１、第３のＴＦＴ素子はｎ型ＭＯＳであるからオン状態
になり、一方、第２のＴＦＴ素子はｐ型ＭＯＳであるか
らオフ状態になる。そのため、上記信号線から信号電圧
が第１のＴＦＴ素子を通ってメモリ容量に印加される。
上記メモリ容量は、例えば、電極、絶縁膜等により形成
されているので、液晶のように容量変化をすることな
く、したがって、このメモリ容量には、信号電圧に対し
て極めて厳密に定まった電荷量を充電することができ
る。これと同時に、上記画素電極は、オン状態の第３の
ＴＦＴ素子を通して上記所定電位の配線に接続されてい
るから、液晶容量の電荷が放電される。
【００１５】一方、このとき、他の走査線は低電位にし
ておく。そうすると、上記他の走査線につながる第１、
第３のＴＦＴ素子はオフ状態であるが、第２のＴＦＴ素
子がオン状態である。そのため、それぞれのメモリ容量
から第２のＴＦＴ素子を通して画素電極（液晶容量）へ
の電荷の移動がおこって、これは液晶の応答が完了する
まで続く。
ておく。そうすると、上記他の走査線につながる第１、
第３のＴＦＴ素子はオフ状態であるが、第２のＴＦＴ素
子がオン状態である。そのため、それぞれのメモリ容量
から第２のＴＦＴ素子を通して画素電極（液晶容量）へ
の電荷の移動がおこって、これは液晶の応答が完了する
まで続く。
【００１６】上記走査線を、順次、選択して、他の走査
線を低電位にする。
線を低電位にする。
【００１７】このようにすると、充電される前の液晶容
量は、第３のＴＦＴ素子によって既に放電されていて、
誘電率は一定になっていて、この誘電率が一定の液晶容
量に、第２のＴＦＴ素子を通して、容量が変化しないメ
モリ容量から一定量の電荷が供給される。
量は、第３のＴＦＴ素子によって既に放電されていて、
誘電率は一定になっていて、この誘電率が一定の液晶容
量に、第２のＴＦＴ素子を通して、容量が変化しないメ
モリ容量から一定量の電荷が供給される。
【００１８】したがって、このアクティブマトリクス型
液晶表示装置によれば、映像信号が頻繁に変化する動画
映像などにおいても、前フレームのデータに依存しない
一定の電圧を液晶へ印加することができ、したがって、
残像を極めて少なくすることができる。
液晶表示装置によれば、映像信号が頻繁に変化する動画
映像などにおいても、前フレームのデータに依存しない
一定の電圧を液晶へ印加することができ、したがって、
残像を極めて少なくすることができる。
【００１９】
【発明の実施の形態】以下、この発明を図示の実施形態
により詳細に説明する。
により詳細に説明する。
【００２０】（実施形態１）図１に示すように、ＴＦＴ
基板２０を石英ガラスを用いて作成し、このＴＦＴ基板
１上に信号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，
ＧＬ３，・・を互いに交差する方向に設けている。ま
た、ガラス基板からなる対向基板３０に、ＩＴＯ（錫添
加酸化インジウム Indium Tin Oxide)からなる透明電極
である対向電極３１を形成すると共に、図示しないが、
表示に寄与しない部分を遮光するブラックマトリクス
と、カラーフィルタとを形成している。上記ＴＦＴ基板
２０と対向基板４０との間に液晶層４０を挟持してい
る。この液晶層４０は、一般的に用いられているツイス
テッドネマチック（ＴＮ）モードの液晶である。
基板２０を石英ガラスを用いて作成し、このＴＦＴ基板
１上に信号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，
ＧＬ３，・・を互いに交差する方向に設けている。ま
た、ガラス基板からなる対向基板３０に、ＩＴＯ（錫添
加酸化インジウム Indium Tin Oxide)からなる透明電極
である対向電極３１を形成すると共に、図示しないが、
表示に寄与しない部分を遮光するブラックマトリクス
と、カラーフィルタとを形成している。上記ＴＦＴ基板
２０と対向基板４０との間に液晶層４０を挟持してい
る。この液晶層４０は、一般的に用いられているツイス
テッドネマチック（ＴＮ）モードの液晶である。
【００２１】一方、上記ＴＦＴ基板２０上において、信
号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，ＧＬ３，
・・・との交差部に、図１に示していないが、図２に示
すように、第１、第２、第３のＴＦＴ素子１，２，３と
メモリ容量Ｃｍを形成すると共に、液晶層４０（図１を
参照）の一部である画素容量（この場合、液晶容量に等
しい。）Ｃｐの液晶電極である画素電極４を形成してい
る。上記第１、第２、第３のＴＦＴ素子１，２，３は高
温多結晶シリコンにより形成し、また、上記メモリ容量
Ｃｍは絶縁膜により形成し、上記画素電極４はＩＴＯに
より形成した。
号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，ＧＬ３，
・・・との交差部に、図１に示していないが、図２に示
すように、第１、第２、第３のＴＦＴ素子１，２，３と
メモリ容量Ｃｍを形成すると共に、液晶層４０（図１を
参照）の一部である画素容量（この場合、液晶容量に等
しい。）Ｃｐの液晶電極である画素電極４を形成してい
る。上記第１、第２、第３のＴＦＴ素子１，２，３は高
温多結晶シリコンにより形成し、また、上記メモリ容量
Ｃｍは絶縁膜により形成し、上記画素電極４はＩＴＯに
より形成した。
【００２２】上記信号線ＳＬ１，・・・と走査線ＧＬ
１，ＧＬ２，ＧＬ３，・・・との各交差部、つまり、各
画素における第１、３のＴＦＴ素子はエンハンストメン
トタイプのn型ＭＯＳにより構成し、第２のＴＦＴ素子
はエンハンストメントタイプのp型ＭＯＳにより構成し
ている。
１，ＧＬ２，ＧＬ３，・・・との各交差部、つまり、各
画素における第１、３のＴＦＴ素子はエンハンストメン
トタイプのn型ＭＯＳにより構成し、第２のＴＦＴ素子
はエンハンストメントタイプのp型ＭＯＳにより構成し
ている。
【００２３】また、同一行にある第１、第２、第３のＴ
ＦＴ素子１，２，３のゲート電極は夫々同一の走査線Ｇ
Ｌ１，ＧＬ２，・・・に接続している。
ＦＴ素子１，２，３のゲート電極は夫々同一の走査線Ｇ
Ｌ１，ＧＬ２，・・・に接続している。
【００２４】上記各信号線ＳＬ１，・・・とメモリ容量
Ｃｍとの間に第１のＴＦＴ素子１を接続して、この第１
のＴＦＴ素子１によってメモリ容量Ｃｍに信号線ＳＬ１
から電荷を供給するか否かを制御している。なお、上記
信号線ＳＬ１，・・・は複数本あるが、図２では一列目
の信号線ＳＬ１のみを示している。また、上記メモリ容
量Ｃｍと画素容量Ｃｐの画素電極４との間に第２のＴＦ
Ｔ素子２を接続して、この第２のＴＦＴ素子２によって
メモリ容量Ｃｍに蓄積された電荷を画素電極４に供給す
るか否かを制御している。また、上記画素電極４を、上
記対向電極３１と同電位の配線５に第３のＴＦＴ素子３
によって接続して、この第３のＴＦＴ素子３によって画
素電極４の電荷を放電するか否か制御するようにしてい
る。
Ｃｍとの間に第１のＴＦＴ素子１を接続して、この第１
のＴＦＴ素子１によってメモリ容量Ｃｍに信号線ＳＬ１
から電荷を供給するか否かを制御している。なお、上記
信号線ＳＬ１，・・・は複数本あるが、図２では一列目
の信号線ＳＬ１のみを示している。また、上記メモリ容
量Ｃｍと画素容量Ｃｐの画素電極４との間に第２のＴＦ
Ｔ素子２を接続して、この第２のＴＦＴ素子２によって
メモリ容量Ｃｍに蓄積された電荷を画素電極４に供給す
るか否かを制御している。また、上記画素電極４を、上
記対向電極３１と同電位の配線５に第３のＴＦＴ素子３
によって接続して、この第３のＴＦＴ素子３によって画
素電極４の電荷を放電するか否か制御するようにしてい
る。
【００２５】上記メモリ容量Ｃｍは０．５ｐＦに設計し
た。また、白表示時の画素容量（液晶容量）Ｃｐは０．
０６５ｐＦ、黒表示時の画素容量（液晶容量）Ｃｐは
０．１２ｐＦであった。この液晶の基礎特性は図１４、
１５に示す通りである。信号電圧は、電荷量が保存する
ことに基づいて、次式から設定した。 Ｃｍ×Ｖｓ＝（Ｃｍ＋Ｃｐ）×Ｖｌｃ Ｃｍ：メモリ容量 Ｖｓ：信号電圧 Ｃｐ：画素容量（液晶容量） Ｖｌｃ：液晶印加電圧 例えば、白、黒表示の場合は となるように設定した。
た。また、白表示時の画素容量（液晶容量）Ｃｐは０．
０６５ｐＦ、黒表示時の画素容量（液晶容量）Ｃｐは
０．１２ｐＦであった。この液晶の基礎特性は図１４、
１５に示す通りである。信号電圧は、電荷量が保存する
ことに基づいて、次式から設定した。 Ｃｍ×Ｖｓ＝（Ｃｍ＋Ｃｐ）×Ｖｌｃ Ｃｍ：メモリ容量 Ｖｓ：信号電圧 Ｃｐ：画素容量（液晶容量） Ｖｌｃ：液晶印加電圧 例えば、白、黒表示の場合は となるように設定した。
【００２６】駆動手順を以下に示す。信号電圧Ｖｓを所
定のメモリ容量Ｃｍに印加する際、例えば１行目の走査
線ＧＬ１を＋１５Ｖになるようにした。このとき、第
１、第３のＴＦＴ素子１，３はオン（導通）状態にな
り、第２のＴＦＴ素子２はオフ（非導通）状態になる。
定のメモリ容量Ｃｍに印加する際、例えば１行目の走査
線ＧＬ１を＋１５Ｖになるようにした。このとき、第
１、第３のＴＦＴ素子１，３はオン（導通）状態にな
り、第２のＴＦＴ素子２はオフ（非導通）状態になる。
【００２７】したがって、信号電圧Ｖｓが信号線ＳＬ１
より第１のＴＦＴ素子１を介してメモリ容量Ｃｍに印加
されて、メモリ容量Ｃｍは信号電圧Ｖｓに達するまで充
電される。また、これと同時に、画素容量（液晶容量）
Ｃｐの電荷が第３のＴＦＴ素子３を介して放電されて、
画素電極（液晶電極）４の電位が対向電極３１の電位と
同電位になるまで画素容量Ｃｐの電荷が放電される。
より第１のＴＦＴ素子１を介してメモリ容量Ｃｍに印加
されて、メモリ容量Ｃｍは信号電圧Ｖｓに達するまで充
電される。また、これと同時に、画素容量（液晶容量）
Ｃｐの電荷が第３のＴＦＴ素子３を介して放電されて、
画素電極（液晶電極）４の電位が対向電極３１の電位と
同電位になるまで画素容量Ｃｐの電荷が放電される。
【００２８】一方、このとき、他の走査線ＧＬ２，ＧＬ
３，・・・はすべて−１５Ｖになるようにしている。こ
れらの走査線ＧＬ２，ＧＬ３，・・・の行において、第
２のＴＦＴ素子２，２，・・・はオン（導通）状態にな
り、第１、第３のＴＦＴ素子１，１，１，・・・；３，
３，３，・・・はオフ（非導通）状態になる。したがっ
て、上記メモリ容量Ｃｍに蓄積された電荷が画素容量Ｃ
ｐへ移動し、液晶は電圧変化に伴い配向状態を変化させ
る。
３，・・・はすべて−１５Ｖになるようにしている。こ
れらの走査線ＧＬ２，ＧＬ３，・・・の行において、第
２のＴＦＴ素子２，２，・・・はオン（導通）状態にな
り、第１、第３のＴＦＴ素子１，１，１，・・・；３，
３，３，・・・はオフ（非導通）状態になる。したがっ
て、上記メモリ容量Ｃｍに蓄積された電荷が画素容量Ｃ
ｐへ移動し、液晶は電圧変化に伴い配向状態を変化させ
る。
【００２９】この動作を全走査線ＧＬ１，ＧＬ２，ＧＬ
３，・・・に対して順次行なった。つまり、全走査線Ｇ
Ｌ１，ＧＬ２，ＧＬ３，・・・を順次走査した。
３，・・・に対して順次行なった。つまり、全走査線Ｇ
Ｌ１，ＧＬ２，ＧＬ３，・・・を順次走査した。
【００３０】このようにした場合、非選択走査線は常に
−１５Ｖであるため、第２のＴＦＴ素子２のみがオン
（導通）状態である。したがって、第３のＴＦＴ素子３
を介する放電により既に対向電極３１と同電位になって
いる画素容量Ｃｐへ、非選択期間中ずっと、メモリ容量
Ｃｍの電荷が移動して、液晶が電圧変化に伴って配向状
態を変化させ、ついには、メモリ容量Ｃｍの電圧と画素
容量Ｃｐの電圧が等しく、かつ、液晶の応答が完了した
ところで、平衡状態になった。このときの液晶の配向状
態は、前フレーム時の液晶の配向状態によらず、信号電
圧Ｖｓのみによって一意に決まる配向状態であった。
−１５Ｖであるため、第２のＴＦＴ素子２のみがオン
（導通）状態である。したがって、第３のＴＦＴ素子３
を介する放電により既に対向電極３１と同電位になって
いる画素容量Ｃｐへ、非選択期間中ずっと、メモリ容量
Ｃｍの電荷が移動して、液晶が電圧変化に伴って配向状
態を変化させ、ついには、メモリ容量Ｃｍの電圧と画素
容量Ｃｐの電圧が等しく、かつ、液晶の応答が完了した
ところで、平衡状態になった。このときの液晶の配向状
態は、前フレーム時の液晶の配向状態によらず、信号電
圧Ｖｓのみによって一意に決まる配向状態であった。
【００３１】白表示から黒表示に変化させた場合におい
て、時間の経過に対する液晶印加電圧の変化を図３に、
時間の経過に対する液晶の透過率の変化を図４に示す。
この実施形態１の特性を示す図３，４と従来の液晶表示
装置の特性を示す図１６，１７とを比較するとよく分か
るように、この実施形態１によると、前フレームの影響
を受けない液晶印加電圧、透過率を得ることができ、残
像現象を減少することができた。すなわち、この実施形
態１によると、映像がめまぐるしく変化する場合におい
ても、前のフレームに全く影響のされない映像を毎フレ
ーム表示することができ、従来の残像現象をなくするこ
とができた。
て、時間の経過に対する液晶印加電圧の変化を図３に、
時間の経過に対する液晶の透過率の変化を図４に示す。
この実施形態１の特性を示す図３，４と従来の液晶表示
装置の特性を示す図１６，１７とを比較するとよく分か
るように、この実施形態１によると、前フレームの影響
を受けない液晶印加電圧、透過率を得ることができ、残
像現象を減少することができた。すなわち、この実施形
態１によると、映像がめまぐるしく変化する場合におい
ても、前のフレームに全く影響のされない映像を毎フレ
ーム表示することができ、従来の残像現象をなくするこ
とができた。
【００３２】なお、上記実施形態１ではＴＦＴ基板２０
に石英ガラスを用いたが、これに限らず、シリコンウエ
ハー、その他のガラスなどを用いてもよい。
に石英ガラスを用いたが、これに限らず、シリコンウエ
ハー、その他のガラスなどを用いてもよい。
【００３３】また、上記実施形態１では、第１，２，３
のＴＦＴ素子１，２，３を高温多結晶シリコンを用いて
形成したが、これに限らず、結晶シリコン、低温多結晶
シリコンなどを用いて形成してもよい。
のＴＦＴ素子１，２，３を高温多結晶シリコンを用いて
形成したが、これに限らず、結晶シリコン、低温多結晶
シリコンなどを用いて形成してもよい。
【００３４】また、上記実施形態１では、ＴＮモードの
液晶を用いたが、これに限らず、電圧により誘電率変
化、分極率変化を伴うあらゆるモードの液晶を用いるこ
とができる。
液晶を用いたが、これに限らず、電圧により誘電率変
化、分極率変化を伴うあらゆるモードの液晶を用いるこ
とができる。
【００３５】（実施形態２）この実施形態２は、図５に
示すように、第１、３のＴＦＴ素子１１，１３をエンハ
ンストメントタイプのp型ＭＯＳで構成し、第２のＴＦ
Ｔ素子１２をエンハンストメントタイプのn型ＭＯＳに
より構成した点のみが、図２に示す実施形態１と異な
る。図５において、図２に示す実施形態１の構成部と同
一構成部は、同一参照番号を付して説明を省略する。
示すように、第１、３のＴＦＴ素子１１，１３をエンハ
ンストメントタイプのp型ＭＯＳで構成し、第２のＴＦ
Ｔ素子１２をエンハンストメントタイプのn型ＭＯＳに
より構成した点のみが、図２に示す実施形態１と異な
る。図５において、図２に示す実施形態１の構成部と同
一構成部は、同一参照番号を付して説明を省略する。
【００３６】走査線ＧＬ１，ＧＬ２，ＧＬ３，・・・の
うちの１つを選択するときは、その選択走査線を−１５
Ｖに、非選択走査線はすべて＋１５Ｖになるようにし、
信号電圧は実施形態１と同じようにする。
うちの１つを選択するときは、その選択走査線を−１５
Ｖに、非選択走査線はすべて＋１５Ｖになるようにし、
信号電圧は実施形態１と同じようにする。
【００３７】このときも、実施形態１と同様に、液晶の
配向状態は前のフレーム時の液晶の配向状態によらず、
信号電圧によつてのみ一意に決まる配向状態を得ること
ができた。
配向状態は前のフレーム時の液晶の配向状態によらず、
信号電圧によつてのみ一意に決まる配向状態を得ること
ができた。
【００３８】したがって、映像がめまぐるしく変化する
場合においても、前のフレームに全く影響のされない映
像を毎フレーム表示することができ、従来の残像現象を
大きく改善することができた。
場合においても、前のフレームに全く影響のされない映
像を毎フレーム表示することができ、従来の残像現象を
大きく改善することができた。
【００３９】（実施形態３）図６はこの実施形態３の等
価回路図である。この等価回路図において、図２に示す
実施形態１と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。この実施形
態３では、第１、第２、第３のＴＦＴ素子１，２，３の
ゲート電極と走査線ＧＬ１，ＧＬ２，ＧＬ３，・・・と
の接続の仕方が、図２に示す実施形態１と異なる。
価回路図である。この等価回路図において、図２に示す
実施形態１と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。この実施形
態３では、第１、第２、第３のＴＦＴ素子１，２，３の
ゲート電極と走査線ＧＬ１，ＧＬ２，ＧＬ３，・・・と
の接続の仕方が、図２に示す実施形態１と異なる。
【００４０】例えば、信号線ＳＬ１と走査線ＧＬ１との
交差部において、第１、第２のＴＦＴ素子１，２のゲー
ト電極を走査線ＧＬ２に接続する一方、第３のＴＦＴ素
子３のゲート電極を走査線ＧＬ１に接続している。同様
に、信号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，Ｇ
Ｌ３，・・・との各交差部において、第１、第２のＴＦ
Ｔ素子１，２のゲート電極を図６において下側の走査線
ＧＬに接続する一方、第３のＴＦＴ素子３のゲート電極
を上側の走査線ＧＬに接続している。
交差部において、第１、第２のＴＦＴ素子１，２のゲー
ト電極を走査線ＧＬ２に接続する一方、第３のＴＦＴ素
子３のゲート電極を走査線ＧＬ１に接続している。同様
に、信号線ＳＬ１，・・・と走査線ＧＬ１，ＧＬ２，Ｇ
Ｌ３，・・・との各交差部において、第１、第２のＴＦ
Ｔ素子１，２のゲート電極を図６において下側の走査線
ＧＬに接続する一方、第３のＴＦＴ素子３のゲート電極
を上側の走査線ＧＬに接続している。
【００４１】次に、駆動手順を説明する。信号電圧Ｖｓ
を所定のメモリ容量Ｃｍに印加する際、そのメモリ容量
Ｃｍに対して走査方向の前後両側にある２本の走査線Ｇ
Ｌを選択して＋１５Ｖになるようにし、それ以外の走査
線ＧＬを−１５Ｖになるようにする。そして、走査線Ｇ
Ｌ１，ＧＬ２，・・・の走査方向は、図６において、上
側の走査線ＧＬから下側の走査線ＧＬに向かって走査す
るとする。
を所定のメモリ容量Ｃｍに印加する際、そのメモリ容量
Ｃｍに対して走査方向の前後両側にある２本の走査線Ｇ
Ｌを選択して＋１５Ｖになるようにし、それ以外の走査
線ＧＬを−１５Ｖになるようにする。そして、走査線Ｇ
Ｌ１，ＧＬ２，・・・の走査方向は、図６において、上
側の走査線ＧＬから下側の走査線ＧＬに向かって走査す
るとする。
【００４２】今、説明の便宜上、１行目の画素を選択し
て走査線ＧＬ１，ＧＬ２を＋１５Ｖになるようにし、そ
れ以外の走査線ＧＬ３，ＧＬ４，・・・を−１５Ｖにな
るようにした状態から、２行目の画素を選択して走査線
ＧＬ２，ＧＬ３を選択して＋１５Ｖになるようにし、そ
れ以外の走査線ＧＬ１，ＧＬ４，・・・を−１５Ｖにな
るようにしたときについて、２行目の画素に着目して説
明する。
て走査線ＧＬ１，ＧＬ２を＋１５Ｖになるようにし、そ
れ以外の走査線ＧＬ３，ＧＬ４，・・・を−１５Ｖにな
るようにした状態から、２行目の画素を選択して走査線
ＧＬ２，ＧＬ３を選択して＋１５Ｖになるようにし、そ
れ以外の走査線ＧＬ１，ＧＬ４，・・・を−１５Ｖにな
るようにしたときについて、２行目の画素に着目して説
明する。
【００４３】１行目の画素を選択しているときには、２
行目の画素に係る走査線ＧＬ２は＋１５Ｖになってお
り、走査線ＧＬ３は−１５Ｖになっている。
行目の画素に係る走査線ＧＬ２は＋１５Ｖになってお
り、走査線ＧＬ３は−１５Ｖになっている。
【００４４】したがって、この２行目の画素において
は、n型ＭＯＳから構成される第１のＴＦＴ素子１は、
そのゲート電極が−１５Ｖの走査線ＧＬ３に接続されて
いるから、オフ（非導通）状態になり、また、n型ＭＯ
Ｓから構成される第３のＴＦＴ素子３は、そのゲート電
極が＋１５Ｖの走査線ＧＬ２に接続されているから、オ
ン（導通）状態になり、一方、ｐ型ＭＯＳから構成され
る第２のＴＦＴ素子２は、そのゲート電極が−１５Ｖの
走査線ＧＬ３に接続されているから、オン（導通）状態
になる。
は、n型ＭＯＳから構成される第１のＴＦＴ素子１は、
そのゲート電極が−１５Ｖの走査線ＧＬ３に接続されて
いるから、オフ（非導通）状態になり、また、n型ＭＯ
Ｓから構成される第３のＴＦＴ素子３は、そのゲート電
極が＋１５Ｖの走査線ＧＬ２に接続されているから、オ
ン（導通）状態になり、一方、ｐ型ＭＯＳから構成され
る第２のＴＦＴ素子２は、そのゲート電極が−１５Ｖの
走査線ＧＬ３に接続されているから、オン（導通）状態
になる。
【００４５】したがって、１行目の画素を選択している
ときには、この２行目の画素においては、第１のＴＦＴ
素子１がオフ状態で、第２、第３のＴＦＴ素子２，３が
オン状態であるから、メモリ容量Ｃｍおよび画素容量
（液晶容量）Ｃｐの電荷が第２、第３のＴＦＴ素子２、
３および配線５を介して放電される。
ときには、この２行目の画素においては、第１のＴＦＴ
素子１がオフ状態で、第２、第３のＴＦＴ素子２，３が
オン状態であるから、メモリ容量Ｃｍおよび画素容量
（液晶容量）Ｃｐの電荷が第２、第３のＴＦＴ素子２、
３および配線５を介して放電される。
【００４６】次に、２行目の画素を選択して走査線ＧＬ
２，ＧＬ３を＋１５Ｖになるようにし、それ以外の走査
線ＧＬ１，ＧＬ４，・・・を−１５Ｖになるようにした
とする。
２，ＧＬ３を＋１５Ｖになるようにし、それ以外の走査
線ＧＬ１，ＧＬ４，・・・を−１５Ｖになるようにした
とする。
【００４７】そうすると、２行目の画素のn型ＭＯＳか
ら構成される第１のＴＦＴ素子１は、そのゲート電極が
＋１５Ｖの走査線ＧＬ３に接続されているから、オン
（導通）状態になり、また、２行目のn型ＭＯＳから構
成される第３のＴＦＴ素子３も、そのゲート電極が＋１
５Ｖの走査線ＧＬ２に接続されているから、オン（導
通）状態になり、一方、２行目の画素のｐ型ＭＯＳから
構成される第２のＴＦＴ素子２は、そのゲート電極が＋
１５Ｖの走査線ＧＬ３に接続されているから、オフ（非
導通）状態になる。
ら構成される第１のＴＦＴ素子１は、そのゲート電極が
＋１５Ｖの走査線ＧＬ３に接続されているから、オン
（導通）状態になり、また、２行目のn型ＭＯＳから構
成される第３のＴＦＴ素子３も、そのゲート電極が＋１
５Ｖの走査線ＧＬ２に接続されているから、オン（導
通）状態になり、一方、２行目の画素のｐ型ＭＯＳから
構成される第２のＴＦＴ素子２は、そのゲート電極が＋
１５Ｖの走査線ＧＬ３に接続されているから、オフ（非
導通）状態になる。
【００４８】したがって、信号電圧Ｖｓが信号線ＳＬ１
より２行目の画素の第１のＴＦＴ素子１を介してメモリ
容量Ｃｍに印加されて、メモリ容量Ｃｍは充電される。
また、これと同時に、２行目に画素容量（液晶容量）Ｃ
ｐの電荷が第３のＴＦＴ素子３および配線５を介して放
電されて、画素電極（液晶電極）４の電位が対向電極３
１（図１参照）の電位と同電位になるまで、画素容量Ｃ
ｐの電荷が放電される。この放電は、先に述べたように
１行目の画素を選択しているときにも行っているから、
２回にわたって放電を行うことになり、完全に放電を行
うことができる。特に、第２、第３のＴＦＴ素子２，３
を小さくして、開口率を高めようとした場合に、第２、
第３のＴＦＴ素子２，３の放電能力を補うことができ
る。
より２行目の画素の第１のＴＦＴ素子１を介してメモリ
容量Ｃｍに印加されて、メモリ容量Ｃｍは充電される。
また、これと同時に、２行目に画素容量（液晶容量）Ｃ
ｐの電荷が第３のＴＦＴ素子３および配線５を介して放
電されて、画素電極（液晶電極）４の電位が対向電極３
１（図１参照）の電位と同電位になるまで、画素容量Ｃ
ｐの電荷が放電される。この放電は、先に述べたように
１行目の画素を選択しているときにも行っているから、
２回にわたって放電を行うことになり、完全に放電を行
うことができる。特に、第２、第３のＴＦＴ素子２，３
を小さくして、開口率を高めようとした場合に、第２、
第３のＴＦＴ素子２，３の放電能力を補うことができ
る。
【００４９】次に、３行目の画素を選択したとすると、
２行目の画素に係る走査線ＧＬ２は−１５Ｖになり、走
査線ＧＬ３は＋１５Ｖになる。
２行目の画素に係る走査線ＧＬ２は−１５Ｖになり、走
査線ＧＬ３は＋１５Ｖになる。
【００５０】したがって、この２行目の画素において
は、n型ＭＯＳから構成される第１のＴＦＴ素子１は、
そのゲート電極が＋１５Ｖの走査線ＧＬ３に接続されて
いるから、オン（導通）状態になり、また、n型ＭＯＳ
から構成される第３のＴＦＴ素子３は、そのゲート電極
が−１５Ｖの走査線ＧＬ２に接続されているから、オフ
（非導通）状態になり、一方、ｐ型ＭＯＳから構成され
る第２のＴＦＴ素子２は、そのゲート電極が＋１５Ｖの
走査線ＧＬ３に接続されているから、オフ（非導通）状
態になる。
は、n型ＭＯＳから構成される第１のＴＦＴ素子１は、
そのゲート電極が＋１５Ｖの走査線ＧＬ３に接続されて
いるから、オン（導通）状態になり、また、n型ＭＯＳ
から構成される第３のＴＦＴ素子３は、そのゲート電極
が−１５Ｖの走査線ＧＬ２に接続されているから、オフ
（非導通）状態になり、一方、ｐ型ＭＯＳから構成され
る第２のＴＦＴ素子２は、そのゲート電極が＋１５Ｖの
走査線ＧＬ３に接続されているから、オフ（非導通）状
態になる。
【００５１】したがって、２行目の画素においては、信
号電圧Ｖｓが信号線ＳＬ１より第１のＴＦＴ素子１を介
してメモリ容量Ｃｍに印加されて、メモリ容量Ｃｍは信
号電圧Ｖｓに達するまで充電される。このメモリ容量Ｃ
ｍへの充電は、先に述べたように、２行目の画素を選択
しているときにも既に行っているから、結局、メモリ容
量Ｃｍへの充電動作は２回行ったことになる。したがっ
て、メモリ容量Ｃｍへの充電をより確実に行うことがで
きる。特に、第１のＴＦＴ素子１を小さくして、開口率
を高めようとした場合に、第１のＴＦＴ素子１の充電能
力を補うことができる。
号電圧Ｖｓが信号線ＳＬ１より第１のＴＦＴ素子１を介
してメモリ容量Ｃｍに印加されて、メモリ容量Ｃｍは信
号電圧Ｖｓに達するまで充電される。このメモリ容量Ｃ
ｍへの充電は、先に述べたように、２行目の画素を選択
しているときにも既に行っているから、結局、メモリ容
量Ｃｍへの充電動作は２回行ったことになる。したがっ
て、メモリ容量Ｃｍへの充電をより確実に行うことがで
きる。特に、第１のＴＦＴ素子１を小さくして、開口率
を高めようとした場合に、第１のＴＦＴ素子１の充電能
力を補うことができる。
【００５２】次に、図示しない４行目の画素を選択した
とすると、２行目の画素に係る走査線ＧＬ２，ＧＬ３は
−１５Ｖになる。
とすると、２行目の画素に係る走査線ＧＬ２，ＧＬ３は
−１５Ｖになる。
【００５３】そうすると、２行目の画素の第２のＴＦＴ
素子２は、−１５Ｖの走査線ＧＬ３にゲート電極が接続
されているから、オン（導通）状態になり、一方、第１
のＴＦＴ素子１は、−１５Ｖの走査線ＧＬ３にゲート電
極が接続されているから、オフ（非導通）状態になり、
また、第３のＴＦＴ素子３も、−１５Ｖの走査線ＧＬ２
にゲート電極が接続されているから、オフ（非導通）状
態になる。したがって、上記メモリ容量Ｃｍに蓄積され
た電荷が画素容量Ｃｐへ移動し、液晶は電圧変化に伴い
配向状態を変化させる。
素子２は、−１５Ｖの走査線ＧＬ３にゲート電極が接続
されているから、オン（導通）状態になり、一方、第１
のＴＦＴ素子１は、−１５Ｖの走査線ＧＬ３にゲート電
極が接続されているから、オフ（非導通）状態になり、
また、第３のＴＦＴ素子３も、−１５Ｖの走査線ＧＬ２
にゲート電極が接続されているから、オフ（非導通）状
態になる。したがって、上記メモリ容量Ｃｍに蓄積され
た電荷が画素容量Ｃｐへ移動し、液晶は電圧変化に伴い
配向状態を変化させる。
【００５４】この動作を、全走査線ＧＬ１，ＧＬ２，Ｇ
Ｌ３，・・・を隣り合う２本ずつ選択して順次行なっ
た。つまり、全走査線ＧＬ１，ＧＬ２，ＧＬ３，・・・
を順次隣り合う２本ずつ走査した。
Ｌ３，・・・を隣り合う２本ずつ選択して順次行なっ
た。つまり、全走査線ＧＬ１，ＧＬ２，ＧＬ３，・・・
を順次隣り合う２本ずつ走査した。
【００５５】このようにした場合、非選択走査線は常に
−１５Ｖであるため、選択した行の１つおいて前後両側
の行の画素においては、第２のＴＦＴ素子２のみがオン
（導通）状態である。したがって、第３のＴＦＴ素子３
を介する放電により既に対向電極３１と同電位になって
いる画素容量Ｃｐへ、非選択期間中ずっと、メモリ容量
Ｃｍの電荷が移動して、液晶が電圧変化に伴って配向状
態を変化させ、ついには、メモリ容量Ｃｍの電圧と画素
容量Ｃｐの電圧が等しく、かつ、液晶の応答が完了した
ところで、平衡状態になった。このときの液晶の配向状
態は前フレーム時の液晶の配向状態によらず、信号電圧
Ｖｓによってのみ一意に決まる配向状態である。したが
って、前フレームの影響を受けない液晶印加電圧、透過
率を得ることができ、残像現象を減少することができ
た。すなわち、この実施形態１によると、映像がめまぐ
るしく変化する場合においても、前のフレームに全く影
響のされない映像を毎フレーム表示することができ、従
来の残像現象をなくすることができた。
−１５Ｖであるため、選択した行の１つおいて前後両側
の行の画素においては、第２のＴＦＴ素子２のみがオン
（導通）状態である。したがって、第３のＴＦＴ素子３
を介する放電により既に対向電極３１と同電位になって
いる画素容量Ｃｐへ、非選択期間中ずっと、メモリ容量
Ｃｍの電荷が移動して、液晶が電圧変化に伴って配向状
態を変化させ、ついには、メモリ容量Ｃｍの電圧と画素
容量Ｃｐの電圧が等しく、かつ、液晶の応答が完了した
ところで、平衡状態になった。このときの液晶の配向状
態は前フレーム時の液晶の配向状態によらず、信号電圧
Ｖｓによってのみ一意に決まる配向状態である。したが
って、前フレームの影響を受けない液晶印加電圧、透過
率を得ることができ、残像現象を減少することができ
た。すなわち、この実施形態１によると、映像がめまぐ
るしく変化する場合においても、前のフレームに全く影
響のされない映像を毎フレーム表示することができ、従
来の残像現象をなくすることができた。
【００５６】この実施形態３によれば、隣り合う前後２
本の走査線ＧＬを選択して、走査を行うので、最終的に
はメモリ容量Ｃｍへの充電動作が２回行なうことにな
り、確実にメモリ容量Ｃｍに充電を行うことができる。
したがって、１回ではメモリ容量Ｃｍに十分に充電が行
なえない場合でも、実施形態３の駆動方法によれば、よ
り確実なメモリ容量Ｃｍに充電を行なうことができる。
特に、この駆動方法は、ＴＦＴ素子を小さくして開口率
を高くした場合に、ＴＦＴ素子の充電能力、放電能力を
補うので、効果がある。
本の走査線ＧＬを選択して、走査を行うので、最終的に
はメモリ容量Ｃｍへの充電動作が２回行なうことにな
り、確実にメモリ容量Ｃｍに充電を行うことができる。
したがって、１回ではメモリ容量Ｃｍに十分に充電が行
なえない場合でも、実施形態３の駆動方法によれば、よ
り確実なメモリ容量Ｃｍに充電を行なうことができる。
特に、この駆動方法は、ＴＦＴ素子を小さくして開口率
を高くした場合に、ＴＦＴ素子の充電能力、放電能力を
補うので、効果がある。
【００５７】（実施形態４）図７はこの実施形態４の等
価回路図である。この等価回路図において、図６に示す
実施形態３と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。上記実施形
態３では、各行の画素の第１のＴＦＴ素子１のゲート電
極を図６において下方の走査線ＧＬに接続しているが、
実施形態４では、各行の画素の第１のＴＦＴ素子１のゲ
ート電極を図７において上方の走査線ＧＬに接続してい
る。実施形態３と４の相違はこの点のみである。
価回路図である。この等価回路図において、図６に示す
実施形態３と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。上記実施形
態３では、各行の画素の第１のＴＦＴ素子１のゲート電
極を図６において下方の走査線ＧＬに接続しているが、
実施形態４では、各行の画素の第１のＴＦＴ素子１のゲ
ート電極を図７において上方の走査線ＧＬに接続してい
る。実施形態３と４の相違はこの点のみである。
【００５８】駆動方法は、隣り合う２本の走査線ＧＬず
つ選択して、＋１５Ｖを印可し、他の非選択の走査線Ｇ
Ｌには、−１５Ｖを印可する。動作は、過渡時が僅かに
異なるが、選択および非選択の行において実施形態３と
同様である。
つ選択して、＋１５Ｖを印可し、他の非選択の走査線Ｇ
Ｌには、−１５Ｖを印可する。動作は、過渡時が僅かに
異なるが、選択および非選択の行において実施形態３と
同様である。
【００５９】（実施形態５）図８はこの実施形態５の等
価回路図である。この等価回路図において、図７に示す
実施形態４と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。上記実施形
態４では、各行の画素の第３のＴＦＴ素子３のゲート電
極を図７において上方の走査線ＧＬに接続しているが、
実施形態５では、各行の画素の第３のＴＦＴ素子３のゲ
ート電極を図８において下方の走査線ＧＬに接続してい
る。実施形態４と５の相違はこの点のみである。
価回路図である。この等価回路図において、図７に示す
実施形態４と同一構成部は同一参照番号を付して説明を
省略し、異なる構成のみを以下に説明する。上記実施形
態４では、各行の画素の第３のＴＦＴ素子３のゲート電
極を図７において上方の走査線ＧＬに接続しているが、
実施形態５では、各行の画素の第３のＴＦＴ素子３のゲ
ート電極を図８において下方の走査線ＧＬに接続してい
る。実施形態４と５の相違はこの点のみである。
【００６０】駆動方法は、隣り合う２本の走査線ＧＬず
つ選択して、＋１５Ｖを印可し、他の非選択の走査線Ｇ
Ｌには、−１５Ｖを印可する。動作は、過渡時が僅かに
異なるが、選択および非選択の行において実施形態４と
同様である。
つ選択して、＋１５Ｖを印可し、他の非選択の走査線Ｇ
Ｌには、−１５Ｖを印可する。動作は、過渡時が僅かに
異なるが、選択および非選択の行において実施形態４と
同様である。
【００６１】（実施形態６）図９はこの実施形態６の等
価回路図である。図２に示す実施形態１では、画素容量
Ｃｐを液晶容量そのもので形成しているのに対して、こ
の図９に示す実施形態９では、画素容量Ｃｐを、互いに
並列の接続した液晶容量Ｃｌｐと補助容量Ｃｓとにより
構成した。すなわち、画素容量Ｃｐ＝液晶容量Ｃｌｐ＋
補助容量Ｃｓとなるようにした。上記補助容量Ｃｓは、
０．２ｐＦにした。
価回路図である。図２に示す実施形態１では、画素容量
Ｃｐを液晶容量そのもので形成しているのに対して、こ
の図９に示す実施形態９では、画素容量Ｃｐを、互いに
並列の接続した液晶容量Ｃｌｐと補助容量Ｃｓとにより
構成した。すなわち、画素容量Ｃｐ＝液晶容量Ｃｌｐ＋
補助容量Ｃｓとなるようにした。上記補助容量Ｃｓは、
０．２ｐＦにした。
【００６２】このとき、
となり、第２のＴＦＴ素子２のドレインと走査線との寄
生容量が大きい場合に、液晶の印加電圧の変動を抑制す
ることができた。
生容量が大きい場合に、液晶の印加電圧の変動を抑制す
ることができた。
【００６３】また、この実施形態６では、実施形態１と
比較して信号電圧Ｖｓを下げることができた。残像に関
する効果は実施形態１となんら変わることがなかった。
図１０に示す変形例は、図６に示す実施形態３の画素容
量Ｃｐを、液晶容量Ｃｌｐと補助容量Ｃｓとで構成した
ものであり、図１１に示す変形例は、図７に示す実施形
態４の画素容量Ｃｐを、液晶容量Ｃｌｐと補助容量Ｃｓ
で構成したものであり、図１２に示す変形例は、図８に
示す実施形態５の画素容量Ｃｐを液晶容量Ｃｌｐと補助
容量Ｃｓとで構成したものである。これらの変形例にお
いても、実施形態６と同様に補助容量Ｃｓの効果が得ら
れた。
比較して信号電圧Ｖｓを下げることができた。残像に関
する効果は実施形態１となんら変わることがなかった。
図１０に示す変形例は、図６に示す実施形態３の画素容
量Ｃｐを、液晶容量Ｃｌｐと補助容量Ｃｓとで構成した
ものであり、図１１に示す変形例は、図７に示す実施形
態４の画素容量Ｃｐを、液晶容量Ｃｌｐと補助容量Ｃｓ
で構成したものであり、図１２に示す変形例は、図８に
示す実施形態５の画素容量Ｃｐを液晶容量Ｃｌｐと補助
容量Ｃｓとで構成したものである。これらの変形例にお
いても、実施形態６と同様に補助容量Ｃｓの効果が得ら
れた。
【００６４】（実施形態７）この実施形態７は、図２に
示す実施形態１と同じ回路構成を用いるが、図示しない
走査制御回路を用いて行う駆動方法が異なるものであ
る。以下、図２を援用して、駆動方法を説明する。
示す実施形態１と同じ回路構成を用いるが、図示しない
走査制御回路を用いて行う駆動方法が異なるものであ
る。以下、図２を援用して、駆動方法を説明する。
【００６５】走査線ＧＬ１，ＧＬ２，・・・を走査する
ときには、走査線ＧＬ１，ＧＬ２，・・・のうちの１つ
を選択して＋１５Ｖとし、それ以外の全ての走査線ＧＬ
は０Ｖとなるようにした。このようにして、全走査線Ｇ
Ｌ１，ＧＬ２，・・・を順次走査することにより、全画
素のメモリ容量Ｃｍにそれぞれ所定の信号電圧Ｖｓを書
き込むことができ、同時に画素容量Ｃｐは放電させるこ
とができた。
ときには、走査線ＧＬ１，ＧＬ２，・・・のうちの１つ
を選択して＋１５Ｖとし、それ以外の全ての走査線ＧＬ
は０Ｖとなるようにした。このようにして、全走査線Ｇ
Ｌ１，ＧＬ２，・・・を順次走査することにより、全画
素のメモリ容量Ｃｍにそれぞれ所定の信号電圧Ｖｓを書
き込むことができ、同時に画素容量Ｃｐは放電させるこ
とができた。
【００６６】その後、一斉に全走査線ＧＬ１，ＧＬ２，
・・・を−１５Ｖにした。すると、全ての第２のＴＦＴ
素子２がオン状態になり、全ての第１、第３のＴＦＴ素
子１，３がオフ状態になって、全画素において同時に画
素容量（液晶容量）Ｃｐに応答させることができた。
・・・を−１５Ｖにした。すると、全ての第２のＴＦＴ
素子２がオン状態になり、全ての第１、第３のＴＦＴ素
子１，３がオフ状態になって、全画素において同時に画
素容量（液晶容量）Ｃｐに応答させることができた。
【００６７】このようにして、前フレームに全く影響さ
れない信号電圧Ｖｓの書き込みと、全画素を同時に応答
させることとを両立させることができた。
れない信号電圧Ｖｓの書き込みと、全画素を同時に応答
させることとを両立させることができた。
【００６８】この実施形態７では、走査線ＧＬ１，ＧＬ
２，・・・を３値駆動しているため、０Ｖにて、n型Ｍ
ＯＳおよびp型ＭＯＳの両方の第１、第３、第２のＴＦ
Ｔ素子１，３；２を同時に非導通状態にする必要があ
り、第１、第２、第３のＴＦＴ素子１，２，３をエンハ
ンストメントタイプのＭＯＳにより構成している。この
ような０Ｖで非導通とする動作はデプッレションタイプ
のＭＯＳでは難しい。
２，・・・を３値駆動しているため、０Ｖにて、n型Ｍ
ＯＳおよびp型ＭＯＳの両方の第１、第３、第２のＴＦ
Ｔ素子１，３；２を同時に非導通状態にする必要があ
り、第１、第２、第３のＴＦＴ素子１，２，３をエンハ
ンストメントタイプのＭＯＳにより構成している。この
ような０Ｖで非導通とする動作はデプッレションタイプ
のＭＯＳでは難しい。
【００６９】実施形態１〜６については、必ずしもエン
ハンストメントタイプのＭＯＳを用いる必要はないが、
非選択時のリーク（オフ電流）をより効果的に防ぐため
には、エンハンストメントタイプのＭＯＳが適してい
る。
ハンストメントタイプのＭＯＳを用いる必要はないが、
非選択時のリーク（オフ電流）をより効果的に防ぐため
には、エンハンストメントタイプのＭＯＳが適してい
る。
【００７０】（実施形態８）この実施形態８は、図５に
示す実施形態２と同じ回路構成を用いるが、図示しない
走査制御回路を用いて行う駆動方法が異なるものであ
る。以下、図５を援用して、駆動方法を説明する。
示す実施形態２と同じ回路構成を用いるが、図示しない
走査制御回路を用いて行う駆動方法が異なるものであ
る。以下、図５を援用して、駆動方法を説明する。
【００７１】走査線ＧＬ１，ＧＬ２，・・・を走査する
ときには、走査線ＧＬ１，ＧＬ２，・・・のうちの１つ
を選択して−１５Ｖとし、それ以外の全ての走査線ＧＬ
は０Ｖとなるようにした。このようにして、全走査線Ｇ
Ｌ１，ＧＬ２，・・・を順次走査することにより、全画
素のメモリ容量Ｃｍにそれぞれ所定の信号電圧Ｖｓを書
き込むことができ、同時に画素容量Ｃｐは放電すること
ができた。
ときには、走査線ＧＬ１，ＧＬ２，・・・のうちの１つ
を選択して−１５Ｖとし、それ以外の全ての走査線ＧＬ
は０Ｖとなるようにした。このようにして、全走査線Ｇ
Ｌ１，ＧＬ２，・・・を順次走査することにより、全画
素のメモリ容量Ｃｍにそれぞれ所定の信号電圧Ｖｓを書
き込むことができ、同時に画素容量Ｃｐは放電すること
ができた。
【００７２】その後、一斉に全走査線ＧＬ１，ＧＬ２，
・・・を＋１５Ｖにした。すると、全ての第２のＴＦＴ
素子１２がオン状態になり、全ての第１、第３のＴＦＴ
素子１１，１３がオフ状態になって、全画素において同
時に画素容量（液晶容量）Ｃｐに応答させることができ
た。
・・・を＋１５Ｖにした。すると、全ての第２のＴＦＴ
素子１２がオン状態になり、全ての第１、第３のＴＦＴ
素子１１，１３がオフ状態になって、全画素において同
時に画素容量（液晶容量）Ｃｐに応答させることができ
た。
【００７３】このようにして、前フレームに全く影響さ
れない信号電圧Ｖｓの書き込みと、全画素を同時に応答
させることとを両立させることができた。
れない信号電圧Ｖｓの書き込みと、全画素を同時に応答
させることとを両立させることができた。
【００７４】この３値駆動する実施形態８でも、第１、
第２、第３のＴＦＴ素子１１，１２，１３をエンハンス
トメントタイプのＭＯＳにより構成して、０Ｖでｐ型お
よびｎ型ＭＯＳの両方のＴＦＴ素子１１，１３；１２が
同時に非導通状態になるようにしている。
第２、第３のＴＦＴ素子１１，１２，１３をエンハンス
トメントタイプのＭＯＳにより構成して、０Ｖでｐ型お
よびｎ型ＭＯＳの両方のＴＦＴ素子１１，１３；１２が
同時に非導通状態になるようにしている。
【００７５】（実施形態９）これまでの実施形態１〜８
において得ることができた液晶表示装置において、対向
基板３０のカラーフィルターがないもの（つまり、モノ
クロ液晶表示装置）を作成した。そして、この液晶表示
装置を、３原色を時分割表示するフィールド順次駆動方
式で駆動した。この液晶表示装置では、前フレームに全
く影響しない表示を作ることができるので、極めて高い
色純度が得られた。すなわち、極めて色純度の高いフィ
ールド順次駆動方式の液晶表示装置を得ることができ
た。
において得ることができた液晶表示装置において、対向
基板３０のカラーフィルターがないもの（つまり、モノ
クロ液晶表示装置）を作成した。そして、この液晶表示
装置を、３原色を時分割表示するフィールド順次駆動方
式で駆動した。この液晶表示装置では、前フレームに全
く影響しない表示を作ることができるので、極めて高い
色純度が得られた。すなわち、極めて色純度の高いフィ
ールド順次駆動方式の液晶表示装置を得ることができ
た。
【００７６】（実施形態１０）これまでの実施形態１〜
９において得ることができた液晶表示装置において、１
フレーム時間の最初の８．３５ｍｓの間に全画素の書き
込みを完了させて、１フレーム時間の最後の２．００ｍ
ｓの間にバックライトを点灯させた。
９において得ることができた液晶表示装置において、１
フレーム時間の最初の８．３５ｍｓの間に全画素の書き
込みを完了させて、１フレーム時間の最後の２．００ｍ
ｓの間にバックライトを点灯させた。
【００７７】このように、バックライトをある期間だけ
点灯させると、ＣＲＴ（陰極線管）と類似のパルス点灯
型の表示を得ることができ、動画表示において品位が向
上することが知られている。
点灯させると、ＣＲＴ（陰極線管）と類似のパルス点灯
型の表示を得ることができ、動画表示において品位が向
上することが知られている。
【００７８】このように、前フレームに全く依存しない
液晶表示装置を、バックライトを点滅させる方式にする
と、極めて高速動画表示に優れた液晶表示装置になる。
液晶表示装置を、バックライトを点滅させる方式にする
と、極めて高速動画表示に優れた液晶表示装置になる。
【００７９】
【発明の効果】以上より明らかなように、この発明の液
晶表示装置によれば、液晶の応答時の誘電率の変化に起
因する残像をなくして、前のフレームに全く影響されな
い画像を毎フレーム表示できて、画像の品質を向上でき
る。
晶表示装置によれば、液晶の応答時の誘電率の変化に起
因する残像をなくして、前のフレームに全く影響されな
い画像を毎フレーム表示できて、画像の品質を向上でき
る。
【図１】 この発明の実施形態１の液晶表示装置の断面
図である。
図である。
【図２】 上記実施形態１の等価回路図である。
【図３】 上記実施形態１において白表示から黒表示に
切り換えたときの時間−液晶印可電圧の特性を示すグラ
フである。
切り換えたときの時間−液晶印可電圧の特性を示すグラ
フである。
【図４】 上記実施形態１において白表示から黒表示に
切り換えたときの時間−透過率の特性を示すグラフであ
る。
切り換えたときの時間−透過率の特性を示すグラフであ
る。
【図５】 この発明の実施形態２の等価回路図である。
【図６】 この発明の実施形態３の等価回路図である。
【図７】 この発明の実施形態４の等価回路図である。
【図８】 この発明の実施形態５の等価回路図である。
【図９】 この発明の実施形態６の等価回路図である。
【図１０】 この発明の実施形態６の変形例の等価回路
図である。
図である。
【図１１】 この発明の実施形態６の変形例の等価回路
図である。
図である。
【図１２】 この発明の実施形態６の変形例の等価回路
図である。
図である。
【図１３】 従来の液晶表示装置の要部の等価回路図で
ある。
ある。
【図１４】 ＴＮ液晶の印可電圧−透過率の特性を示す
グラフである。
グラフである。
【図１５】 ＴＮ液晶の印可電圧−誘電率の特性を示す
グラフである。
グラフである。
【図１６】 従来の液晶表示装置において白表示から黒
表示に切り換えたときの時間−液晶印可電圧の特性を示
すグラフである。
表示に切り換えたときの時間−液晶印可電圧の特性を示
すグラフである。
【図１７】 従来の液晶表示装置において白表示から黒
表示に切り換えたときの時間−透過率の特性を示すグラ
フである。
表示に切り換えたときの時間−透過率の特性を示すグラ
フである。
ＳＬ１ 信号線
ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４ 走査線
Ｃｍ メモリ容量
Ｃｐ 画素容量
Ｃｌｃ 液晶容量
Ｃｓ 補助容量
１，１１ 第１のＴＦＴ素子
２，１２ 第２のＴＦＴ素子
３，１３ 第３のＴＦＴ素子
４ 画素電極
５ 配線
２０ ＴＦＴ基板
３０ 対向基板
３１ 対向電極
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/133 550
H04N 5/66 102
H04N 9/30
Claims (18)
- 【請求項１】複数の走査線と複数の信号線とが互いに交
差するように配置されると共に、上記走査線と信号線と
の各交差部ごとに画素電極、メモリ容量、第１、第２、
第３のＴＦＴ素子を有するＴＦＴ基板と、 対向電極を有する対向基板と、 上記ＴＦＴ基板と対向基板とに挟持される液晶層とを備
え、 上記第１、第２、第３のＴＦＴ素子のゲート電極は上記
走査線に接続され、 上記第１のＴＦＴ素子は、上記メモリ容量に上記信号線
から電荷を供給するか否かを制御し、 上記第２のＴＦＴ素子は、上記メモリ容量に蓄積された
電荷を上記画素電極に供給するか否かを制御し、 上記第３のＴＦＴ素子は、上記画素電極を所定の電位の
配線に接続するか否かを制御し、 上記第１、第２、第３のＴＦＴ素子が、１つのｎ型ＭＯ
Ｓと２つのｐ型ＭＯＳで構成されるか、あるいは、１つ
のｐ型ＭＯＳと２つのｎ型ＭＯＳで構成されることを特
徴とするアクティブマトリクス型液晶表示装置。 - 【請求項２】 請求項１に記載の液晶表示装置におい
て、同一の行にある第１のＴＦＴ素子のゲート電極はす
べて同一の走査線に接続され、 同一の行にある第２のＴＦＴ素子のゲート電極はすべて
同一の走査線に接続され、 同一の行にある第３のＴＦＴ素子のゲート電極はすべて
同一の走査線に接続されている液晶表示装置。 - 【請求項３】 請求項１または２に記載の液晶表示装置
において、上記走査線の非選択期間中は、 上記メモリ容量と画素電極が第２のＴＦＴ素子によって
導通状態にあり、 上記メモリ容量と信号線が第１のＴＦＴ素子によって非
導通状態にあり、 上記画素電極と上記配線が第３のＴＦＴ素子によって非
導通状態にある液晶表示装置。 - 【請求項４】 請求項１、２または３に記載の液晶表示
装置において、同一の画素を制御する上記第１、２、３
のＴＦＴ素子すべてが、同一の走査線によりゲート電極
にゲート電位が印加される液晶表示装置。 - 【請求項５】 請求項１、２または３に記載の液晶表示
装置において、同一の画素を制御する上記第１、２、３
のＴＦＴ素子のうち、第１、２のＴＦＴ素子が同―走査
線によりゲート電極にゲート電位が印加され、第３のＴ
ＦＴ素子が上記走査線に対して走査方向の前後どちらか
の走査線によりゲート電極にゲート電位を印加される液
晶表示装置。 - 【請求項６】 請求項１、２または３に記載の液晶表示
装置において、同一の画素を制御する上記第１、２、３
のＴＦＴ素子のうち、第１、３のＴＦＴ素子が同―走査
線によりゲート電極にゲート電位が印加され、第２のＴ
ＦＴ素子が上記走査線に対して走査方向の前後どちらか
の走査線によりゲート電極にゲート電位を印加される液
晶表示装置。 - 【請求項７】 請求項１、２または３に記載の液晶表示
装置において、同一の画素を制御する上記第１、２、３
のＴＦＴ素子のうち、第１のＴＦＴ素子が１つの走査線
によりゲート電極にゲート電位が印加され、第２および
第３のＴＦＴ素子が上記走査線に対して走査方向の前後
どちらかの走査線によりゲート電極にゲート電位を印加
される液晶表示装置。 - 【請求項８】 請求項１乃至７のいずれか１つに記載の
液晶表示装置において、上記走査線を同時に複数選択す
る液晶表示装置。 - 【請求項９】 請求項１、２または３の液晶表示装置に
おいて、上記メモリ容量へ信号電圧を印可する画素の走
査線のみ高電位に、その他の走査線は低電位に制御さ
れ、 上記第１、３のＴＦＴ素子がn型ＭＯＳ、第２のＴＦＴ
素子がp型ＭＯＳからなる液晶表示装置。 - 【請求項１０】 請求項１、２または３の液晶表示装置
において、上記メモリ容量へ信号電圧を印可する画素の
走査線のみ低電位に、その他の走査線は高電位に制御さ
れ、 上記第１、３のＴＦＴ素子がｐ型ＭＯＳ、第２のＴＦＴ
素子がｎ型ＭＯＳからなる液晶表示装置。 - 【請求項１１】 請求項１、２または３の液晶表示装置
において、上記第３のＴＦＴ素子によって、上記画素電
極が、上記対向電極の電位と同電位である上記配線に接
続される液晶表示装置。 - 【請求項１２】 請求項１、２または３の液晶表示装置
において、上記メモリ容量をＣｍ、液晶の応答が完了し
たときの画素容量をＣｐ、信号電圧をＶｓ、液晶の応答
が完了したときの液晶の印加電圧をＶｌｃとすると、 Ｃｍ×Ｖｓ＝（Ｃｍ＋Ｃｐ）×Ｖｌｃ なる関係がある液晶表示装置。 - 【請求項１３】 請求項１、２、３または１２の液晶表
示装置において、液晶容量に対して並列に補助容量を接
続し、 液晶の応答が完了したときの画素容量をＣｐ、液晶容量
をＣｌｃ、補助容量をＣｓとすると、 Ｃｐ＝Ｃｌｃ＋Ｃｓ なる関係がある液晶表示装置。 - 【請求項１４】 請求項１、２または３の液晶表示装置
において、上記第１、２および３のＴＦＴ素子すべてが
エンハンストメントタイプのＭＯＳで構成された液晶表
示装置。 - 【請求項１５】 請求項１または２の液晶表示装置にお
いて、上記第１、３のＴＦＴ素子がn型ＭＯＳ、第２の
ＴＦＴ素子がp型ＭＯＳからなり、 信号電圧を印加する画素のある走査線には正電圧を印加
し、それ以外の走査線にはおおむね０Ｖを印加し、全走
査線を選択し終わった後に、同時に全走査線に負電圧を
印加する液晶表示装置。 - 【請求項１６】 請求項１または２の液晶表示装置にお
いて、上記第１、３のＴＦＴ素子がｐ型ＭＯＳ、第２の
ＴＦＴ素子がｎ型ＭＯＳからなり、 信号電圧を印加する画素のある走査線には負電圧を印加
し、それ以外の走査線にはおおむね０Ｖを印加し、全走
査線を選択し終わった後に、同時に全走査線に正電圧を
印加する液晶表示装置。 - 【請求項１７】 請求項１、２または３の液晶表示装置
において、３原色時分割にて表示するフィールドシーケ
ンシャルタイプにて多色表示を行なう液晶表示装置。 - 【請求項１８】 請求項１、２または３の液晶表示装置
において、光源を１フレーム期間のある部分しか発光さ
せないか、もしくは、光源からの光を１フレーム期間の
ある部分遮断する液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16817499A JP3461757B2 (ja) | 1999-06-15 | 1999-06-15 | 液晶表示装置 |
| US09/594,337 US6476786B1 (en) | 1999-06-15 | 2000-06-15 | Liquid crystal display device capable of reducing afterimage attributed to change in dielectric constant at time of response of liquid crystals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16817499A JP3461757B2 (ja) | 1999-06-15 | 1999-06-15 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000356785A JP2000356785A (ja) | 2000-12-26 |
| JP3461757B2 true JP3461757B2 (ja) | 2003-10-27 |
Family
ID=15863176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16817499A Expired - Fee Related JP3461757B2 (ja) | 1999-06-15 | 1999-06-15 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6476786B1 (ja) |
| JP (1) | JP3461757B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180496B2 (en) | 2000-08-18 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
| KR100725426B1 (ko) * | 2000-11-23 | 2007-06-07 | 엘지.필립스 엘시디 주식회사 | 시분할 방식 액정표시장치 및 그의 컬러영상표시방법 |
| JP2003022058A (ja) * | 2001-07-09 | 2003-01-24 | Seiko Epson Corp | 電気光学装置、電気光学装置の駆動回路、電気光学装置の駆動方法および電子機器 |
| KR100408301B1 (ko) * | 2001-12-31 | 2003-12-01 | 삼성전자주식회사 | 화상 표시 소자 구동 장치 및 설계 방법 |
| TWI235984B (en) * | 2002-11-04 | 2005-07-11 | Au Optronics Corp | Driving method of LCD |
| US6911964B2 (en) * | 2002-11-07 | 2005-06-28 | Duke University | Frame buffer pixel circuit for liquid crystal display |
| US6829132B2 (en) * | 2003-04-30 | 2004-12-07 | Hewlett-Packard Development Company, L.P. | Charge control of micro-electromechanical device |
| TWI239424B (en) * | 2003-10-15 | 2005-09-11 | Hannstar Display Corp | Liquid crystal display panel and driving method therefor |
| US8035588B2 (en) * | 2004-03-03 | 2011-10-11 | Hannstar Display Corp. | Liquid crystal display panel with auxiliary line disposed between boundary data line and pixel electrode and driving method thereof |
| JP2006284787A (ja) * | 2005-03-31 | 2006-10-19 | Sharp Corp | 液晶表示装置 |
| TWI363322B (en) * | 2007-01-11 | 2012-05-01 | Ind Tech Res Inst | Pixel driving circuit |
| JP5337856B2 (ja) * | 2011-10-17 | 2013-11-06 | ティーピーオー、ホンコン、ホールディング、リミテッド | 液晶表示装置およびその制御方法 |
| KR20150027604A (ko) | 2013-09-04 | 2015-03-12 | 삼성디스플레이 주식회사 | 입체 영상 표시 장치 및 그것의 구동 방법 |
| CN103926776B (zh) * | 2013-12-24 | 2017-03-15 | 厦门天马微电子有限公司 | 阵列基板、显示面板、显示装置及阵列基板的驱动方法 |
| TWI514364B (zh) * | 2014-03-28 | 2015-12-21 | Au Optronics Corp | 液晶顯示面板之液晶畫素電路及其驅動方法 |
| CN104238219A (zh) * | 2014-09-18 | 2014-12-24 | 深圳市华星光电技术有限公司 | 一种显示面板及其像素结构和驱动方法 |
| CN104537997B (zh) * | 2015-01-04 | 2017-09-22 | 京东方科技集团股份有限公司 | 一种像素电路及其驱动方法和显示装置 |
| CN111243493B (zh) * | 2018-11-29 | 2022-07-08 | 成都辰显光电有限公司 | 一种像素电路、显示装置和像素电路的驱动方法 |
| CN111768742B (zh) * | 2020-07-17 | 2021-06-01 | 武汉华星光电技术有限公司 | 像素驱动电路及显示面板 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960004150B1 (ko) * | 1991-02-16 | 1996-03-27 | 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 | 표시장치 |
| CN100477247C (zh) * | 1994-06-02 | 2009-04-08 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP3471928B2 (ja) * | 1994-10-07 | 2003-12-02 | 株式会社半導体エネルギー研究所 | アクティブマトリクス表示装置の駆動方法 |
| JP3263894B2 (ja) | 1995-02-07 | 2002-03-11 | ソニー株式会社 | アクティブマトリクス型表示装置及びその製造方法 |
| JPH09114421A (ja) | 1995-10-19 | 1997-05-02 | Asahi Glass Co Ltd | カラー液晶表示装置 |
| US5959599A (en) * | 1995-11-07 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type liquid-crystal display unit and method of driving the same |
| JP3468986B2 (ja) * | 1996-04-16 | 2003-11-25 | 株式会社半導体エネルギー研究所 | アクティブマトリクス回路および表示装置 |
-
1999
- 1999-06-15 JP JP16817499A patent/JP3461757B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-15 US US09/594,337 patent/US6476786B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6476786B1 (en) | 2002-11-05 |
| JP2000356785A (ja) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3461757B2 (ja) | 液晶表示装置 | |
| JP4571855B2 (ja) | 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法 | |
| US8947418B2 (en) | Display device | |
| US6433764B1 (en) | Liquid crystal display | |
| US20020154253A1 (en) | Active matrix device and display | |
| US8907880B2 (en) | Liquid crystal display device | |
| US20110310075A1 (en) | Liquid crystal display and driving method thereof | |
| US8531371B2 (en) | Liquid crystal display and driving method thereof | |
| CN101512628A (zh) | 有源矩阵基板及具备该有源矩阵基板的显示装置 | |
| EP2511754A1 (en) | Pixel circuit and display apparatus | |
| US6020870A (en) | Liquid crystal display apparatus and driving method therefor | |
| US20100321601A1 (en) | Thin film transistor liquid crystal display | |
| US20120154262A1 (en) | Pixel Circuit And Display Device | |
| EP2527909A1 (en) | Display device | |
| JP2003084686A (ja) | 液晶表示装置及び有機ｅｌ表示装置 | |
| US5369512A (en) | Active matrix liquid crystal display with variable compensation capacitor | |
| KR100220435B1 (ko) | 액티브 매트릭스 액정 디스플레이의 구동방법 및 그 방법에 적합한 액정 디스플레이 | |
| US11054682B2 (en) | Liquid crystal display device and driving method thereof | |
| US20130147783A1 (en) | Pixel circuit and display device | |
| JP2004126199A (ja) | 液晶ディスプレイのディスプレイ回路構造 | |
| JP5035888B2 (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
| US8766888B2 (en) | In plane switching mode liquid crystal display device | |
| JPH02216121A (ja) | 液晶表示装置 | |
| US20070139331A1 (en) | Liquid crystal display, liquid crystal panel, and method of driving the same | |
| US7348953B1 (en) | Method of driving liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |