JP3067227B2 - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- electrode layer
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Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等で用いられ
るＬＤＤ（Lighty Doped Drain）構造のＭＯＳ型トラン
ジスタに関し、ＬＤＤ領域の上方で低抵抗率ゲート電極
層に隣接して高抵抗率ゲート電極層を設けたことにより
ホットキャリア耐性の向上並びに周波数特性の改善を図
ったものである。
るＬＤＤ（Lighty Doped Drain）構造のＭＯＳ型トラン
ジスタに関し、ＬＤＤ領域の上方で低抵抗率ゲート電極
層に隣接して高抵抗率ゲート電極層を設けたことにより
ホットキャリア耐性の向上並びに周波数特性の改善を図
ったものである。
【０００２】
【従来の技術】従来、ＬＳＩ等で用いられる微細パター
ンのＭＯＳ型トランジスタとしては、ドレイン近傍での
ホットキャリアによる特性劣化を防止するため図１４に
例示するようにＮ-型低濃度ドレイン（ＬＤＤ）領域１
６をＮ+型高濃度ドレイン領域２０のゲート側に設けた
ものが知られている。
ンのＭＯＳ型トランジスタとしては、ドレイン近傍での
ホットキャリアによる特性劣化を防止するため図１４に
例示するようにＮ-型低濃度ドレイン（ＬＤＤ）領域１
６をＮ+型高濃度ドレイン領域２０のゲート側に設けた
ものが知られている。
【０００３】図１４において、１０は、Ｐ型Ｓｉ等から
なる半導体基板である。基板１０の表面にＳｉＯ2等の
ゲート絶縁膜１２を介してポリＳｉ等からなるゲート電
極層１４を形成した後、ゲート電極層１４をマスクとす
る選択的イオン注入処理によりＬＤＤ領域１６を形成す
る。そして、ゲート電極層１４のドレイン側の側部にＳ
ｉＯ2等のサイドスペーサ１８を形成した後、ゲート電
極層１４及びサイドスペーサ１８をマスクとする選択的
イオン注入処理によりドレイン領域２０を形成する。ゲ
ート電極層１４は、Ｎ型決定不純物が高濃度にドープさ
れるので、高濃度（Ｎ+）状態により低抵抗率の状態と
なっている。
なる半導体基板である。基板１０の表面にＳｉＯ2等の
ゲート絶縁膜１２を介してポリＳｉ等からなるゲート電
極層１４を形成した後、ゲート電極層１４をマスクとす
る選択的イオン注入処理によりＬＤＤ領域１６を形成す
る。そして、ゲート電極層１４のドレイン側の側部にＳ
ｉＯ2等のサイドスペーサ１８を形成した後、ゲート電
極層１４及びサイドスペーサ１８をマスクとする選択的
イオン注入処理によりドレイン領域２０を形成する。ゲ
ート電極層１４は、Ｎ型決定不純物が高濃度にドープさ
れるので、高濃度（Ｎ+）状態により低抵抗率の状態と
なっている。
【０００４】上記のようなＬＤＤ形成技術は、ゲート長
が１．２μｍの世代では標準的な技術となっている。し
かし、更に微細化を進めるためにはホットキャリア耐性
を一層向上させる必要がある。
が１．２μｍの世代では標準的な技術となっている。し
かし、更に微細化を進めるためにはホットキャリア耐性
を一層向上させる必要がある。
【０００５】図１５は、図１４のトランジスタの一改良
例を示すもので、ゲート電極層１４の一部１４ＡをＬＤ
Ｄ領域１６にオーバーラップさせるべくドレイン側に拡
張して形成したことにより図１６の直線Ｂに示すように
直線Ａで示す図１４のトランジスタに比べてホットキャ
リア耐性を向上させたものである。
例を示すもので、ゲート電極層１４の一部１４ＡをＬＤ
Ｄ領域１６にオーバーラップさせるべくドレイン側に拡
張して形成したことにより図１６の直線Ｂに示すように
直線Ａで示す図１４のトランジスタに比べてホットキャ
リア耐性を向上させたものである。
【０００６】
【発明が解決しようとする課題】図１５のトランジスタ
によると、ホットキャリア耐性が向上する利点はあるも
のの、図１７に示すようにゲート−ドレイン間容量Ｃ0
が増大するのを免れない。一般に、増幅素子の入力容量
は、Ｃ0のような帰還容量があると、その容量値と利得
との積に比例して増大する（ミラー効果）。従って、図
１５のトランジスタでは、容量ＣOの増大により周波数
特性が悪化し、特に高周波でのスイッチング特性が劣化
する不都合がある。
によると、ホットキャリア耐性が向上する利点はあるも
のの、図１７に示すようにゲート−ドレイン間容量Ｃ0
が増大するのを免れない。一般に、増幅素子の入力容量
は、Ｃ0のような帰還容量があると、その容量値と利得
との積に比例して増大する（ミラー効果）。従って、図
１５のトランジスタでは、容量ＣOの増大により周波数
特性が悪化し、特に高周波でのスイッチング特性が劣化
する不都合がある。
【０００７】この発明の目的は、ホットキャリア耐性を
向上させると共に周波数特性を改善した新規なＬＤＤ構
造のＭＯＳ型トランジスタを提供することにある。
向上させると共に周波数特性を改善した新規なＬＤＤ構
造のＭＯＳ型トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】この発明によるＭＯＳ型
トランジスタは、半導体基板と、この半導体基板の表面
に形成され、アクティブ領域配置孔を有するフィールド
絶縁膜と、前記アクティブ領域配置孔内の半導体表面を
覆って形成されたゲート絶縁膜と、このゲート絶縁膜の
上に形成された低抵抗率の第１のポリシリコン層からな
る第１のゲート電極層と、この第１のゲート電極層の一
方側において前記半導体表面に形成された低濃度ドレイ
ン領域と、前記第１のゲート電極層の一方側において前
記低濃度ドレイン領域に連続して前記半導体表面に形成
された高濃度ドレイン領域と、前記低濃度ドレイン領域
の上方で前記第１のゲート電極層に隣接して前記ゲート
絶縁膜の上に形成された高抵抗率の第２のポリシリコン
層からなる第２のゲート電極層と、前記第１のポリシリ
コン層に連続して前記フィールド絶縁膜の上に形成され
た低抵抗率の第３のポリシリコン層と、前記第２のポリ
シリコン層に連続し且つ前記第３のポリシリコン層に隣
接して前記フィールド絶縁膜の上に形成された高抵抗率
の第４のポリシリコン層とからなるゲート配線層とを備
えたＭＯＳ型トランジスタであって、 前記第２のゲート
電極層は、前記第１のゲート電極層の一方側から他方側
に至る方向に沿って前記第１のゲート電極層の厚さ方向
に切ったときの断面形状がＬ字状であることを特徴とす
るものである。
トランジスタは、半導体基板と、この半導体基板の表面
に形成され、アクティブ領域配置孔を有するフィールド
絶縁膜と、前記アクティブ領域配置孔内の半導体表面を
覆って形成されたゲート絶縁膜と、このゲート絶縁膜の
上に形成された低抵抗率の第１のポリシリコン層からな
る第１のゲート電極層と、この第１のゲート電極層の一
方側において前記半導体表面に形成された低濃度ドレイ
ン領域と、前記第１のゲート電極層の一方側において前
記低濃度ドレイン領域に連続して前記半導体表面に形成
された高濃度ドレイン領域と、前記低濃度ドレイン領域
の上方で前記第１のゲート電極層に隣接して前記ゲート
絶縁膜の上に形成された高抵抗率の第２のポリシリコン
層からなる第２のゲート電極層と、前記第１のポリシリ
コン層に連続して前記フィールド絶縁膜の上に形成され
た低抵抗率の第３のポリシリコン層と、前記第２のポリ
シリコン層に連続し且つ前記第３のポリシリコン層に隣
接して前記フィールド絶縁膜の上に形成された高抵抗率
の第４のポリシリコン層とからなるゲート配線層とを備
えたＭＯＳ型トランジスタであって、 前記第２のゲート
電極層は、前記第１のゲート電極層の一方側から他方側
に至る方向に沿って前記第１のゲート電極層の厚さ方向
に切ったときの断面形状がＬ字状であることを特徴とす
るものである。
【０００９】
【作用】この発明の構成によれば、低濃度ドレイン領域
にオーバーラップするように高抵抗率のポリシリコン層
からなる第２のゲート電極層を形成したので、低濃度ド
レイン領域上でゲート絶縁膜にトラップされる電荷の量
が減り、ホットキャリア耐性が向上する。また、抵抗率
が高い第２のゲート電極層は、ゲート−ドレイン間容量
に対して抵抗成分を付加するように作用するので、高周
波領域での容量を低減することができる。さらに、第１
及び第２のゲート電極層に連続してフィールド絶縁膜の
上に形成されるゲート配線層を低抵抗率のポリシリコン
層とこのポリシリコン層に隣接して配置される高抵抗率
のポリシリコン層とで構成したので、高周波領域での容
量を一層低減することができる。その上、第２のゲート
電極層の断面形状をＬ字状としたので、製造容易性が向
上する。
にオーバーラップするように高抵抗率のポリシリコン層
からなる第２のゲート電極層を形成したので、低濃度ド
レイン領域上でゲート絶縁膜にトラップされる電荷の量
が減り、ホットキャリア耐性が向上する。また、抵抗率
が高い第２のゲート電極層は、ゲート−ドレイン間容量
に対して抵抗成分を付加するように作用するので、高周
波領域での容量を低減することができる。さらに、第１
及び第２のゲート電極層に連続してフィールド絶縁膜の
上に形成されるゲート配線層を低抵抗率のポリシリコン
層とこのポリシリコン層に隣接して配置される高抵抗率
のポリシリコン層とで構成したので、高周波領域での容
量を一層低減することができる。その上、第２のゲート
電極層の断面形状をＬ字状としたので、製造容易性が向
上する。
【００１０】
【実施例】図１は、この発明を説明するためのＭＯＳ型
トランジスタのドレイン部を示すもので、図１４，１５
と同様の部分には同様の符号を付してある。
トランジスタのドレイン部を示すもので、図１４，１５
と同様の部分には同様の符号を付してある。
【００１１】図１のトランジスタの特徴は、ＬＤＤ領域
１６の上方で低抵抗率のゲート電極層１４に隣接して高
抵抗率のゲート電極層１７Ａをゲート絶縁膜１２上に形
成したことである。ゲート電極層１４，１７Ａはいずれ
も例えばポリＳｉからなり、電極層１４の不純物濃度は
高くし（Ｎ+とし）、電極層１７Ａの不純物濃度は低く
する（Ｎ-とする）。
１６の上方で低抵抗率のゲート電極層１４に隣接して高
抵抗率のゲート電極層１７Ａをゲート絶縁膜１２上に形
成したことである。ゲート電極層１４，１７Ａはいずれ
も例えばポリＳｉからなり、電極層１４の不純物濃度は
高くし（Ｎ+とし）、電極層１７Ａの不純物濃度は低く
する（Ｎ-とする）。
【００１２】図１のトランジスタの等価回路は、図２に
示されている。図２に示すように、ゲート−ドレイン間
には、抵抗Ｒと容量Ｃとを含む分布定数回路が接続され
た形になり、高周波領域での容量を低減可能である。
示されている。図２に示すように、ゲート−ドレイン間
には、抵抗Ｒと容量Ｃとを含む分布定数回路が接続され
た形になり、高周波領域での容量を低減可能である。
【００１３】図３は、他のＭＯＳ型トランジスタを示す
ものである。このＭＯＳ型トランジスタの特徴は、高抵
抗率のゲート電極層として、断面形状が三角形状のもの
１７Ｂを設けたことである。
ものである。このＭＯＳ型トランジスタの特徴は、高抵
抗率のゲート電極層として、断面形状が三角形状のもの
１７Ｂを設けたことである。
【００１４】図４は、更に他のＭＯＳ型トランジスタを
示すものである。このＭＯＳ型トランジスタの特徴は、
高抵抗率のゲート電極層として、断面形状が方形状のも
の１７Ｃを設けたことである。
示すものである。このＭＯＳ型トランジスタの特徴は、
高抵抗率のゲート電極層として、断面形状が方形状のも
の１７Ｃを設けたことである。
【００１５】図５は、この発明の一実施例に係るＭＯＳ
型トランジスタを示すものである。このＭＯＳ型トラン
ジスタの特徴は、高抵抗率のゲート電極層として、断面
形状がＬ字状のもの１７Ｄを設けたことである。この場
合、電極層１７Ｄの直立部分は、破線で示すように電極
層１４を覆うように延長していてもよい。
型トランジスタを示すものである。このＭＯＳ型トラン
ジスタの特徴は、高抵抗率のゲート電極層として、断面
形状がＬ字状のもの１７Ｄを設けたことである。この場
合、電極層１７Ｄの直立部分は、破線で示すように電極
層１４を覆うように延長していてもよい。
【００１６】図６は、この発明の他の実施例に係るＭＯ
Ｓ型トランジスタを示すものである。このＭＯＳ型トラ
ンジスタの特徴は、低抵抗率の電極層１４の側部と断面
形状がＬ字状の高抵抗率の電極層１７Ｅとの間に絶縁膜
１５を介在させたことである。この場合、電極層１７Ｅ
は、電極層１４の上面に形成された部分にて該電極層１
４と電気接続されることになる。
Ｓ型トランジスタを示すものである。このＭＯＳ型トラ
ンジスタの特徴は、低抵抗率の電極層１４の側部と断面
形状がＬ字状の高抵抗率の電極層１７Ｅとの間に絶縁膜
１５を介在させたことである。この場合、電極層１７Ｅ
は、電極層１４の上面に形成された部分にて該電極層１
４と電気接続されることになる。
【００１７】図１又は図３〜６で例示した構造は、公知
のＣＶＤ（ケミカル・ベーパー・デポジション）、エッ
チング等の技術を用いて容易に実現可能である。特に、
図５又は図６に示した構造は、図７〜１２で後述するよ
うに容易に製造可能である。また、所望によりサイドス
ペーサ１８は省略してもよい。さらに、電極層１７Ａ〜
１７Ｅは、Ｎ−型ポリＳｉとする代りに、Ｐ−型ポリＳ
ｉとしてもよく、このようにすれば仕事関数の差によっ
てＬＤＤ領域１６のゲート絶縁膜１２にかかる電圧を低
くでき、破壊が起きにくいから信頼性が向上する。
のＣＶＤ（ケミカル・ベーパー・デポジション）、エッ
チング等の技術を用いて容易に実現可能である。特に、
図５又は図６に示した構造は、図７〜１２で後述するよ
うに容易に製造可能である。また、所望によりサイドス
ペーサ１８は省略してもよい。さらに、電極層１７Ａ〜
１７Ｅは、Ｎ−型ポリＳｉとする代りに、Ｐ−型ポリＳ
ｉとしてもよく、このようにすれば仕事関数の差によっ
てＬＤＤ領域１６のゲート絶縁膜１２にかかる電圧を低
くでき、破壊が起きにくいから信頼性が向上する。
【００１８】図７〜図１２は、この発明に係るＭＯＳ型
トランジスタの製法の一例を示すもので、各々図１３の
Ｘ−Ｘ線断面に対応している。
トランジスタの製法の一例を示すもので、各々図１３の
Ｘ−Ｘ線断面に対応している。
【００１９】図７の工程では、Ｐ型Ｓｉからなる半導体
基板１０の表面を選択酸化するなどしてＳｉＯ2からな
るフィールド絶縁膜１１を形成する。そして、絶縁膜１
１のアクティブ領域配置孔１１Ａ（平面形状は図１３参
照）内の半導体表面を酸化するなどしてＳｉＯ2からな
るゲート絶縁膜１２を形成する。
基板１０の表面を選択酸化するなどしてＳｉＯ2からな
るフィールド絶縁膜１１を形成する。そして、絶縁膜１
１のアクティブ領域配置孔１１Ａ（平面形状は図１３参
照）内の半導体表面を酸化するなどしてＳｉＯ2からな
るゲート絶縁膜１２を形成する。
【００２０】この後、基板上面にポリＳｉ及びＷ（タン
グステン）を順次に被着して所望のゲート電極・配線パ
ターン（一例を図１３に示す）に従ってパターニングす
ることによりポリＳｉ層１４Ａ及びＷ層１４Ｂの積層か
らなる低抵抗率のゲート電極層を形成する。ポリＳｉ層
１４Ａについては、ポリＳｉの堆積中又は堆積後に例え
ばＮ型決定不純物をドープすることにより低抵抗化する
ことができる。
グステン）を順次に被着して所望のゲート電極・配線パ
ターン（一例を図１３に示す）に従ってパターニングす
ることによりポリＳｉ層１４Ａ及びＷ層１４Ｂの積層か
らなる低抵抗率のゲート電極層を形成する。ポリＳｉ層
１４Ａについては、ポリＳｉの堆積中又は堆積後に例え
ばＮ型決定不純物をドープすることにより低抵抗化する
ことができる。
【００２１】ゲート電極層の形成後、ゲート電極層と絶
縁膜１１とをマスクとする選択的イオン注入処理により
Ｎ-型の低濃度ソース領域１６ＳとＮ-型の低濃度ドレイ
ン（ＬＤＤ）領域１６Ｄとを形成する。
縁膜１１とをマスクとする選択的イオン注入処理により
Ｎ-型の低濃度ソース領域１６ＳとＮ-型の低濃度ドレイ
ン（ＬＤＤ）領域１６Ｄとを形成する。
【００２２】次に、図８の工程では、低温酸化処理によ
りポリＳｉ層１４Ａの両側部にＳｉＯ2からなる絶縁膜
１４ａ，１４ｂを形成する。このとき、Ｗ層１４Ｂは、
耐酸化性のマスクとして作用する。
りポリＳｉ層１４Ａの両側部にＳｉＯ2からなる絶縁膜
１４ａ，１４ｂを形成する。このとき、Ｗ層１４Ｂは、
耐酸化性のマスクとして作用する。
【００２３】図９の工程では、例えばＣＶＤ法により基
板上面に高抵抗率のポリＳｉを堆積してポリＳｉ層１７
を形成する。ポリＳｉ層１７としては、Ｎ-型のものを
用いるが、Ｐ-型のものを用いてもよい。
板上面に高抵抗率のポリＳｉを堆積してポリＳｉ層１７
を形成する。ポリＳｉ層１７としては、Ｎ-型のものを
用いるが、Ｐ-型のものを用いてもよい。
【００２４】次に、図１０の工程では、基板上面に例え
ばＳｉＯ2を堆積した後エッチバックすることによりゲ
ート電極層の両側部にサイドスペーサ１８Ａ，１８Ｂを
形成する。そして、Ｗ層１４ＢとポリＳｉ層１７とのオ
ーミック接触を良好にするため、ポリＳｉ層１７に対し
てサイドスペーサ１８Ａ，１８ＢをマスクとしてＮ型決
定不純物（例えばリン）を選択的にイオン注入する。な
お、ポリＳｉ層１７としてＰー型のものを用いた場合
は、Ｎ型決定不純物の代りにＰ型決定不純物（例えばボ
ロン）をイオン注入すればよい。
ばＳｉＯ2を堆積した後エッチバックすることによりゲ
ート電極層の両側部にサイドスペーサ１８Ａ，１８Ｂを
形成する。そして、Ｗ層１４ＢとポリＳｉ層１７とのオ
ーミック接触を良好にするため、ポリＳｉ層１７に対し
てサイドスペーサ１８Ａ，１８ＢをマスクとしてＮ型決
定不純物（例えばリン）を選択的にイオン注入する。な
お、ポリＳｉ層１７としてＰー型のものを用いた場合
は、Ｎ型決定不純物の代りにＰ型決定不純物（例えばボ
ロン）をイオン注入すればよい。
【００２５】図１１の工程では、サイドスペーサ１８
Ａ，１８ＢをマスクとしてポリＳｉ層１７を選択的にエ
ッチ除去することによりポリＳｉ層１７の残存部からな
る高抵抗率のゲート電極層１７Ａ，１７Ｂを低抵抗率の
ゲート電極層（１４Ａ及び１４Ｂの積層）の両側部に形
成する。
Ａ，１８ＢをマスクとしてポリＳｉ層１７を選択的にエ
ッチ除去することによりポリＳｉ層１７の残存部からな
る高抵抗率のゲート電極層１７Ａ，１７Ｂを低抵抗率の
ゲート電極層（１４Ａ及び１４Ｂの積層）の両側部に形
成する。
【００２６】次に、サイドスペーサ１８Ａ，１８Ｂ、ゲ
ート電極層１４Ａ，１４Ｂ，１７Ａ，１７Ｂ等の積層と
絶縁膜１１とをマスクとする例えばリンの選択的イオン
注入処理によりＮ+型の高濃度ソース領域２０ＳとＮ+型
の高濃度ドレイン領域２０Ｄとを形成する。この結果、
領域２０Ｓ及び２０Ｄはそれぞれ領域１６Ｓ及び１６Ｄ
に連続して形成される。
ート電極層１４Ａ，１４Ｂ，１７Ａ，１７Ｂ等の積層と
絶縁膜１１とをマスクとする例えばリンの選択的イオン
注入処理によりＮ+型の高濃度ソース領域２０ＳとＮ+型
の高濃度ドレイン領域２０Ｄとを形成する。この結果、
領域２０Ｓ及び２０Ｄはそれぞれ領域１６Ｓ及び１６Ｄ
に連続して形成される。
【００２７】図１１のドレイン形成工程では、図８の工
程で形成した絶縁膜１４ａ，１４ｂが存在するため、リ
ンがポリＳｉ層１４Ａからゲート電極層１７Ａ，１７Ｂ
に拡散するのを阻止される。従って、ゲート電極層１７
Ａ，１７Ｂの抵抗率低下を抑制することができる。
程で形成した絶縁膜１４ａ，１４ｂが存在するため、リ
ンがポリＳｉ層１４Ａからゲート電極層１７Ａ，１７Ｂ
に拡散するのを阻止される。従って、ゲート電極層１７
Ａ，１７Ｂの抵抗率低下を抑制することができる。
【００２８】図１２の工程では、基板上面にＰＳＧ（リ
ンケイ酸ガラス）等の層間絶縁膜２２を形成した後、ソ
ース及びドレイン領域２０Ｓ及び２０Ｄに対応したコン
タクト孔を絶縁膜２２にホトリソグラフィ技術により形
成する。そして、基板上面にＡｌ又はＡｌ合金等の配線
材を被着してパターニングすることによりソース配線層
２４Ｓ、ドレイン配線層２４Ｄ等を形成する。
ンケイ酸ガラス）等の層間絶縁膜２２を形成した後、ソ
ース及びドレイン領域２０Ｓ及び２０Ｄに対応したコン
タクト孔を絶縁膜２２にホトリソグラフィ技術により形
成する。そして、基板上面にＡｌ又はＡｌ合金等の配線
材を被着してパターニングすることによりソース配線層
２４Ｓ、ドレイン配線層２４Ｄ等を形成する。
【００２９】図１３は、上記のようにして形成されたゲ
ート電極・配線の平面パターンを示している。ゲート配
線層ＷGは、ゲート電極層と同様に低抵抗率の積層（１
４Ａ，１４Ｂ）とその両側の高抵抗率の層（１７Ａ，１
７Ｂ）とを含む構成になっているので、高周波領域での
容量を低減可能である。
ート電極・配線の平面パターンを示している。ゲート配
線層ＷGは、ゲート電極層と同様に低抵抗率の積層（１
４Ａ，１４Ｂ）とその両側の高抵抗率の層（１７Ａ，１
７Ｂ）とを含む構成になっているので、高周波領域での
容量を低減可能である。
【００３０】
【発明の効果】以上のように、この発明によれば、低抵
抗率のポリシリコンからなる第１のゲート電極層に隣接
し且つＬＤＤ領域にオーバーラップするように高抵抗率
のポリシリコンからなる第２のゲート電極層を設けてホ
ットキャリア耐性の向上と周波数特性の改善とを図ると
共にゲート配線層を低抵抗率のポリシリコン層とこのポ
リシリコン層に隣接して配置される高抵抗率のポリシリ
コン層とで構成して周波数特性の一層の改善を図るよう
にしたので、高信頼且つ高性能のＭＯＳ型トランジスタ
を実現可能となる効果が得られるものである。また、第
２のゲート電極層の断面形状をＬ字状としたので、製造
容易性が向上する効果もある。さらに、第１のゲート電
極層を構成するポリシリコン層と第２のゲート電極層を
構成するポリシリコン層との間に絶縁膜を介在させたの
で、ポリシリコン層間での不純物拡散を防止することが
でき、第２のゲート電極層の抵抗率低下を抑制できる効
果もある。
抗率のポリシリコンからなる第１のゲート電極層に隣接
し且つＬＤＤ領域にオーバーラップするように高抵抗率
のポリシリコンからなる第２のゲート電極層を設けてホ
ットキャリア耐性の向上と周波数特性の改善とを図ると
共にゲート配線層を低抵抗率のポリシリコン層とこのポ
リシリコン層に隣接して配置される高抵抗率のポリシリ
コン層とで構成して周波数特性の一層の改善を図るよう
にしたので、高信頼且つ高性能のＭＯＳ型トランジスタ
を実現可能となる効果が得られるものである。また、第
２のゲート電極層の断面形状をＬ字状としたので、製造
容易性が向上する効果もある。さらに、第１のゲート電
極層を構成するポリシリコン層と第２のゲート電極層を
構成するポリシリコン層との間に絶縁膜を介在させたの
で、ポリシリコン層間での不純物拡散を防止することが
でき、第２のゲート電極層の抵抗率低下を抑制できる効
果もある。
【図１】 この発明を説明するためのＭＯＳ型トランジ
スタのドレイン部を示す基板断面図である。
スタのドレイン部を示す基板断面図である。
【図２】 図１のトランジスタの等価回路図である。
【図３】 他のＭＯＳ型トランジスタを示す基板断面図
である。
である。
【図４】 更に他のＭＯＳ型トランジスタを示す基板断
面図である。
面図である。
【図５】 この発明の一実施例に係るＭＯＳ型トランジ
スタのドレイン部を示す基板断面図である。
スタのドレイン部を示す基板断面図である。
【図６】 この発明の他の実施例に係るＭＯＳ型トラン
ジスタのドレイン部を示す基板断面図である。
ジスタのドレイン部を示す基板断面図である。
【図７】 この発明に係るＭＯＳ型トランジスタの製法
におけるゲート絶縁膜、ゲート電極層、低濃度ソース・
ドレイン領域等の形成工程を示す基板断面図である。
におけるゲート絶縁膜、ゲート電極層、低濃度ソース・
ドレイン領域等の形成工程を示す基板断面図である。
【図８】 図７の工程に続く絶縁膜形成工程を示す基板
断面図である。
断面図である。
【図９】 図８の工程に続くポリＳｉ層形成工程を示す
基板断面図である。
基板断面図である。
【図１０】 図９の工程に続くサイドスペーサ形成及び
イオン注入工程を示す基板断面図である。
イオン注入工程を示す基板断面図である。
【図１１】 図１０の工程に続く選択エッチング及び高
濃度ソース・ドレイン領域形成工程を示す基板断面図で
ある。
濃度ソース・ドレイン領域形成工程を示す基板断面図で
ある。
【図１２】 図１１の工程に続く層間絶縁膜形成及びソ
ース・ドレイン配線層形成工程を示す基板断面図であ
る。
ース・ドレイン配線層形成工程を示す基板断面図であ
る。
【図１３】 図７〜図１２のトランジスタのゲート電極
・配線の一例を示す基板上面図である。
・配線の一例を示す基板上面図である。
【図１４】 従来のＭＯＳ型トランジスタの一例を示す
基板断面図である。
基板断面図である。
【図１５】 図１４のトランジスタの従来の改良例を示
す基板断面図である。
す基板断面図である。
【図１６】 図１４及び図１５のトランジスタについて
ホットキャリアによる劣化量の時間依存性を対比して示
すグラフである。
ホットキャリアによる劣化量の時間依存性を対比して示
すグラフである。
【図１７】 図１５のトランジスタの等価回路図であ
る。
る。
１０…半導体基板、１２…ゲート絶縁膜、１４…低抵抗
率ゲート電極層、１６…低濃度ドレイン領域、１７Ａ〜
１７Ｅ…高抵抗率ゲート電極層、１８…サイドスペー
サ、２０…高濃度ドレイン領域。
率ゲート電極層、１６…低濃度ドレイン領域、１７Ａ〜
１７Ｅ…高抵抗率ゲート電極層、１８…サイドスペー
サ、２０…高濃度ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−138747ＪＰ，Ａ) 特開 昭59−231864（ＪＰ，Ａ) 特開 平２−81439（ＪＰ，Ａ) 特開 平２−276251（ＪＰ，Ａ) 特開 平１−264264（ＪＰ，Ａ) 特開 平２−222152（ＪＰ，Ａ) 特開 平４−196437（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】半導体基板と、 この半導体基板の表面に形成され、アクティブ領域配置
孔を有するフィールド絶縁膜と、 前記アクティブ領域配置孔内の半導体表面を覆って形成
されたゲート絶縁膜と、 このゲート絶縁膜の上に形成された低抵抗率の第１のポ
リシリコン層からなる第１のゲート電極層と、 この第１のゲート電極層の一方側において前記半導体表
面に形成された低濃度ドレイン領域と、 前記第１のゲート電極層の一方側において前記低濃度ド
レイン領域に連続して前記半導体表面に形成された高濃
度ドレイン領域と、 前記低濃度ドレイン領域の上方で前記第１のゲート電極
層に隣接して前記ゲート絶縁膜の上に形成された高抵抗
率の第２のポリシリコン層からなる第２のゲート電極層
と、 前記第１のポリシリコン層に連続して前記フィールド絶
縁膜の上に形成された低抵抗率の第３のポリシリコン層
と、前記第２のポリシリコン層に連続し且つ前記第３の
ポリシリコン層に隣接して前記フィールド絶縁膜の上に
形成された高抵抗率の第４のポリシリコン層とからなる
ゲート配線層とを備えたＭＯＳ型トランジスタであっ
て、 前記第２のゲート電極層は、前記第１のゲート電極層の
一方側から他方側に至る方向に沿って前記第１のゲート
電極層の厚さ方向に切ったときの断面形状がＬ字状であ
ることを特徴とする ＭＯＳ型トランジスタ。 - 【請求項２】 前記第１のゲート電極層は、前記第１の
ポリシリコン層の上にタングステン層を重ねたものであ
り、前記第２のゲート電極層は、前記タングステン層に
は直接接触し且つ前記第１のポリシリコン層には絶縁膜
を介して隣接するものである請求項１記載のＭＯＳ型ト
ランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4444791A JP3067227B2 (ja) | 1991-02-16 | 1991-02-16 | Ｍｏｓ型トランジスタ |
| JP2000078226A JP3384382B2 (ja) | 1991-02-16 | 2000-03-21 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4444791A JP3067227B2 (ja) | 1991-02-16 | 1991-02-16 | Ｍｏｓ型トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000078226A Division JP3384382B2 (ja) | 1991-02-16 | 2000-03-21 | Ｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04262541A JPH04262541A (ja) | 1992-09-17 |
| JP3067227B2 true JP3067227B2 (ja) | 2000-07-17 |
Family
ID=12691746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4444791A Expired - Lifetime JP3067227B2 (ja) | 1991-02-16 | 1991-02-16 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067227B2 (ja) |
-
1991
- 1991-02-16 JP JP4444791A patent/JP3067227B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 特開 平２−１３８７４７ＪＰ，Ａ） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04262541A (ja) | 1992-09-17 |
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